TWI743155B - 電漿蝕刻方法及電漿蝕刻系統 - Google Patents

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Abstract

[課題]提供於以含氯氣體電漿蝕刻Ti/Al/Ti疊層膜而形成源極電極及汲極電極之時，可以抑制微粒之產生，再者，可以抑制基底之氧化物半導體膜之損失的技術。 　　[解決手段]在第1電漿蝕刻裝置，使用含氯氣體對Ti/Al/Ti疊層膜之上層Ti膜及Al膜進行第1電漿蝕刻，接著，在第2電漿蝕刻裝置，使用含氟氣體對Ti/Al/Ti疊層膜之下層Ti膜進行第2電漿蝕刻，接著，藉由第2電漿蝕刻裝置，使用O2 氣體之電漿或O2 氣體及含氟氣體之電漿，進行用以抑制腐蝕之後處理。

Description

電漿蝕刻方法及電漿蝕刻系統
[0001] 本發明係關於電漿蝕刻方法及電漿電漿蝕刻系統。
[0002] 被使用於FPD(Flat Panel Display)之薄膜電晶體(TFT：Thin Film Transistor)係藉由在玻璃基板等之基板上，一面圖案製作閘極電極或閘極絕緣膜、半導體層等，一面依序予以疊層而形成。 　　[0003] 例如，當製造通道蝕刻型之底部閘極側構造之TFT之時，在玻璃基板上依序形成閘極電極、閘極絕緣膜、氧化物半導體膜之後，在氧化物半導體膜上，形成金屬膜，之後，電漿蝕刻其金屬膜，依此形成源極電極及汲極電極。作為成為源極電極及汲極電極之金屬膜，大多使用Ti/Al/Ti疊層膜，作為使情況下的蝕刻氣體，使用含氯氣體，例如Cl2 氣體(例如，專利文獻1、2)。 　　[0004] 再者，專利文獻1中記載作為藉由含氯氣體之電極的腐蝕對策，有以含氯氣體對蝕刻後之腔室內供給O2 氣體或O2 氣體及CF4 氣體等之氟系氣體。 　　[0005] 而且，在專利文獻2記載著藉由Cl2 氣體蝕刻Ti/Al/Ti疊層膜之後，對腔室內供給O2 氣體，依此除去藉由蝕刻受到損傷之阻劑膜。 [先前技術文獻] [專利文獻] 　　[0006] 　　[專利文獻1]日本特開2015-173159號公報 　　[專利文獻2]日本特開2015-76487號公報
[0007] 但是，於藉由Cl2 氣體蝕刻Ti/Al/Ti疊層膜之後，將O2 氣體，或O2 氣體及CF4 導入至腔室內之情況下，例如，藉由蝕刻所生成之含Al化合物和O2 氣體或CF4 氣體反應而產生了多量的微粒。 　　[0008] 再者，藉由Cl2 氣體等之含氯氣體蝕刻Ti/Al/Ti疊層膜時，於過蝕刻之時，基底之氧化物半導體膜被蝕刻，氧化物半導體膜之損失變多。 　　[0009] 因此，本發明係以提供於以含氯氣體電漿蝕刻Ti/Al/Ti疊層膜而形成源極電極及汲極電極之時，可以抑制微粒之產生，再者，可以抑制基底之氧化物半導體膜之損失的電漿蝕刻方法為課題。再者，以提供進行如此之電漿蝕刻方法之電漿蝕刻系統為課題。
為了解決上述課題，本發明之第1觀點係提供一種電漿蝕刻方法，其係在具有由氧化物半導體所構成之半導體膜，和被形成在其上方之疊層下層Ti膜、Al膜及上層Ti膜而所構成的Ti/Al/Ti疊層膜之基板，對上述Ti/Al/Ti疊層膜進行電漿蝕刻，該電漿蝕刻方法之特徵在於具有：將基板搬入至第1電漿蝕刻裝置之處理容器內，使用含氯氣體且不含氟氣體對上述Ti/Al/Ti疊層膜之上述上層Ti膜及上述Al膜進行第1電漿蝕刻之工程；接著，將上述第1電漿蝕刻後之基板，搬入至第2電漿蝕刻裝置之處理容器內，使用含氟氣體且不含氯氣體對上述Ti/Al/Ti疊層膜之上述下層Ti膜進行第2電漿蝕刻之工程；及在維持將上述第2電漿蝕刻後之基板保持在上述第2電漿裝置之上述處理容器內之狀態下，使用O2氣體之電漿或O2氣體及含氟氣體且不含氯氣體之電漿，進行用以抑制腐蝕之後處理的工程。
本發明之第2觀點係提供一種電漿蝕刻系統，其係在具有由氧化物半導體所構成之半導體膜，和被形成在其上方之疊層下層Ti膜、Al膜及上層Ti膜而所構成的Ti/Al/Ti疊層膜之基板，對上述Ti/Al/Ti疊層膜進行電漿蝕刻，該電漿蝕刻系統之特徵在於具有：第1蝕刻裝置，其具有收容上述基板之處理容器，在上述處理容器內，使用含氯氣體且不含氟氣體對上述Ti/Al/Ti疊層膜之上述上層Ti膜及上述Al膜進行第1電漿蝕刻；第2電漿蝕刻裝置，其具有收容上述基板之處理容器，於上述第1電漿蝕刻後，使用含氟氣體且不含氯氣體而對上述Ti/Al/Ti疊層膜之上 述下層Ti膜進行第2電漿蝕刻，同時對上述第2電漿蝕刻後之上述基板，使用O2氣體之電漿，或是O2氣體及含氟氣體且不含氯氣體之電漿；及真空搬運室，其係上述第1電漿蝕刻裝置和上述第2電漿蝕刻裝置被連接，在其中間被保持真空，同時藉由被設置在其中間的搬運機構，在維持保持真空之狀態下，在上述第1電漿蝕刻裝置和上述第2電漿蝕刻裝置之間，搬運上述基板。
在上述第1及第2觀點中，可以使用Cl2氣體，作為上述含氯氣體且不含氟氣體。再者，可以使用CF4氣體，作為上述含氟氣體且不含氯氣體。
上述第1電漿蝕刻裝置可以設為在處理容器內於基板載置台之上方載置上述基板，在上述基板之周圍配置鋁製之犧牲材之狀態下進行電漿蝕刻之構成。
上述第1電漿蝕刻裝置及上述第2電漿蝕刻裝置可以設為藉由感應耦合電漿進行電漿蝕刻之構成。
在上述第2觀點之電漿蝕刻系統中，以對上述真空搬運室，連接三台上述第1電漿蝕刻裝置，連接兩台上述第2電漿蝕刻裝置之構成為佳。
若藉由本發明時，在第1電漿蝕刻裝置中，因不使用O2氣體或含氟氣體，故可以抑制在處理容器內之AlOx或AlFx之產生，再者，在第2電漿蝕刻裝置中，因不存在伴隨著含有Al之蝕刻而產生的反應副生成物，Al僅為基板之附著部分，故仍可以抑制在腔室內之AlOx或AlFx。因此，可以明顯地減少在處理容器產生的微粒。 　　[0017] 再者，在第1電漿蝕刻裝置中，因僅蝕刻Ti/Al/Ti疊層膜之上層Ti膜及Al膜，使下層Ti膜殘存，故由氧化物半導體所構成之半導體膜不會藉由含氯氣體直接被蝕刻，再者，因下層Ti膜藉由第2電漿蝕刻裝置被含氟氣體蝕刻，氧化物半導體相對於含氟氣體具有耐性，故即使在第2電漿蝕刻裝置中，由氧化物半導體所構成之半導體膜之蝕刻被抑制。因此，可以減少由氧化物半導體所構成之半導體膜之切削量。
[0019] 以下，參照附件圖面針對本發明之實施型態予以說明。 　　[0020] (電漿蝕刻系統) 　　首先，針對適用本發明之一實施型態的電漿蝕刻系統，予以說明。圖1為表示用以實施與本發明之一實施型態有關之電漿蝕刻方法之電漿蝕刻系統的概略俯視圖。 　　[0021] 如圖1所示般，電漿蝕刻系統100為多腔室型，具有真空搬運室10、裝載鎖定室20、三個第1電漿蝕刻裝置30、兩個第2電漿蝕刻裝置40。第1電漿蝕刻裝置30及第2電漿蝕刻裝置40係在特定減壓氛圍下進行處理。真空搬運室10之俯視形狀為六角形，裝載鎖定室20、三個第1電漿蝕刻裝置30、兩個第2電漿蝕刻裝置40經由閘閥G被連接於真空搬運室10之各壁部。在裝載鎖定室20之外側，配置收容矩形狀之基板S之載體50。 　　[0022] 在該些兩個載體50之間，設置有搬運機構60，該搬運機構60具有被設置成上下兩段之拾取器61(僅圖示1個)，及能夠與該些一體性地進出退避及旋轉的底座62。 　　[0023] 真空搬運室10能夠保持在特定之減壓氛圍，其中間設置有真空搬運機構70。而且，藉由該真空搬運機構70，在裝載鎖定室20、三個第1電漿蝕刻處理裝置30及第2電漿蝕刻裝置40之間搬運基板S。真空搬運機構70係在能夠旋動及上下移動之基座71上，以能夠前後移動之方式設置有兩個基板搬運臂72(僅圖示一個)。 　　[0024] 裝載鎖定室20係用以在處於大氣氛圍之載體50和處於減壓氛圍之真空搬運室10之間進行基板S之收授者，成為可以在短時間切換真空氛圍和大氣氛圍。裝載鎖定室20係基板收容部被設置成上下2段，在各基板收容部內，成為基板S藉由定位器(無圖示)被位置對準。 　　[0025] 電漿蝕刻系統100進一步具有控制部80。控制部80係由具備CPU及記憶部之電腦所構成，電漿蝕刻系統100之各構成部(真空搬運室10、裝載鎖定室20、第1電漿蝕刻裝置30、第2電漿蝕刻裝置40、搬運機構60、真空搬運機構70之各構成部)被控制成根據被記憶於記憶部之處理配方(程式)而進行特定處理。處理配方被儲存於硬碟、光碟、半導體記憶體等之記憶媒體。 　　[0026] (第1電漿蝕刻裝置) 　　接著，針對第1電漿蝕刻裝置30予以詳細說明。 　　圖2為表示第1電漿蝕刻裝置30之剖面圖。第1電漿蝕刻裝置30如後述般，用以蝕刻至基板S之Ti/Al/Ti疊層膜之Al膜為止者，例如具有內壁面被陽極氧化處理之由鋁所構成之角筒型狀之氣密的本體容器101。該本體容器101被組裝成可分解，且被接地。本體容器101係藉由介電體壁102被區劃成上下，上側成為區劃天線室之天線容器103，下側成為區劃處理室之腔室(處理容器)104。介電體壁102構成腔室104之頂壁，由Al2 O3 等之陶瓷、石英等所構成。 　　[0027] 在本體容器101中之天線容器103之側壁103a和腔室104之側壁104a之間，設置有突出於內側之支撐架105，在該支撐架105上載置介電體壁102。 　　[0028] 在介電體壁102之下側部分，嵌入有處理氣體供給用之噴淋框體111。噴淋框體111成為藉由複數根之吊桿(無圖示)，成為被吊在本體容器101之頂棚的狀態。 　　[0029] 該噴淋框體111係由導電性材料，例如其內面或外面被陽極氧化處理之鋁所構成。在該噴淋框體111形成有水平延伸之氣體流路112，在該氣體流路112，連貫有朝下方延伸之複數氣體吐出孔112a。 　　[0030] 另外，在介電體壁102之上面中央，以連通於該氣體流路112之方式設置有氣體供給管121。氣體供給管121係從本體容器101之頂棚貫通至其外側，分歧至分歧管121a、121b。分歧管121a連接有供給含氯氣體，例如氯氣體(Cl2 氣體)之含氯氣體供給源122。再者，分歧管121b連接有供給當作沖洗氣體或稀釋氣體使用之Ar氣體、N2 氣體等之惰性氣體的惰性氣體供給源123。含氯氣體當作蝕刻氣體及乾洗淨氣體被使用。在分歧管121a、121b設置有質量流量控制器等之流量控制器或閥系統。 　　[0031] 氣體供給管121、分歧管121a、121b、含氯氣體供給源122、惰性氣體供給源123以及流量控制器及閥系統構成處理氣體供給機構120。 　　[0032] 在第1電漿蝕刻裝置30中，從處理氣體供給機構120被供給之含氯氣體，被供給至噴淋框體111內，從其下面之氣體吐出孔112a朝腔室104內吐出，進行基板S之Ti/Al/Ti疊層膜之蝕刻。作為含氯氣體，以Cl2 氣體為佳，但是亦可以使用三氯化硼(BCl3 )氣體、四氯化碳(CCl4 )氣體等。 　　[0033] 在天線容器103內配設有高頻(RF)天線113。高頻天線113係將由銅或鋁等之良導電性之金屬所構成之天線113a配置成環狀或旋渦狀等之以往所使用之任意形狀而被構成。即使為具有複數天線部之多重天線亦可。該高頻天線113係藉由由絕緣構件所構成之間隔物117而自介電體壁102間隔開。 　　[0034] 在天線113a之端子118連接有朝天線容器103之上方延伸的供電構件116。在供電構件116之上端，連接有供電線119，在供電線119連接有匹配器114及高頻電源115。而且，藉由從高頻電源115對高頻天線113供給頻率例如13.56MHz之高頻電力，在腔室104內形成感應電場，藉由該感應電場，從噴淋框體111所供給之處理氣體被電漿化，生成感應耦合電漿。 　　[0035] 在腔室104內之底壁，隔著構成框緣狀之由絕緣性所構成之間隔物126，設置有載置基板G之基板載置台130。基板載置台130具有被設置在上述之間隔物126上之基材131、被設置在基材131上之靜電夾具132，和覆蓋基材131及靜電夾具132之側壁的由絕緣體所構成之屏蔽環133。基材131及靜電夾具132構成與基板S之形狀對應的矩形狀，基板載置台130之全體形成四角板狀或柱狀。間隔物126及側壁絕緣構件133係由氧化鋁等之絕緣性陶瓷所構成。 　　[0036] 靜電夾具132具有被形成在基材131之表面的由陶磁熔射膜所構成之介電體層145，和被設置在介電體層145之內部的吸附電極146。吸附電極146可以取得板狀、膜狀、格子狀、網狀等之各種型態。在吸附電極146經由供電線147連接有直流電源148，在吸附電極146被施加直流電壓。對吸附電極146之供電成為以開關(無圖示)而被接通斷開。藉由對吸附電極146施加直流電壓，產生庫倫力或強生拉貝克力等之靜電吸附力，基板S被吸附。作為靜電夾具132之介電體層145，可以使用氧化鋁(Al2 O3 )或氧化釔(Y2 O3 )等。 　　[0037] 在基材131，經由供電線151連接有偏壓施加用之高頻電源153。再者，在供電線151之基材131和高頻電源153之間設置有匹配器152。高頻電源153係用以將離子拉入至基材131上之基板S者，使用50kHz～10MHz之範圍的頻率，例如3.2MHz。 　　[0038] 另外，在基板載置台130之基材131內，設置有用以控制基板S之溫度的調溫機構及溫度感測器(任一者皆無圖示)。再者，在基板載置台130載置基板S之狀態，設置有對基板S和基板載置台130之間用以熱傳遞之導熱氣體，例如供給He氣體之導熱氣體供給機構(無圖示)。而且，在基板載置台130，以能夠對靜電夾具132之上面突陷之方式，設置有用以進行基板S之收授的複數之升降銷(無圖示)，基板S之收授係對從靜電夾具132之上面突出至上方之狀態的升降銷進行。 　　[0039] 在腔室之側壁104a，設置有用以對腔室104搬入搬出基板S之搬入搬出口155，搬入搬出口155成為藉由閘閥G能夠開關。藉由開啟閘閥G，基板S能夠依據被設置在真空搬運室10內之真空搬運機構70而經由搬入搬出口155進行搬入搬出。 　　[0040] 在腔室104之底壁之緣部或角部形成有複數之排氣口159(僅兩個圖示)，在各排氣口159設置有排氣機構160。排氣機構160具有被連接於排氣口159之排氣配管161，和藉由調整排氣配管161之開口度，控制腔室104內之壓力的自動壓力控制閥(APC)162，和用以經排氣配管161使腔室104內予以排氣之真空泵163。而且，藉由真空泵163使腔室104內排氣，在電漿蝕刻處理中，調整自動壓力控制閥(APC)162之開口度而將腔室104內設定、維持在特定之真空氛圍。 　　[0041] (第2電漿蝕刻裝置) 　　接著，針對第2電漿蝕刻裝置40予以詳細說明。 　　圖3為表示第2電漿蝕刻裝置40之剖面圖。第2電漿蝕刻裝置40係如後述般用以進行基板S之Ti/Al/Ti疊層膜之下層之Ti膜之蝕刻，和用以抑制腐蝕之後處理。第2電漿蝕刻裝置40除設置有有處理氣體供給機構220以取代處理氣體供給機構120之外，具有與圖2之第1電漿蝕刻裝置30相同的構成。因此，對與圖2相同者賦予相同符號而省略說明。 　　[0042] 處理氣體供給機構220具有氣體供給管221、在本體容器101之上方外側，從氣體供給管221分歧之分歧管121a、221b、221c，和被連接於分歧管221a之供給O2 氣體之O2 氣體供給源222，和被連接於分歧管221b之供給含氟氣體，例如四氟化碳氣體(CF4 氣體)之含氟氣體供給源223，和被連接於分歧管221c之供給作為沖洗氣體或稀釋氣體之Ar氣體、N2 氣體等之惰性氣體的惰性氣體供給源224。氣體供給管221與圖2之第1電漿蝕刻裝置30之氣體供給管121相同，被連接於噴淋框體111之氣體流路112。 　　[0043] 在第2電漿蝕刻裝置40中，從處理氣體供給機構220被供給之含氟氣體，被供給至噴淋框體111內，從其下面之氣體吐出孔112a朝腔室104內吐出，進行基板S之Ti/Al/Ti疊層膜之下層的Ti膜之蝕刻。再者，於蝕刻後，從處理氣體供給機構220被供給之O2 氣體，或O2 氣體及含氟氣體同樣被吐出至腔室104內，進行用以抑制腐蝕之後處理。作為含氟氣體，雖然以CF4 氣體為佳，亦可以使用六氟化硫(SF6 )、三氟化氮(NF3 )等。 　　[0044] (電漿蝕刻方法) 　　接著，針對藉由以上之電漿蝕刻系統100被實施之發明之一實施型態有關的電漿蝕刻方法，參照圖4之流程圖及圖5之工程剖面圖予以說明。 　　[0045] 在此，首先如圖5(a)所示般，準備具有作為被蝕刻膜之Ti/Al/Ti疊層膜之基板S(步驟1)。基板S係用以形成通道蝕刻型之底部閘極構造之TFT者。具體而言，在玻璃基板1上形成閘極電極2，在其上方隔著閘極絕緣膜3而形成由IGZO等之氧化物半導體所構成之半導體膜4，在其上方形成成為源極電極及汲極電極之Ti/Al/Ti疊層膜5。Ti/Al/Ti疊層膜5具有上層Ti膜5a、下層Ti膜5c、被設置在該些之間的Al膜5b。Al膜5b即使為Al單體亦可，即使為Al-Si等之Al合金亦可。上層Ti膜5a及下層Ti膜5c之膜厚為30～100nm程度，Al膜5b之膜厚為300～1000nm程度。在Ti/Al/Ti疊層膜5上形成光阻層6，作為蝕刻遮罩。該基板S被收容在載體50。 　　[0046] 藉由搬運機構60從載體50取出上述般之基板S，搬運至裝載鎖定室20，真空搬運室10內之真空搬運機構70從裝載鎖定室20接取基板S而搬運至第1電漿蝕刻裝置30，在第1電漿蝕刻裝置30，使用含氯氣體，例如Cl2 氣體對Ti/Al/Ti疊層膜5之上層Ti膜5a及A1膜5b進行電漿蝕刻(步驟2、圖5(b))。 　　[0047] 以下，針對步驟2之電漿蝕刻，具體性予以說明。 　　在第1電漿蝕刻裝置30中，首先，藉由排氣機構160將腔室104內調整成適合於真空搬運室10之壓力，開放閘閥G將基板S從搬入搬出口155藉由真空搬運機構70搬入至腔室104內，使基板S載置於基板載置台130上。於使真空搬運機構70從腔室104退避之後，關閉閘閥G。 　　[0048] 在該狀態，藉由自動壓力控制閥(APC)162，將腔室104內之壓力調整成特定真空度，同時從處理氣體供給機構120經由噴淋框體111，將作為處理氣體之蝕刻氣體亦即含氯氣體，例如Cl2 氣體供給至腔室104內。除了含氯氣體之外，即使供給Ar氣體等之惰性氣體以作為稀釋氣體亦可。 　　[0049] 此時，基板S藉由靜電夾具132被吸附，藉由調溫機構(無圖示)被調溫。 　　[0050] 接著，從高頻電源115對高頻天線113施加例如13.56MHz之高頻，藉此經介電體壁102在處理室104內形成均勻之感應電場。藉由如此所形成之感應電場，生成含氯氣體之電漿。藉由如此所生成之高密度之感應耦合電漿，蝕刻基板S之Ti/Al/Ti疊層膜5中上層Ti膜5a及Al膜5b。 　　[0051] 而且，以特定之方法，在蝕刻之終點被檢測出之時點，結束蝕刻。 　　[0052] 在該步驟2之蝕刻結束之後，藉由真空搬運機構70，從第1電漿蝕刻裝置30取出基板S，搬運至第2電漿蝕刻裝置40，在第2電漿蝕刻裝置40，使用含氟氣體，例如CF4 氣體對Ti/Al/Ti疊層膜5之下層Ti膜5c進行電漿蝕刻(步驟3，圖5(c))。 　　[0053] 以下，針對步驟3之電漿蝕刻，具體性予以說明。 　　在第2電漿蝕刻裝置40中，首先，藉由排氣機構160將腔室104內調整成適合於真空搬運室10之壓力，開放閘閥G將基板S從搬入搬出口155藉由真空搬運機構70搬入至腔室104內，使基板S載置於基板載置台130上。於使真空搬運機構70從腔室104退避之後，關閉閘閥G。 　　[0054] 在該狀態，藉由自動壓力控制閥(APC)162，將腔室104內之壓力調整成特定真空度，同時從處理氣體供給機構220經由噴淋框體111，將作為處理氣體之蝕刻氣體亦即含氟氣體，例如CF4 氣體供給至腔室104內。除了含氟氣體之外，即使供給Ar氣體等之惰性氣體以作為稀釋氣體亦可。 　　[0055] 此時，基板S藉由靜電夾具132被吸附，藉由調溫機構(無圖示)被調溫。 　　[0056] 接著，從高頻電源115對高頻天線113施加例如13.56MHz之高頻，藉此經介電體壁102在腔室104內形成均勻之感應電場。藉由如此所形成之感應電場，生成含氟氣體之電漿。藉由如此所生成之高密度之感應耦合電漿，蝕刻基板S之Ti/Al/Ti疊層膜5中下層Ti膜5c。 　　[0057] 而且，以特定之方法，在蝕刻之終點被檢測出之時點，結束蝕刻。 　　[0058] 於該步驟3之蝕刻結束之後，在維持於第2電漿蝕刻裝置40之腔室104內之基板載置台130保持基板S之狀態下，對腔室104內供給作為處理氣體之O2 氣體，或是O2 氣體及含氟氣體(例如CF4 氣體)而進行用以抑制腐蝕之後處理(步驟4，圖5(d))。 　　[0059] 以下，針對步驟4之後處理，具體性予以說明。 　　在第2電漿蝕刻裝置40之步驟3的電漿蝕刻之後，在排氣機構160對腔室104內進行真空排氣。此時，即使因應所需，從惰性氣體供給源224供給Ar氣體等之惰性氣體而沖洗腔室內亦可。之後，將腔室104內之壓力調整至特定之真空度，同時從處理氣體供給機構220經由噴淋框體111，對腔室104內供給O2 氣體或O2 氣體和含氟氣體(例如CF4 氣體)，作為後處理氣體。除了該些外，即使供給Ar等之惰性氣體以作為稀釋氣體亦可。 　　[0060] 而且，從高頻電源115對高頻天線113施加高頻電力而形成在腔室104內之感應電場，生成O2 氣體或O2 氣體和含氟氣體之電漿，藉由如此所生成之感應耦合電漿，進行被電漿蝕刻之後的用以抑制腐蝕之後處理。此時，即使僅以O2 氣體作為處理氣體，亦具有腐蝕效果，除了對O2 氣體施加CF4 氣體等之含氟氣體，更提更抑制腐蝕效果。另外，作為後處理使用之含氟氣體，雖然以CF4 氣體為佳，亦可以使用六氟化硫(SF6 )、三氟化氮(NF3 )等。於下層Ti膜5c之蝕刻之時所使用的含氟氣體，和於後處理之時所使用之含氟氣體相同者為佳。如此一來，藉由將雙方之含氟氣體設為相同者，可以簡化氣體供給機構，同時因可以成為與一面蝕刻一面腐蝕抑制之後處理相同的處理，故可以縮短腐蝕抑制之後處理之時間。
於第2電漿蝕刻裝置40之後處理之後，藉由真空搬運機構70，從第2電漿蝕刻置40之腔室104取出基板S，搬運至裝載鎖定室20，藉由搬運機構60返回至載體50。
在以往之Ti/Al/Ti疊層膜之電漿蝕刻中，在一個電漿蝕刻裝置之腔室內，藉由Cl2氣體等之含Cl氣體，一起蝕刻3層，之後，在相同的腔室內，藉由O2氣體之電漿或O2氣體和含氟氣體之電漿進行後處理。
在此情況下，藉由構成Ti/Al/Ti疊層膜之Ti及Al被Cl2氣體蝕刻，以下述之反應生成氣體狀之TiClx氣體(例如，TiCl4氣體)及AlClx氣體(例如AlCl3)，從腔室被排出。
Ti+Cl2 → TiClx↑ Al+Cl2 → AlClx↑
但是，之後，於用以抑制腐蝕之後處理之時，供給O2氣體或CF4氣體時，與殘留在腔室內之AlClx氣體反應而生成固體狀之AlOx或AlFx，殘留在腔室內而成為微粒，對製品造成壞影響。
再者，藉由Cl2氣體等之含氯氣體蝕刻Ti/Al/Ti 疊層膜時，於過蝕刻之時，基底之氧化物半導體膜被蝕刻，氧化物半導體膜之切削量變多。
於是，在本實施型態中，在第1電漿蝕刻裝置30中，藉由含Cl氣體，例如Cl2氣體，蝕刻Ti/Al/Ti疊層膜5中，上層Ti膜5a及Al膜5b之後，在第2電漿蝕刻裝置40中，藉由含氟氣體，例如CF4氣體，蝕刻Ti/Al/Ti疊層膜5之下層Ti膜5c，之後，藉由第2電漿蝕刻裝置40，依據O2氣體之電漿，或O2氣體和含氟氣體之電漿進行後處理。
如此一來，在第1電漿蝕刻裝置30中，因不使用O2氣體或含氟氣體，故可以抑制在處理容器內之AlOx或AlFx之產生，再者，在第2電漿蝕刻裝置40中，因在腔室內不存在伴隨著含有Al之蝕刻而產生的反應副生成物，Al僅為基板之附著部分，故仍可以抑制在腔室內之AlOx或AlFx。因此，可以明顯地減少在腔室產生的微粒。
再者，在第1電漿蝕刻裝置30中，因僅蝕刻Ti/Al/Ti疊層膜5之上層Ti膜5a及Al膜5b，使下層Ti膜5c殘存，故由氧化物半導體所構成之半導體膜4不會藉由含氯氣體直接被蝕刻，再者，因下層Ti膜5c藉由第2電漿蝕刻裝置40被含氟氣體蝕刻，氧化物半導體相對於含氟氣體具有耐性，故即使在第2電漿蝕刻裝置40中，由氧化物半導體所構成之半導體膜4之蝕刻被抑制。因此，可以減少由氧化物半導體所構成之半導體膜4之切削量。
而且，在第2電漿蝕刻裝置40中，在使用腐蝕抑制效果高之O2氣體及含氟氣體之雙方之情況下，因藉由使下層Ti膜5c之蝕刻用的含氟氣體和後處理氣體用之含氟氣體成為相同氣體，可以簡化第2電漿蝕刻裝置40之氣體供給機構，並且成為與一面蝕刻一面腐蝕抑制之後處理相同之處理，故可以縮短腐蝕抑制之後處理的時間。 　　[0070] 而且，又因在第1電漿蝕刻裝置30和第2電漿蝕刻裝置40之2種類之裝置進行處理，故有生產性下降之虞，但是電漿蝕刻系統100藉由搭載3台進行處理時間相對性長的步驟2之第1電漿蝕刻裝置30，且搭載2台進行合計處理時間較步驟2短之步驟3、4之第2電漿蝕刻裝置40，設備不會過大且可以維持高的生產性。即是，在以往之系統中，雖然僅設置3台與第1電漿蝕刻裝置30相同之構造之一種類之電漿蝕刻裝置，但是如此地藉由搭載3台進行步驟2之第1電漿蝕刻裝置30，搭載2台進行步驟3、4之第2電漿蝕刻裝置40，可以將設備之增大抑制成最小限度而維持與以往同等的高生產性。 　　[0071] (第1電漿蝕刻裝置之其他例) 　　接著，針對第1電漿蝕刻裝置之其他例予以說明。 　　圖6為表示第1電漿蝕刻裝置之其他例之重要部分的部分剖面圖。由於圖6之裝置之基本構造與圖2之電漿蝕刻裝置相同，故在圖6中，對與圖2相同者賦予相同符號省略說明。 　　[0072] TFT之源極電極及汲極電極使用的Ti/Al/Ti疊層膜，被形成中央之Al膜較厚，因此，Ti/Al/Ti疊層膜之蝕刻以Al膜之蝕刻成為主要。於藉由含氯氣體，例如Cl2 氣體蝕刻Al膜之時，基板外周之蝕刻率有變高之傾向。即是，如Al膜般，反應性高之膜的蝕刻中，存在多未反應之蝕刻氣體的基板之周邊部，藉由負載效應，在基板之周邊部的蝕刻率變高。如此之蝕刻率的不均勻在電漿功率或氣體流量之面內分配下難以控制。 　　[0073] 當如此地蝕刻率之面內均勻差時，需要長的過蝕刻，即使在如上述般不蝕刻下層Ti膜之情況下，在基板外周部，下層Ti膜被蝕刻，於由氧化物半導體所構成之半導體膜產生損傷。 　　[0074] 於是，在本例中，如圖6所示般，在被設置於基板S之外周的框緣狀之屏蔽環133上，以包圍基板S之外周，配置Al製之犧牲材171。 　　[0075] 藉由如此地在基板S之外周配置Al製之犧牲材171，可以使犧牲材171消耗基板外周之剩餘的含氯氣體，能夠抑制負載效應而抑制基板外周部之蝕刻率。依此，可以提升面內蝕刻均勻性，可以縮短過蝕刻之時間而更減輕對由氧化物半導體所構成之半導體膜的損傷。 　　[0076] 針對實際上，使用Al製犧牲材之情況和不使用之情況，比較Ti/Al/Ti疊層膜之蝕刻率。針對使用Al製犧牲材之情況，如圖7所示般，在素玻璃之角部載置形成Ti/Al/Ti疊層膜之基板，在屏蔽環上離基板3mm載置框緣狀之Al製犧牲材，予以蝕刻。即使針對不使用Al吸收之情況下，亦同樣在素玻璃之角部載置形成Ti/Al/Ti疊層膜之基板，予以蝕刻。於蝕刻後，針對使用Al製犧牲材之情況和不使用之情況，各在從基板之角部沿著對角線上之複數處，測量Ti/Al/Ti疊層膜之蝕刻率。 　　[0077] 將其結果表示於圖8。圖8為表示從基板之角部的距離和Ti/Al/Ti疊層膜之蝕刻率的關係圖。如該圖所示般，確認出在使用Al製犧牲材之情況下，基板邊緣部之蝕刻率(約500nm/min)和蝕刻成為最小之離角部50mm之處的值(約350nm/min)之差為約150nm/min，對此，在不使用Al製犧牲材之情況下，基板邊緣部之蝕刻率(約1000 nm/min)和蝕刻率成為最小之離角部50mm之處的值(約500 nm/min)之差成為約500nm/min，藉由使用Al製犧牲材，可以抑制基板邊緣部之蝕刻率。 　　[0078] [其他之適用] 　　另外，本發明並不限定於上述實施型態，能夠在本發明之思想的範圍內做各種變形。而且，在上述實施型態中，雖然表示使用感應耦合電漿蝕刻裝置以作為電漿蝕刻裝置之例，但是並不限定於此，即使為電容耦合電漿蝕刻裝置或微波電漿蝕刻裝置等之其他電漿蝕刻裝置亦可。 　　[0079] 再者，在上述實施型態中，雖然表示在電漿蝕刻系統搭載3台第1電漿蝕刻裝置，搭載2台第2電漿蝕刻裝置之例，但是該些台數並不限定於此，若因應所要求之生產性使成為適當之台數即可。
[0080]1‧‧‧玻璃基板2‧‧‧閘極電極3‧‧‧閘極絕緣膜4‧‧‧半導體膜5‧‧‧Ti/Al/Ti疊層膜5a‧‧‧上層Ti膜5b‧‧‧Al膜5c‧‧‧下層Ti膜6‧‧‧光阻層10‧‧‧真空搬運室20‧‧‧裝載鎖定室30‧‧‧第1電漿蝕刻裝置40‧‧‧第2電漿蝕刻裝置50‧‧‧載體60‧‧‧搬運機構70‧‧‧真空搬運機構80‧‧‧控制部100‧‧‧電漿蝕刻系統101‧‧‧處理容器102‧‧‧介電體壁104‧‧‧腔室111‧‧‧噴淋框體113‧‧‧高頻天線115‧‧‧高頻電源120、220‧‧‧處理氣體供給機構130‧‧‧基板載置台132‧‧‧靜電夾具133‧‧‧屏蔽環160‧‧‧排氣機構171‧‧‧犧牲材S‧‧‧基板
[0018] 　　圖1為表示用以實施與本發明之一實施型態有關之電漿蝕刻方法之電漿蝕刻系統的概略俯視圖。 　　圖2為表示被搭載於圖1之第1電漿蝕刻裝置之剖面圖。 　　圖3為表示被搭載於圖1之系統之第2電漿蝕刻裝置的剖面圖。 　　圖4為表示與圖1之電漿蝕刻系統被實施之發明之一實施型態有關之電漿蝕刻方法的流程圖。 　　圖5為表示與圖1之電漿蝕刻系統被實施之發明之一實施型態有關之電漿蝕刻方法的工程剖面圖。 　　圖6為表示電漿蝕刻裝置之其他例之重要部分的部分剖面圖。 　　圖7為用以說明確認電漿蝕刻裝置之其他例中之Al製犧牲材之效果之實驗的圖示。 　　圖8為表示Al製犧牲材之效果的圖示。

Claims (11)

  1. 一種電漿蝕刻方法，其係在具有由氧化物半導體所構成之半導體膜，和被形成在其上方之疊層下層Ti膜、Al膜及上層Ti膜而所構成的Ti/Al/Ti疊層膜之基板，對上述Ti/Al/Ti疊層膜進行電漿蝕刻，該電漿蝕刻方法之特徵在於具有：將基板搬入至第1電漿蝕刻裝置之處理容器內，使用含氯氣體且不含氟氣體對上述Ti/Al/Ti疊層膜之上述上層Ti膜及上述Al膜進行第1電漿蝕刻之工程；接著，將上述第1電漿蝕刻後之基板，搬入至第2電漿蝕刻裝置之處理容器內，使用含氟氣體且不含氯氣體對上述Ti/Al/Ti疊層膜之上述下層Ti膜進行第2電漿蝕刻之工程；及在維持將上述第2電漿蝕刻後之基板保持在上述第2電漿裝置之上述處理容器內之狀態下，使用O2氣體之電漿或O2氣體及含氟氣體且不含氯氣體之電漿，進行用以抑制腐蝕之後處理的工程。
  2. 如請求項1所記載之電漿蝕刻方法，其中上述含氯氣體且不含氟氣體為Cl2氣體。
  3. 如請求項1或2所記載之電漿蝕刻方法，其中上述含氟氣體且不含氯氣體為CF4氣體。
  4. 如請求項1或2所記載之電漿蝕刻方法，其中上述第1電漿蝕刻裝置係在處理容器內於基板載置台上載置上述基板，在上述基板之周圍配置鋁製之犧牲材之狀態下，進行電漿蝕刻。
  5. 如請求項1或2所記載之電漿蝕刻方法，其中上述第1電漿蝕刻裝置及上述第2電漿蝕刻裝置係藉由感應耦合進行電漿蝕刻。
  6. 一種電漿蝕刻系統，其係在具有由氧化物半導體所構成之半導體膜，和被形成在其上方之疊層下層Ti膜、Al膜及上層Ti膜而所構成的Ti/Al/Ti疊層膜之基板，對上述Ti/Al/Ti疊層膜進行電漿蝕刻，該電漿蝕刻系統之特徵在於具有：第1蝕刻裝置，其具有收容上述基板之處理容器，在上述處理容器內，使用含氯氣體且不含氟氣體對上述Ti/Al/Ti疊層膜之上述上層Ti膜及上述Al膜進行第1電漿蝕刻；第2電漿蝕刻裝置，其具有收容上述基板之處理容器，於上述第1電漿蝕刻後，使用含氟氣體且不含氯氣體而對上述Ti/Al/Ti疊層膜之上述下層Ti膜進行第2電漿蝕刻，同時對上述第2電漿蝕刻後之上述基板，使用O2氣體之電漿，或是O2氣體及含氟氣體且不含氯氣體之電漿；及 真空搬運室，其係上述第1電漿蝕刻裝置和上述第2電漿蝕刻裝置被連接，在其中間被保持真空，同時藉由被設置在其中間的搬運機構，在維持保持真空之狀態下，在上述第1電漿蝕刻裝置和上述第2電漿蝕刻裝置之間，搬運上述基板。
  7. 如請求項6所記載之電漿蝕刻系統，其中上述含氯氣體且不含氟氣體為Cl2氣體。
  8. 如請求項6或7所記載之電漿蝕刻系統，其中上述含氟氣體且不含氯氣體為CF4氣體。
  9. 如請求項6或7所記載之電漿蝕刻系統，其中上述第1電漿蝕刻裝置具有在上述處理容器內載置基板之基板載置台，和被配置在基板之周圍的鋁製之犧性材。
  10. 如請求項6或7所記載之電漿蝕刻系統，其中上述第1電漿蝕刻裝置及上述第2電漿蝕刻裝置具有生成感應耦合電漿之電漿生成機構。
  11. 如請求項6或7所記載之電漿蝕刻系統，其中上述真空搬運室連接3台上述第1電漿蝕刻裝置，連接2台上述第2電漿蝕刻裝置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7097760B2 (ja) 2018-06-25 2022-07-08 東京エレクトロン株式会社 搬送装置および搬送方法
CN109461743A (zh) 2018-10-16 2019-03-12 武汉华星光电半导体显示技术有限公司 显示面板、等离子体蚀刻方法以及系统
JP7479207B2 (ja) * 2020-06-09 2024-05-08 東京エレクトロン株式会社 エッチング方法及び基板処理装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060086692A1 (en) * 2004-10-25 2006-04-27 Kotaro Fujimoto Plasma etching method
TW200723393A (en) * 2005-12-08 2007-06-16 Hitachi High Tech Corp Plasma etching method
JP2015076487A (ja) * 2013-10-08 2015-04-20 株式会社ジャパンディスプレイ 液晶表示装置の製造方法
TW201530605A (zh) * 2013-10-24 2015-08-01 Tokyo Electron Ltd 電漿處理方法及電漿處理裝置
US20160056050A1 (en) * 2014-08-19 2016-02-25 Applied Materials, Inc. High aspect ratio plasma etch for 3d nand semiconductor applications

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH028380A (ja) * 1988-06-28 1990-01-11 Anelva Corp ドライエッチング方法およびその装置
JP2954369B2 (ja) * 1991-02-15 1999-09-27 松下電器産業株式会社 金属配線の形成方法
JP2001144297A (ja) * 1999-11-15 2001-05-25 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
US7473878B2 (en) * 2007-06-08 2009-01-06 The Boeing Company High power bimorph wave-front correction mirror
JP4924245B2 (ja) * 2007-07-02 2012-04-25 東京エレクトロン株式会社 半導体製造装置、半導体装置の製造方法及び記憶媒体
JP2011151263A (ja) * 2010-01-22 2011-08-04 Tokyo Electron Ltd エッチング方法、エッチング装置及びリング部材
US8664097B2 (en) * 2010-09-13 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP6349796B2 (ja) 2014-03-11 2018-07-04 東京エレクトロン株式会社 プラズマ処理装置、薄膜トランジスターの製造方法及び記憶媒体

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060086692A1 (en) * 2004-10-25 2006-04-27 Kotaro Fujimoto Plasma etching method
TW200723393A (en) * 2005-12-08 2007-06-16 Hitachi High Tech Corp Plasma etching method
JP2015076487A (ja) * 2013-10-08 2015-04-20 株式会社ジャパンディスプレイ 液晶表示装置の製造方法
TW201530605A (zh) * 2013-10-24 2015-08-01 Tokyo Electron Ltd 電漿處理方法及電漿處理裝置
US20160056050A1 (en) * 2014-08-19 2016-02-25 Applied Materials, Inc. High aspect ratio plasma etch for 3d nand semiconductor applications

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