TWI731164B - 標準單元電路及製造此電路的方法 - Google Patents

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Abstract

提供了用於減小面積的最小軌道標準單元電路。在一個態樣中，最小軌道標準單元電路採用佈置在第一半軌道上的第一高縱橫比電壓軌，其被配置為向最小軌道標準單元電路提供第一電壓(例如，VDD)。將第二高縱橫比電壓軌佈置在基本上平行於第一高縱橫比電壓軌的第二半軌道上。第二高縱橫比電壓軌被配置為向最小軌道標準單元電路提供小於第一電壓的第二電壓(例如，VSS)。最小軌道標準單元電路採用佈置在第一半軌道和第二半軌道之間的多個軌道。可以基於特定的因素，對軌道的數量進行限制。與習知的標準單元電路相比，最小化軌道減少了面積。

Description

標準單元電路及製造此電路的方法
概括地說，本案內容的技術涉及標準單元電路，具體地說，本案內容的技術涉及減少標準單元電路的面積。
基於處理器的電腦系統可以包括大量的積體電路(IC)。每個IC具有由多個IC裝置組成的複雜的佈局設計。通常使用標準單元電路來幫助使得IC的設計更不複雜和更易於管理。特別地，標準單元電路為設計人員提供與所選技術的特定設計規則相一致的常用IC裝置相對應的預先設計的構件。作為非限制性實例，標準單元電路可以包括閘、反相器、多工器和加法器。使用標準單元電路使設計者能夠建立具有一致的佈局設計的IC，從而與定製設計每個電路相比，在多個IC之間建立更均勻和更不複雜的佈局設計。
傳統的標準單元電路使用以預定義的技術節點尺寸來形成裝置元件的製程技術來製造。例如，可以使用製程技術來製造具有大約十四(14)奈米或者十(10)nm寬的裝置元件的習知標準單元電路。製程技術繼續能夠減少技術節點尺寸，這允許將更多數量的裝置元件(例如，電晶體）佈置在電路中的較少區域中。隨著技術節點尺寸的減小，習知標準單元電路中的金屬線亦會縮小，以減小習知標準單元電路的整體面積。例如，隨著技術節點尺寸的減小，佈置在x座標和y座標方向的金屬線可以縮小大約百分之三十（30%），使得習知的標準單元電路具有大約每個方向0.7的縮放因數。習知標準單元電路的總縮放因數近似等於百分之五十（50%）（亦即，x座標方向上的0.7 × y座標方向上的0.7 = 49%，其約為50%）。因此，習知的標準單元電路可以回應於縮小的技術節點尺寸而實現大約50%的面積減小。
但是，隨著技術節點尺寸縮小到十（10）nm及以下，由於閘極間距和金屬間距限制，習知的標準單元電路中的金屬線不能繼續縮小30%。因此，習知的標準單元電路在10nm或更小的技術節點尺寸下，不能實現大約50%的期望的面積減小。
本文揭露的態樣包括用於減小面積的最小軌道標準單元電路。在一個態樣中，提供了最小軌道標準單元電路。該最小軌道標準單元電路採用佈置在第一半軌道上的第一高縱橫比電壓軌，其被配置為向最小軌道標準單元電路提供第一電壓（例如，電源電壓VDD）。此外，該最小軌道標準單元電路亦採用佈置在第二半軌道上並且基本上平行於第一高縱橫比電壓軌的第二高縱橫比電壓軌。第二高縱橫比電壓軌被配置為向最小軌道標準單元電路提供小於第一電壓的第二電壓（例如，接地電壓，VSS）。第一高縱橫比電壓軌和第二高縱橫比電壓軌均具有大於一（1）的高寬比，使得相應的第一高縱橫比電壓軌和第二高縱橫比電壓軌的高度大於相應的寬度。採用如前述的第一高縱橫比電壓軌和第二高縱橫比電壓軌，允許第一高縱橫比電壓軌和第二高縱橫比電壓軌中的每一個與習知標準單元電路中的電壓軌相比，在實現類似的阻抗時消耗更小的寬度。另外，該最小軌道標準單元電路採用佈置在第一半軌道和第二半軌道之間的多個軌道，其每一個皆被配置為支援金屬線佈線。但是，基於特定的因素（例如，根據第一高縱橫比電壓軌和第二高縱橫比電壓軌的寬度），軌道的數量可能受到限制。用此方式使軌道的數量最小化，亦減少了與習知標準單元電路的面積，甚至是隨著技術節點尺寸縮小到十（10）奈米（nm）及以下。
在此方面之一個態樣，提供了一種最小軌道標準單元電路。該最小軌道標準單元電路包括第一半軌道。此外，該最小軌道標準單元電路亦包括：佈置在第一半軌道上的第一高縱橫比電壓軌。該第一高縱橫比電壓軌具有大於一（1）的高寬比，並且被配置為向該最小軌道標準單元電路提供第一電壓。此外，該最小軌道標準單元電路亦包括第二半軌道。此外，該最小軌道標準單元電路亦包括：佈置在第二半軌道上並且基本上平行於第一高縱橫比電壓軌的第二高縱橫比電壓軌。該第二高縱橫比電壓軌具有大於一（1）的高寬比，並且被配置為向該最小軌道標準單元電路提供小於第一電壓的第二電壓。此外，該最小軌道標準單元電路亦包括：佈置在第一半軌道和第二半軌道之間並且基本平行於第一半軌道和第二半軌道的多個軌道。
在另一個態樣中，提供了一種最小軌道標準單元電路。該最小軌道標準單元電路包括：用於提供第一半軌道的構件。此外，該最小軌道標準單元電路亦包括：用於在第一半軌道上提供第一高縱橫比電壓軌的構件。該第一高縱橫比電壓軌具有大於一（1）的高寬比，並且被配置為向該最小軌道標準單元電路提供第一電壓。此外，該最小軌道標準單元電路亦包括：用於提供第二半軌道的構件。此外，該最小軌道標準單元電路亦包括：用於提供在第二半軌道上並且基本上平行於該第一高縱橫比電壓軌，來提供第二高縱橫比電壓軌的構件。該第二高縱橫比電壓軌具有大於一（1）的高寬比，並且被配置為向該最小軌道標準單元電路提供小於第一電壓的第二電壓。此外，該最小軌道標準單元電路亦包括：用於在該第一半軌道和該第二半軌道之間並且基本平行於該第一半軌道和該第二半軌道，來提供複數個軌道的構件。
在另一個態樣中，提供了一種製造最小軌道標準單元電路的方法。該方法包括：形成第一半軌道。此外，該方法亦包括：將第一高縱橫比電壓軌佈置在第一半軌道上。該第一高縱橫比電壓軌具有大於一（1）的高寬比，並且被配置為向該最小軌道標準單元電路提供第一電壓。此外，該方法亦包括：形成第二半軌道。此外，該方法亦包括：將第二高縱橫比電壓軌佈置在第二半軌道上並且基本上平行於第一高縱橫比電壓軌。該第二高縱橫比電壓軌具有大於一（1）的高寬比，並且被配置為向該最小軌道標準單元電路提供小於第一電壓的第二電壓。此外，該方法亦包括：在該第一半軌道和該第二半軌道之間並且基本平行於該第一半軌道和該第二半軌道，來佈置複數個軌道。
現在參照附圖，來描述本案內容的一些示例性態樣。本文所使用的「示例性的」一詞意味著「用作例子、例證或說明」。本文中描述為「示例性」的任何態樣不應被解釋為比其他態樣更優選或更具優勢。
具體實施方式中揭露的態樣包括用於減少面積的最小軌道標準單元電路。在一個態樣中，提供了最小軌道標準單元電路。該最小軌道標準單元電路採用佈置在第一半軌道上的第一高縱橫比電壓軌，其被配置為向最小軌道標準單元電路提供第一電壓（例如，電源電壓VDD）。此外，該最小軌道標準單元電路亦採用佈置在第二半軌道上並且基本上平行於第一高縱橫比電壓軌的第二高縱橫比電壓軌。第二高縱橫比電壓軌被配置為向最小軌道標準單元電路提供小於第一電壓的第二電壓（例如，接地電壓，VSS）。第一高縱橫比電壓軌和第二高縱橫比電壓軌均具有大於一（1）的高寬比，使得相應的第一高縱橫比電壓軌和第二高縱橫比電壓軌的高度大於相應的寬度。採用如前述的第一高縱橫比電壓軌和第二高縱橫比電壓軌，允許第一高縱橫比電壓軌和第二高縱橫比電壓軌中的每一個與習知標準單元電路中的電壓軌相比，在實現類似的阻抗時消耗更小的寬度。另外，該最小軌道標準單元電路採用佈置在第一半軌道和第二半軌道之間的多個軌道，其每一個皆被配置為支援金屬線佈線。但是，基於特定的因素（例如，根據第一高縱橫比電壓軌和第二高縱橫比電壓軌的寬度），軌道的數量可能受到限制。用此方式使軌道的數量最小化，亦減少了與習知標準單元電路的面積，甚至是隨著技術節點尺寸縮小到十（10）奈米（nm）及以下。
在論述在圖2A中開始的最小軌道標準單元電路的細節之前，首先描述習知的標準單元電路。在該方面，圖1A和圖1B圖示習知的標準單元電路100。圖1A圖示習知標準單元電路100的俯視圖，而圖1B圖示習知標準單元電路100的橫截面圖。
參見圖1A和圖1B，習知標準單元電路100分別包括第一電壓軌102和第二電壓軌104。第一電壓軌102佈置在第一半軌道106上，第二電壓軌104佈置在第二半軌道108上。第一電壓軌102和第二電壓軌104向佈置在習知標準單元電路100中的第一電壓軌102和第二電壓軌104之間的裝置110提供相應的電壓。例如，第一電壓軌102可以向裝置110提供更高的電壓VDD，而第二電壓軌104可以向裝置110提供更低的電壓VSS。具體而言，第一電壓軌102經由通孔116和接觸層互連118的方式，電耦合到與第一主動區域114相對應的第一功率輸入112。另外，第二電壓軌104經由通孔124和接觸層互連126的方式，電耦合到與第二主動區域122相對應的第二功率輸入120。第一電壓軌102和第二電壓軌104均具有比寬度WVR 更小的高度HVR （亦即，高寬比小於一（1））。由於高度HVR ，使用零通孔層級V0中的元件（未圖示）、第一金屬層M1和第一通孔位準V1，將第一電壓軌102和第二電壓軌104電耦合到第二金屬層M2上的佈線互連（未圖示）。
繼續參見圖1A和圖1B，從習知標準單元電路100中的多個電路元件來形成裝置110。具體而言，可以從第一主動區域114和第二主動區域122來形成多個電路元件（例如，電晶體），以形成裝置110。可以使用金屬線佈線來電耦合該等電晶體，以使裝置110執行特定的功能。在第一電壓軌102和第二電壓軌104之間採用軌道124(1)-124(5)，以允許裝置110的金屬線佈線。另外，可以使用相應的閘極觸點128、130，向由第一主動區域114和第二主動區域122形成的電晶體提供輸入值。具體而言，將閘極觸點128、130佈置在第一主動區域114和第二主動區域122之間形成的埠區132中。用此方式，習知標準單元電路100是具有由埠區132中的閘極觸點128、130所提供的閘極存取的六（6）軌道標準單元電路。具體而言，第一半軌道106和第二半軌道108算作一（1）個軌道，其與五（5）個軌道124(1)-124(5)組合以實現總共六（6）軌道。
繼續參見圖1A和圖1B，隨著技術節點尺寸縮小到十（10）nm及以下，習知標準單元電路100可以實現僅僅有限的面積減少。例如，第一電壓軌102和第二電壓軌104的寬度WVR 不能減小，以致於由於阻抗限制不能減小習知標準單元電路100的面積。更具體而言，寬度WVR 近似等於習知標準單元電路100中的金屬線（例如，金屬線134）的臨界尺寸CD（例如，寬度）的三（3）倍。減少寬度WVR 將造成第一電壓軌102和第二電壓軌104二者的阻抗（R）增加，因此增加了第一電壓軌102和第二電壓軌104的電流電阻（IR）下降（亦即，電壓降）。增加的IR下降將第一電壓軌102和第二電壓軌104傳送的電壓減小到足夠小的位準，以防止電路元件的激勵因此造成的習知標準單元電路100產生錯誤輸出。另外，習知標準單元電路100中的金屬線由於閘極間距和金屬間距限制而不能繼續縮小。具體而言，隨著技術節點尺寸縮小到十（10）nm及以下，與軌道124(1)-124(5)中使用的金屬線佈線相對應的金屬線縮小不到實現百分之五十（50%）的面積減少所需要的百分比。
在該方面，圖2A-2D圖示採用五（5）個軌道以實現減小的面積的示例性最小軌道標準單元電路200。圖2A圖示最小軌道標準單元電路200的俯視圖，而圖2B-2D圖示最小軌道標準單元電路200的橫截面圖。
繼續參見圖2A-2D，最小軌道標準單元電路200採用第一高縱橫比電壓軌202和第二高縱橫比電壓軌204。第一高縱橫比電壓軌202佈置在第一半軌道206上，並且被配置為向最小軌道標準單元電路200提供第一電壓（例如，源電壓（VDD））。第二高縱橫比電壓軌204佈置在第二半軌道208上，並且基本平行於第一高縱橫比電壓軌202。第二高縱橫比電壓軌204被配置為向最小軌道標準單元電路200提供比第一電壓更小的第二電壓（例如，接地電壓（VSS））。例如，第一高縱橫比電壓軌202和第二高縱橫比電壓軌204被配置為分別向佈置在第一高縱橫比電壓軌202和第二高縱橫比電壓軌204之間的多個電路元件所形成的裝置210提供第一電壓（VDD）和第二電壓（VSS）。具體而言，第一高縱橫比電壓軌202經由接觸層互連214的方式，電耦合到裝置210的第一功率輸入212。第二高縱橫比電壓軌204經由接觸層互連218的方式，電耦合到裝置210的第二功率輸入216。
繼續參見圖2A-2D，為了使最小軌道標準單元電路200的面積最小，使第一高縱橫比電壓軌202和第二高縱橫比電壓軌204分別調整到與佈置在最小軌道標準單元電路200中的金屬線220的臨界尺寸CD（亦即，寬度）的三（3）倍相比，具有更小的寬度WHAVR 。在其他態樣中，寬度WHAVR 可以比金屬線220的臨界尺寸CD的二（2）倍更小。另外，寬度WHAVR 可以近似地等於臨界尺寸CD。但是，由於第一高縱橫比電壓軌202和第二高縱橫比電壓軌204是由導電材料形成的，因此第一高縱橫比電壓軌202和第二高縱橫比電壓軌204均具有與該導電材料的面積成反比的阻抗。用此方式，為了實現期望的阻抗，以及因此期望的IP下降（亦即，電壓降），當採用寬度WHAVR 時，第一高縱橫比電壓軌202和第二高縱橫比電壓軌204均具有大於一（1）的高寬比。更具體而言，相應的第一高縱橫比電壓軌202和第二高縱橫比電壓軌204的高度HHAVR 大於寬度WHAVR 。在該例子中，高度HHAVR 是寬度WHAVR 的四（4）倍，使得第一高縱橫比電壓軌202和第二高縱橫比電壓軌204的高寬比等於四（4）。
繼續參見圖2A-2D，在該例子中，第一高縱橫比電壓軌202和第二高縱橫比電壓軌204均擴展到零通孔層級V0和第一金屬層M1。由於第一高縱橫比電壓軌202和第二高縱橫比電壓軌204的高度HHAVR ，因此除了第一通孔層級V1將第一高縱橫比電壓軌202和第二高縱橫比電壓軌204電耦合到第二金屬層M2上的佈線互連（未圖示）之外，不需要零通孔層級V0和第一金屬層M1中的元件。用此方式來設置高度HHAVR 大於寬度WHAVR ，甚至隨著WHAVR 減小，亦使第一高縱橫比電壓軌202和第二高縱橫比電壓軌204的阻抗最小。因此，採用與寬度WHAVR 相比具有更大的高度HHAVR 的第一高縱橫比電壓軌202和第二高縱橫比電壓軌204，允許第一高縱橫比電壓軌202和第二高縱橫比電壓軌204具有足夠大的面積來實現與特定的IR下降（亦即，電壓降）相對應的阻抗，同時亦減少最小軌道標準單元電路200的面積。
繼續參見圖2A-2D，最小軌道標準單元電路200亦藉由使用比圖1A中的習知標準單元電路100相比更少的軌道，進一步使面積減到最小。更具體而言，最小軌道標準單元電路200可以部分地基於減小的寬度WHAVR ，使用更少的軌道。在該態樣中，最小軌道標準單元電路200採用佈置在第一半軌道206和第二半軌道208之間並且基本上平行於第一半軌道206和第二半軌道208的軌道222(1)-222(4)。每個軌道222(1)-222(4)皆被配置為支援裝置210的金屬線佈線。用此方式，最小軌道標準單元電路200是五（5）個軌道標準單元電路，這是由於第一半軌道206和第二半軌道208算作一（1）個軌道，其與四（4）個軌道222(1)-222(4)組合以實現總共五（5）軌道。
繼續參見圖2A-2D，使佈置在第一半軌道206和第二半軌道208之間的軌道222(1)-222(4)的數量減到最小的另一種方式，是藉由分別在第一主動區域228和第二主動區域230上採用閘極觸點224、226。如下文所進一步詳細論述的，在該方面，閘極觸點224、226與相應的電晶體的閘極是自對準的。例如，具體參見圖2C，閘極觸點224與佈置在相應的Fin（鰭式）場效電晶體（FET）（FinFET）236的鰭234(1)、234(2)上的閘極232是自對準的。閘極232可以是多種類型的閘極之一，例如但不限於：多晶矽閘極或者高介電常數金屬閘極（HKMG）。
繼續參見圖2A-2D，在相應的第一主動區域228和第二主動區域230上採用閘極觸點224、226，減少了第一主動區域228和第二主動區域230之間所需要的金屬線的量。結果，與圖1A中的習知標準單元電路100相比，在第一主動區域228和第二主動區域230之間佈置更少的軌道222(1)-222(4)。具有更少的軌道222(1)-222(4)允許最小軌道標準單元電路200與圖1A中的習知標準單元電路100裡的埠區132相比，採用更小的埠區238，這進一步減小了最小軌道標準單元電路200的面積。換言之，在第一主動區域228和第二主動區域230中而不是在埠區238中採用閘極觸點224、226，允許在埠區238中具有更少的金屬線佈線，並且因此進一步縮小埠區238。另外，具體參見圖2D，可以在埠區238中的接觸層互連244上佈置小高寬比金屬線240和通孔242，以進行單元內佈線，從而允許金屬線間距更緊密和減少寄生電容。採用第一高縱橫比電壓軌202和第二高縱橫比電壓軌204，同時用此方式使軌道的數量減到最小，與圖1A的習知標準單元電路100相比減少了最小軌道標準單元電路200面積，甚至是隨著技術節點尺寸縮小到十（10）nm。
繼續參見圖2A-2D，作為非限制性實例，當使用近似等於十（10）nm的技術節點尺寸來製造最小軌道標準單元電路200時，該最小軌道標準單元電路200的寬度WCELL 可以近似地等於140 nm。第一主動區域228和第二主動區域230中的每一個的寬度WACTIVE 可以近似地等於六十二（62）nm，埠區238的寬度WPORT 可以近似地等於二十四（24）nm，加上或者減去標準裕度。此外，金屬線220的臨界尺寸CD可以近似地等於十四（14）nm。第一高縱橫比電壓軌202和第二高縱橫比電壓軌204可以均具有近似等於二十八（28）nm的寬度WHAVR ，其比金屬線220的臨界尺寸CD的三（3）倍更小（亦即，28 nm ＜ (3 × 14 nm) = 42 nm）。在另一個例子中，第一高縱橫比電壓軌202和第二高縱橫比電壓軌204可以均具有近似等於十四（14）nm的寬度WHAVR ，其比金屬線220的臨界尺寸CD的三（3）倍更小（亦即，14 nm ＜ (3 × 14 nm) = 42 nm）。另外，在寬度WHAVR 近似地等於十四（14）nm（例如，近似地等於臨界尺寸CD）的實例中，可以在相應的第一主動區域228和第二主動區域230上，或者在埠區238中，採用閘極觸點224、226（例如，自對準的閘極觸點224、226）。
圖3圖示用於製造圖2A的最小軌道標準單元電路200的示例性處理300。在該方面，處理300包括：形成第一半軌道206（方塊302）。此外，處理300亦包括：將第一高縱橫比電壓軌202佈置在第一半軌道206上（方塊304）。如先前所描述的，第一高縱橫比電壓軌202具有大於一（1）的高寬比，並且被配置為向最小軌道標準單元電路200提供第一電壓（例如，VDD）。此外，處理300亦包括：形成第二半軌道208（方塊306）。另外，處理300包括：將第二高縱橫比電壓軌204佈置在第二半軌道208上並且基本上平行於第一高縱橫比電壓軌202（方塊308）。如先前所描述的，第二高縱橫比電壓軌204具有大於一（1）的高寬比，並且被配置為向最小軌道標準單元電路200提供小於第一電壓（例如，VDD）的第二電壓（例如，VSS）。此外，處理300亦包括：在第一半軌道206和第二半軌道208之間並且基本平行於第一半軌道206和第二半軌道208，來佈置軌道222(1)-222(4)（方塊310）。此外，處理300亦可以包括：在形成在第一半軌道206和第二半軌道208之間並且基本上平行於第一半軌道206和第二半軌道208的第一主動區域228和第二主動區域230上佈置閘極觸點224、226（方塊312）。
除了實現減小的面積之外，與習知標準單元電路相比，最小軌道標準單元電路（例如，圖2A的最小軌道標準單元電路200）亦可以具有更低的製造成本和阻抗。在該方面，圖4圖示在不具有用於將高縱橫比電壓軌404與接觸層互連406、408進行電耦合的通孔情況下，採用最小軌道標準單元電路402(1)、402(2)的示例性電路400的俯視圖。更具體而言，最小軌道標準單元電路402(1)、402(2)共享電路400中的高縱橫比電壓軌404。該高縱橫比電壓軌404可以被配置為向最小軌道標準單元電路402(1)、402(2)提供電源電壓VDD，而另外的高縱橫比電壓軌（未圖示）可以被配置為提供接地電壓VSS。在該方面，在最小軌道標準單元電路402(1)的主動區域416中使用的通孔410、412和414，利用相應的製造遮罩來形成，並且具有相應的阻抗。類似地，在最小軌道標準單元電路402(2)的主動區域422中使用的通孔418、420，利用與用於形成通孔410、412和414的不同製造遮罩來形成，並且亦具有相應的阻抗。
繼續參見圖4，使用具有足夠大的高寬比的高縱橫比電壓軌404，使得在不具有通孔的情況下，高縱橫比電壓軌404電耦合到接觸層互連406、408。用此方式，電路400不需要使用製造遮罩或者招致與佈置在高縱橫比電壓軌404上的此種通孔相對應的另外阻抗。相比而言，類似於圖1A的習知標準單元電路100的習知標準單元電路採用通孔將相應的電壓軌耦合到接觸層互連406、408，因此其需要另外的製造遮罩並且招致另外的阻抗。因此，與採用習知標準單元電路的其他電路相比，採用最小軌道標準單元電路402(1)、402(2)降低了製造成本和電路400的阻抗。
除了圖2A的最小軌道標準單元電路200之外，可以使用具有替代的特徵的其他態樣。例如，可以基於具體設計方案或者製造參數，使用具有替代的高寬比的第一高縱橫比電壓軌202和第二高縱橫比電壓軌204。
在該方面，類似於圖2B中所示出的橫截面視圖，圖5圖示示例性最小軌道標準單元電路500的橫截面圖。該最小軌道標準單元電路500包括有與圖2B中的最小軌道標準單元電路200共同的某些元件，如圖2A和圖5之間的類似元件編號所示出的，因此這裡沒有進行重新描述。
繼續參見圖5，不是採用具有近似地等於四（4）的高寬比的第一高縱橫比電壓軌202和第二高縱橫比電壓軌204，最小軌道標準單元電路500而是採用高寬比近似地等於三（3）的第一高縱橫比電壓軌502和第二高縱橫比電壓軌504。具體而言，採用高度HHAVR 是寬度WHAVR 的三（3）倍的第一高縱橫比電壓軌502和第二高縱橫比電壓軌504。用此方式，不同於圖2B中的第一高縱橫比電壓軌202和第二高縱橫比電壓軌204，第一高縱橫比電壓軌502和第二高縱橫比電壓軌504並不從相應的接觸層互連214、218延伸到第一通孔層級V1。結果，最小軌道標準單元電路500採用通孔506、508，將第一高縱橫比電壓軌502和第二高縱橫比電壓軌504分別電耦合到相應的接觸層互連214、218。
另外，類似於圖2B中所示出的橫截面視圖，圖6圖示另一種示例性最小軌道標準單元電路600的橫截面圖。該最小軌道標準單元電路600包括有與圖2B中的最小軌道標準單元電路200共同的某些元件，如圖2A和圖6之間的類似元件編號所示出的，因此這裡沒有進行重新描述。
繼續參見圖6，不是採用具有近似地等於四（4）的高寬比的第一高縱橫比電壓軌202和第二高縱橫比電壓軌204，最小軌道標準單元電路600而是採用高寬比近似地等於二（2）的第一高縱橫比電壓軌602和第二高縱橫比電壓軌604。具體而言，採用高度HHAVR 是寬度WHAVR 的二（2）倍的第一高縱橫比電壓軌602和第二高縱橫比電壓軌604。用此方式，不同於圖2B中的第一高縱橫比電壓軌202和第二高縱橫比電壓軌204，第一高縱橫比電壓軌602和第二高縱橫比電壓軌604並不從相應的接觸層互連214、218延伸到第一通孔層級V1。因此，最小軌道標準單元電路600採用零通孔層級通孔606、608和第一金屬層段610、612，將第一高縱橫比電壓軌602和第二高縱橫比電壓軌604分別電耦合到相應的第一通孔層級V1。
如前述，可以將圖2A的最小軌道標準單元電路200中的閘極觸點224、226用作自對準的閘極觸點。為了提供關於自對準的閘極觸點的更多細節，圖7圖示採用自對準的閘極觸點702的示例性電晶體700。在該方面，將自對準的閘極觸點702佈置在閘極704上並且與閘極704自對準，使得自對準的閘極觸點702並且不電耦合到源極706或汲極708。藉由避免與源極706和汲極708的此種電耦合，自對準的閘極觸點702減小了電晶體700的錯誤操作。更具體而言，將閘極704佈置在閘極隔柱710、712之間。將源極706佈置成與閘極隔柱710相鄰，將汲極708佈置成與閘極隔柱712相鄰。
繼續參見圖7，為了防止自對準的閘極觸點702電耦合到源極706和汲極708，在源極706和汲極708上佈置第一選擇性蝕刻材料714。另外，在閘極704上佈置第二選擇性蝕刻材料716。第一選擇性蝕刻材料714對用於對第二選擇性蝕刻材料716進行蝕刻的蝕刻程序有抵抗力。用此方式，利用下文的蝕刻程序來形成自對準的閘極觸點702：對閘極704上的第二選擇性蝕刻材料716進行蝕刻，但不對第一選擇性蝕刻材料714進行蝕刻。將自對準的閘極觸點702佈置在閘極704上並且與閘極704電耦合。但是，第一選擇性蝕刻材料714在自對準的閘極觸點702和源極706與汲極708之間形成了選擇性蝕刻阻擋層。因此，自對準的閘極觸點702不電耦合到源極706或汲極708。如先前所描述的，類似於自對準的閘極觸點702的自對準的閘極觸點有助於實現本文所揭示的最小軌道標準單元電路，以減小相應的埠區的寬度，因此減小最小軌道標準單元電路的面積。
本文所描述的元件有時稱為用於執行特定的功能的構件。在該方面，本文有時將第一半軌道206稱為「用於提供第一半軌道的構件」。另外，本文有時將第一高縱橫比電壓軌202稱為「用於提供第一高縱橫比電壓軌的構件」。本文有時將第二半軌道208稱為「用於提供第二半軌道的構件」。此外，本文有時將第二高縱橫比電壓軌204稱為「用於提供第二高縱橫比電壓軌的構件」。本文有時將軌道222(1)-222(4)稱為「用於在第一半軌道和第二半軌道之間並且基本上平行於第一半軌道和第二半軌道來提供複數個軌道的構件」。此外，本文有時將閘極觸點224、226稱為「用於在形成在第一半軌道和第二半軌道之間並且基本上平行於第一半軌道和第二半軌道的一或多個相應的主動區域上，提供一或多個閘極觸點的構件」。
可以將根據本文所揭示的態樣的用於實現減少面積的最小軌道標準單元電路，提供在或整合在任何基於處理器的設備中。舉例而言但非做出限制，其包括機上盒、娛樂單元、導航設備、通訊設備、固定位置資料單元、行動位置資料單元、全球定位系統（GPS）設備、行動電話、蜂巢式電話、智慧型電話、通信期啟動協定（SIP）電話、平板設備、平板手機、伺服器、電腦、可攜式電腦、行動計算裝置、可穿戴計算設備（例如，智慧手錶、健康或保健追蹤器、眼鏡等等）、桌上型電腦、個人數位助理（PDA）、監視器、電腦監視器、電視、調諧器、無線電裝置、衛星無線電裝置、音樂播放機、數位音樂播放機、可攜式音樂播放機、數位視訊播放機、視訊播放機、數位視訊光碟（DVD）播放機、可攜式數位視訊播放機、汽車、車載部件、航空電子系統、無人機、飛行器。
在該方面，圖8圖示可以使用圖2A中所示出的最小軌道標準單元電路200的基於處理器的系統800的例子。在該例子中，基於處理器的系統80包括一或多個中央處理單元（CPU）802，每個CPU包括一或多個處理器804。CPU 802可以具有耦合到處理器804的快取記憶體806，以便快速存取臨時儲存的資料。CPU 802耦合到系統匯流排808，可以使基於處理器的系統800中包括的主設備和從設備進行相互耦合。已知，CPU 802藉由經系統匯流排808交換位址、控制和資料資訊，與該等其他設備進行通訊。例如，CPU 802可以向作為從設備的例子的記憶體控制器810傳輸匯流排事務請求。儘管圖8中未圖示，但可以提供多個系統匯流排808，其中每個系統匯流排808構成不同的結構。
其他主設備和從設備亦可以連接到系統匯流排808。如圖8中所示，例如，該等設備可以包括記憶體系統812、一或多個輸入裝置814、一或多個輸出設備816、一或多個網路界面設備818、以及一或多個顯示控制器820。輸入裝置814可以包括任何類型的輸入裝置，其包括但不限於：輸入鍵、開關、語音處理器等等。輸出設備816可以包括任何類型的輸出設備，其包括但不限於：音訊、視訊、其他視覺指示器等等。網路界面設備818可以是被配置為允許交換去往和來自網路822的資料的任何設備。網路822可以是任何類型的網路，其包括但不限於：有線或無線網路、專用或公用網路、區域網路（LAN）、無線區域網路（WLAN）、廣域網（WAN）、BLUETOOTH™網路和網際網路。網路界面設備818可以被配置為支援所期望的任何類型的通訊協定。記憶體系統812可以包括一或多個記憶體單元824(0)-824(M)。
此外，CPU 802亦可以被配置為經由系統匯流排808來存取顯示控制器820，以控制發送給一或多個顯示器826的資訊。顯示控制器820經由一或多個視訊處理器828來向顯示器826發送資訊以便顯示，其中該一或多個視訊處理器828將要顯示的資訊處理成適合於顯示器826的格式。顯示器826可以包括任何類型的顯示器，其包括但不限於：陰極射線管（CRT）、液晶顯示器（LCD）、電漿顯示器、發光二極體（LED）顯示器等等。
本領域習知技藝人士亦應當明白，結合本文所揭示的態樣描述的各種示例性的邏輯區塊、模組、電路和演算法均可以實現成電子硬體、儲存在記憶體中或者另一種電腦可讀取媒體中並且由處理器或其他處理設備進行執行的指令，或二者的組合。舉例而言，本文所描述的主設備和從設備可以用於任何電路、硬體部件、積體電路（IC）或者IC晶片。本文所揭示的記憶體可以是任何類型和大小的記憶體，可以被配置為儲存任何類型的期望的資訊。為了清楚地說明此種可交換性，上文對各種示例性的部件、方塊、模組、電路和步驟均圍繞其功能進行了整體描述。至於此種功能是如何實現，取決於特定的應用、設計方案選擇及/或對整個系統所施加的設計約束條件。本領域技藝人士可以針對每個特定應用，以變通的方式實現所描述的功能，但是，此種實現決策不應解釋為背離本案內容的保護範圍。
用於執行本文該功能的處理器、數位訊號處理器（DSP）、特殊應用積體電路（ASIC）、現場可程式化閘陣列（FPGA）或其他可程式化邏輯裝置、個別閘閘或者電晶體邏輯裝置、個別硬體部件或者其任意組合，可以用來實現或執行結合本文所揭露態樣描述的各種示例性的邏輯區塊、模組和電路。處理器可以是微處理器，或者，該處理器亦可以是任何習知的處理器、控制器、微控制器或者狀態機。處理器亦可以實現為計算設備的組合（例如，DSP和微處理器的組合、複數個微處理器、一或多個微處理器與DSP核心的結合或者任何其他此種結構）。
本文所揭示的態樣可體現為硬體和儲存在硬體中的指令，可以位元於隨機存取記憶體（RAM）、快閃記憶體、唯讀記憶體（ROM）、電可程式化ROM（EPROM）、電子可抹除可程式化ROM（EEPROM）、暫存器、硬碟、可移除磁碟、CD-ROM或者本領域已知的任何其他形式的電腦可讀取媒體中。可以將一種示例性的儲存媒體連接至處理器，從而使該處理器能夠從該儲存媒體讀取資訊，並且可向該儲存媒體寫入資訊。或者，儲存媒體亦可以是處理器的組成部分。處理器和儲存媒體可以位於ASIC中。該ASIC可以位於遠端站中。或者，處理器和儲存媒體亦可以作為個別元件存在於遠端站、基地台或伺服器中。
此外，亦應當注意，在本文的示例性態樣中的任何態樣所描述的操作步驟，只是被描述為提供示例和論述。可以以不同於所示出的順序的眾多不同順序來執行所描述的操作。此外，利用單一操作步驟描述的操作，實際上可以利用多個不同的步驟來執行。另外，亦可以對本文的示例性態樣所論述的一或多個操作步驟進行組合。應當理解的是，流程圖中所描述的操作步驟可以進行眾多不同的修改，如本領域習知技藝人士所顯而易見的。此外，本領域習知技藝人士亦應當理解，資訊和信號可以使用多種不同的技術和方法中的任意一種來表示。例如，在貫穿上面的描述中提及的資料、指令、命令、資訊、信號、位元、符號和碼片可以用電壓、電流、電磁波、磁場或粒子、光場或粒子或者其任意組合來表示。
為使本領域任何習知技藝人士能夠實現或者使用本案內容，上文圍繞本案內容進行了描述。對於本領域習知技藝人士來說，對所揭露內容的各種修改是顯而易見的，並且，本文所定義的整體原理亦可以在不脫離本案內容的精神或保護範圍的基礎上適用於其他變型。因此，本案內容並不限於本文所描述的示例和設計方案，而是與本文所揭示的原理和新穎性特徵的最廣範圍相一致。
100‧‧‧習知的標準單元電路102‧‧‧第一電壓軌104‧‧‧第二電壓軌106‧‧‧第一半軌道108‧‧‧第二半軌道112‧‧‧第一功率輸入114‧‧‧第一主動區域116‧‧‧通孔118‧‧‧接觸層互連120‧‧‧第二功率輸入122‧‧‧第二主動區域124‧‧‧軌道124（1）‧‧‧軌道124（2）‧‧‧軌道124（3）‧‧‧軌道124（4）‧‧‧軌道124（5）‧‧‧軌道126‧‧‧接觸層互連128‧‧‧閘極觸點130‧‧‧閘極觸點132‧‧‧埠區134‧‧‧金屬線200‧‧‧最小軌道標準單元電路202‧‧‧第一高縱橫比電壓軌204‧‧‧第二高縱橫比電壓軌206‧‧‧第一半軌道208‧‧‧第二半軌道210‧‧‧裝置214‧‧‧接觸層互連216‧‧‧第二功率輸入218‧‧‧接觸層互連220‧‧‧金屬線222（1）‧‧‧軌道222（2）‧‧‧軌道222（3）‧‧‧軌道222（4）‧‧‧軌道224‧‧‧閘極觸點226‧‧‧閘極觸點228‧‧‧第一主動區域230‧‧‧第二主動區域232‧‧‧閘極234（1)‧‧‧鰭234（2)‧‧‧鰭236‧‧‧（鰭式）場效電晶體238‧‧‧埠區240‧‧‧金屬線242‧‧‧通孔244‧‧‧接觸層互連300‧‧‧處理302‧‧‧方塊304‧‧‧方塊306‧‧‧方塊308‧‧‧方塊310‧‧‧方塊312‧‧‧方塊400‧‧‧示例性電路400(1)‧‧‧示例性電路400(2)‧‧‧示例性電路404‧‧‧高縱橫比電壓軌406‧‧‧接觸層互連408‧‧‧接觸層互連410‧‧‧通孔412‧‧‧通孔414‧‧‧通孔416‧‧‧主動區域418‧‧‧通孔420‧‧‧通孔422‧‧‧主動區域500‧‧‧示例性最小軌道標準單元電路502‧‧‧第一高縱橫比電壓軌504‧‧‧第二高縱橫比電壓軌508‧‧‧通孔600‧‧‧另一種示例性最小軌道標準單元電路602‧‧‧第一高縱橫比電壓軌604‧‧‧第二高縱橫比電壓軌606‧‧‧零通孔層級通孔608‧‧‧零通孔層級通孔610‧‧‧第一金屬層段612‧‧‧第一金屬層段700‧‧‧示例性電晶體702‧‧‧閘極觸點706‧‧‧源極708‧‧‧汲極710‧‧‧閘極隔柱712‧‧‧閘極隔柱714‧‧‧第一選擇性蝕刻材料716‧‧‧第二選擇性蝕刻材料800‧‧‧基於處理器的系統802‧‧‧中央處理單元（CPU）804‧‧‧處理器806‧‧‧快取記憶體808‧‧‧系統匯流排812‧‧‧記憶體系統814‧‧‧輸入裝置816‧‧‧輸出設備818‧‧‧網路界面設備820‧‧‧顯示控制器822‧‧‧網路824(0)-824(M)‧‧‧記憶體單元826‧‧‧顯示器828‧‧‧視訊處理器
圖1A是採用六（6）個軌道的習知標準單元電路的俯視圖；
圖1B是圖1A的習知標準單元電路的橫截面圖；
圖2A是採用五（5）個軌道以實現減小面積的示例性最小軌道標準單元電路的俯視圖；
圖2B是圖2A的採用五（5）個軌道以實現減小面積的最小軌道標準單元電路的橫截面圖；
圖2C是圖2A的採用五（5）個軌道以實現減小面積的最小軌道標準單元電路的另一個橫截面圖；
圖2D是圖2A的採用五（5）個軌道以實現減小面積的最小軌道標準單元電路的另一個橫截面圖；
圖3是圖示用於製造圖2A的採用五（5）個軌道以實現減小面積的最小軌道標準單元電路的示例性處理的流程圖；
圖4是在不具有用於將高縱橫比電壓軌與接觸層互連進行電耦合的通孔情況下，採用最小軌道標準單元電路的示例性電路的俯視圖；
圖5是採用高寬比大約為三（3）的高縱橫比電壓軌的另一示例性最小軌道標準單元電路的橫截面圖；
圖6是採用高寬比大約為二（2）的高縱橫比電壓軌的另一示例性最小軌道標準單元電路的橫截面圖；
圖7是採用自對準的閘極觸點的示例性電晶體的橫截面圖；及
圖8是可以包括圖2A的最小軌道標準單元電路的示例性基於處理器的系統的方塊圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
200‧‧‧最小軌道標準單元電路
202‧‧‧第一高縱橫比電壓軌
204‧‧‧第二高縱橫比電壓軌
206‧‧‧第一半軌道
208‧‧‧第二半軌道
210‧‧‧裝置
214‧‧‧接觸層互連
216‧‧‧第二功率輸入
218‧‧‧接觸層互連
220‧‧‧金屬線
222(1)‧‧‧軌道
222(2)‧‧‧軌道
222(3)‧‧‧軌道
222(4)‧‧‧軌道
224‧‧‧閘極觸點
226‧‧‧閘極觸點
228‧‧‧第一主動區域
230‧‧‧第二主動區域
232‧‧‧閘極
234(1)‧‧‧鰭
234(2)‧‧‧鰭
236‧‧‧(鰭式)場效電晶體
238‧‧‧埠區
240‧‧‧金屬線
242‧‧‧通孔

Claims (19)

  1. 一種標準單元電路，包括：一第一金屬層；及一第二金屬層；該第一金屬層包含：一第一半軌道；佈置在該第一半軌道上的一第一電壓軌，其中該第一電壓軌具有大於一(1)的一高寬比使得該第一電壓軌朝上延伸至該第二金屬層中，並且該第一電壓軌被配置為向該標準單元電路提供一第一電壓；一第二半軌道；佈置在該第二半軌道上並且基本上平行於該第一電壓軌的一第二電壓軌，其中該第二電壓軌具有大於一(1)的高寬比使得該第二電壓軌朝上延伸至該第二金屬層中，並且該第二電壓軌被配置為向該標準單元電路提供一第二電壓，該第二電壓小於該第一電壓；及佈置在該第一半軌道和該第二半軌道之間並且基本平行於該第一半軌道和該第二半軌道的四個軌道。
  2. 根據請求項1之標準單元電路，亦包括：一或多個閘極觸點，其佈置在形成在該第一半軌道和該第二半軌道之間並且基本上平行於該第一半軌道和該第二半軌道的一或多個對應的主動區域上。
  3. 根據請求項2之標準單元電路，其中該一或多個閘極觸點包括：佈置在一或多個對應的閘極上並且與該一或多個對應的閘極對準的一或多個閘極觸點，其中在與該一或多個對應的閘極中的每一個閘極相對應的一源極和汲極上佈置一選擇性蝕刻阻擋層，使得該對應的閘極觸點不能夠電耦合到該對應的源極和汲極。
  4. 根據請求項1之標準單元電路，其中：該第一電壓軌具有與在該標準單元電路中佈置的一金屬線的一寬度的三(3)倍相比更小的一寬度；及該第二電壓軌具有與在該標準單元電路中佈置的該金屬線的一寬度的三(3)倍相比更小的一寬度。
  5. 根據請求項1之標準單元電路，其中：該第一電壓軌具有與在該標準單元電路中佈置的一金屬線的一寬度的二(2)倍相比更小的一寬度；及該第二電壓軌具有與在該標準單元電路中佈置的該金屬線的一寬度的二(2)倍相比更小的一寬度。
  6. 根據請求項1之標準單元電路，其中：該第一電壓軌具有近似等於該標準單元電路中佈置的一金屬線的一寬度的寬度；及該第二電壓軌具有近似等於該標準單元電路中佈置的該金屬線的一寬度的一寬度。
  7. 根據請求項1之標準單元電路，其中：該第一電壓包括一源電壓；及該第二電壓包括一接地電壓。
  8. 根據請求項1之標準單元電路，其中：該第一電壓軌具有近似等於二(2)的一高寬比；及該第二電壓軌具有近似等於二(2)的一高寬比。
  9. 根據請求項1之標準單元電路，其中該第一電壓軌具有近似等於三(3)的一高寬比；及該第二電壓軌具有近似等於三(3)的一高寬比。
  10. 根據請求項1之標準單元電路，其中該第一電壓軌具有近似等於四(4)的一高寬比；及該第二電壓軌具有近似等於四(4)的一高寬比。
  11. 根據請求項1之標準單元電路，包括：等於大約十(10)奈米(nm)的一技術節點尺寸。
  12. 根據請求項1之標準單元電路，其被整合到一積體電路(IC)中。
  13. 根據請求項1之標準單元電路，其被整合到從由以下各項構成的組中選定的一設備中：一機上盒；一娛樂單元；一導航設備；一通訊設備；一固定位置資料單元；一行動位置資料單元；一全球定位系統(GPS)設備；一行動電話；一蜂巢式電話；一智慧型電話；一通信期啟動協定(SIP)電話；一平板 設備；一平板手機；一伺服器；一電腦；一可攜式電腦；一行動計算裝置；一可穿戴計算設備(例如，一智慧手錶、一健康或保健追蹤器、眼鏡等等)；一桌上型電腦；一個人數位助理(PDA)；一監視器；一電腦監視器；一電視；一調諧器；一無線電裝置；一衛星無線電裝置；一音樂播放機；一數位音樂播放機；一可攜式音樂播放機；一數位視訊播放機；一視訊播放機；一數位視訊光碟(DVD)播放機；一可攜式數位視訊播放機；一汽車；一車載部件；一航空電子系統；一無人機；及一飛行器。
  14. 一種製造一標準單元電路的方法，該方法包括下列步驟：在一第一金屬層中形成一第一半軌道；將一第一電壓軌佈置在該第一半軌道上，其中該第一電壓軌具有大於一(1)的一高寬比使得該第一電壓軌朝上延伸至一第二金屬層中，並且該第一電壓軌被配置為向該標準單元電路提供一第一電壓；在該第一金屬層中形成一第二半軌道；將一第二電壓軌佈置在該第二半軌道上並且基本上平行於該第一電壓軌，其中該第二電壓軌具有大於一(1)的一高寬比使得該第二電壓軌朝上延伸至該第二金屬層中，並且該第二電壓軌被配置為向該標準單元 電路提供小於該第一電壓的一第二電壓；及佈置四個軌道在該第一半軌道和該第二半軌道之間並且該四個軌道基本平行於該第一半軌道和該第二半軌道。
  15. 根據請求項14之方法，亦包括下列步驟：在形成在該第一半軌道和該第二半軌道之間並且基本上平行於該第一半軌道和該第二半軌道的一或多個對應的主動區域上，佈置一或多個閘極觸點。
  16. 根據請求項15之方法，其中佈置該一或多個閘極觸點的步驟包括下列步驟：在一或多個對應的閘極上並且與該一或多個對應的閘極對準地佈置一或多個閘極觸點，其中在與該一或多個對應的閘極中的每一個相對應的一源極和汲極上佈置一選擇性蝕刻阻擋層，使得該對應的閘極觸點不能電耦合到該對應的源極和汲極。
  17. 根據請求項14之方法，其中：佈置該第一電壓軌的步驟包括：佈置該第一電壓軌，其具有的一寬度與在該標準單元電路中佈置的一金屬線的一寬度的三(3)倍相比更小；及佈置該第二電壓軌的步驟包括：佈置該第二電壓軌，其具有的一寬度與在該標準單元電路中佈置的該金屬線的一寬度的三(3)倍相比更小。
  18. 根據請求項14之方法，其中：佈置該第一電壓軌的步驟包括：佈置該第一電壓軌，其具有的一寬度與在該標準單元電路中佈置的一金屬線的一寬度的二(2)倍相比更小；及佈置該第二電壓軌的步驟包括：佈置該第二電壓軌，其具有的一寬度與在該標準單元電路中佈置的該金屬線的一寬度的二(2)倍相比更小。
  19. 根據請求項14之方法，其中：佈置該第一電壓軌的步驟包括：佈置該第一電壓軌，其具有的一寬度近似等於該標準單元電路中佈置的一金屬線的一寬度；及佈置該第二電壓軌的步驟包括：佈置該第二電壓軌，其具有的一寬度近似等於該標準單元電路中佈置的該金屬線的一寬度。
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