CN109791929B - 用于减小面积的最小轨道标准单元电路 - Google Patents

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Abstract

提供了用于减小面积的最小轨道标准单元电路。在一个方面，一种最小轨道标准单元电路采用第一高纵横比电压轨，第一高纵横比电压轨被设置在第一半轨道上并且被配置为向最小轨道标准单元电路提供第一电压(例如，VDD)。第二高纵横比电压轨被设置在第二半轨道上并且基本上平行于第一高纵横比电压轨。第二高纵横比电压轨被配置为向最小轨道标准单元电路提供小于第一电压的第二电压(例如，VSS)。最小轨道标准单元电路采用设置在第一半轨道与第二半轨道之间的多个轨道。轨道的数目可以基于特定因素来限制。与常规标准单元电路相比，对轨道进行最小化使面积减小。

Description

用于减小面积的最小轨道标准单元电路
相关申请的交叉引用
本申请要求于2016年9月15日提交的题为“MINIMUM TRACK STANDARD CANGCIRCUITS FOR REDUCED AREA”的美国专利申请No.15/266,523的优先权，其全部内容通过引用并入本文。
技术领域
本公开的技术总体上涉及标准单元电路，并且尤其涉及减小标准单元电路的面积。
背景技术
基于处理器的计算机系统可以包括大量集成电路(IC)。每个IC具有由多个IC器件组成的复杂布局设计。通常采用标准单元电路来帮助使IC的设计不那么复杂和更易于管理。特别地，标准单元电路为设计者提供与常用IC器件相对应的预先设计的单元，这些单元符合所选择的技术的特定设计规则。作为非限制性示例，标准单元电路可以包括门、反相器、多路复用器和加法器。使用标准单元电路使得设计者能够创建具有一致的布局设计的IC，从而与定制设计每个电路相比，在多个IC上创建更均匀和更简单的布局设计。
常规标准单元电路使用如下的工艺技术来制造，这样的工艺技术形成具有预定义技术节点尺寸的器件元件。例如，可以采用工艺技术来制造一个常规标准单元电路，该标准单元电路具有约十四(14)纳米或十(10)纳米宽的器件元件。工艺技术继续以使得技术节点尺寸减小，这允许更多数目的器件元件(诸如晶体管)被布置在电路内的较小区域中。随着技术节点尺寸缩小，常规标准单元电路内的金属线也缩小，从而减小常规标准单元电路的总面积。例如，随着技术节点尺寸的减小，布置在x坐标和y坐标方向上的金属线可以缩小约百分之三十(30％)，使得常规标准单元电路在每个方向上具有约0.7的比例因子。常规标准单元电路的总比例因子约等于百分之五十(50％)(即，x坐标方向上的0.7×y坐标方向上的0.7＝49％，约为50％)。因此，常规标准单元电路响应于缩小的技术节点尺寸而可以实现约50％的面积减小。
然而，在技术节点尺寸缩小到十(10)nm及以下时，常规标准单元电路内的金属线由于栅极间距和金属间距限制而不能继续缩放30％。因此，常规标准单元电路在10nm或更小的技术节点尺寸下不能实现约50％的期望的面积减小。
发明内容
本文中公开的各方面包括用于减小面积的最小轨道标准单元电路。在一个方面，提供了一种最小轨道标准单元电路。最小轨道标准单元电路采用第一高纵横比电压轨，第一高纵横比电压轨被设置在第一半轨道上并且被配置为向最小轨道标准单元电路提供第一电压(例如，电源电压VDD)。最小轨道标准单元电路还采用第二高纵横比电压轨，第二高纵横比电压轨被设置在第二半轨道上并且基本上平行于第一高纵横比电压轨。第二高纵横比电压轨被配置为向最小轨道标准单元电路提供小于第一电压的第二电压(例如，地电压VSS)。第一高纵横比电压轨和第二高纵横比电压轨每个具有大于一(1)的高宽比，使得相应的第一高纵横比电压轨和第二高纵横比电压轨的高度大于对应的宽度。与常规标准单元电路中的电压轨相比，采用如上所述的第一高纵横比电压轨和第二高纵横比电压轨允许第一高纵横比电压轨和第二高纵横比电压轨中的每一个消耗更小的宽度，同时获得类似的电阻。另外，最小轨道标准单元电路采用设置在第一半轨道与第二半轨道之间的多个轨道，多个轨道中的每一个被配置为支持金属线布线。然而，轨道的数目可以基于特定因素来限制，诸如根据第一高纵横比电压轨和第二高纵横比电压轨的宽度来限制。与常规标准单元电路相比，以这样的方式最小化轨道的数目进一步减小了面积，即使技术节点尺寸缩小到十(10)纳米(nm)及以下。
就此，在一个方面，提供了一种最小轨道标准单元电路。最小轨道标准单元电路包括第一半轨道。最小轨道标准单元电路还包括设置在第一半轨道上的第一高纵横比电压轨。第一高纵横比电压轨具有大于一(1)的高宽比并且被配置为向最小轨道标准单元电路提供第一电压。最小轨道标准单元电路还包括第二半轨道。最小轨道标准单元电路还包括设置在第二半轨道上并且基本上平行于第一高纵横比电压轨的第二高纵横比电压轨。第二高纵横比电压轨具有大于一(1)的高宽比，并且被配置为向最小轨道标准单元电路提供小于第一电压的第二电压。最小轨道标准单元电路还包括设置在第一半轨道与第二半轨道之间并且基本上平行于第一半轨道和第二半轨道的多个轨道。
在另一方面，提供了一种最小轨道标准单元电路。最小轨道标准单元电路包括用于提供第一半轨道的部件。最小轨道标准单元电路还包括用于在第一半轨道上提供第一高纵横比电压轨的部件。第一高纵横比电压轨具有大于一(1)的高宽比并且被配置为向最小轨道标准单元电路提供第一电压。最小轨道标准单元电路还包括用于提供第二半轨道的部件。最小轨道标准单元电路还包括用于在第二半轨道上并且基本上平行于第一高纵横比电压轨提供第二高纵横比电压轨的部件。第二高纵横比电压轨具有大于一(1)的高宽比并且被配置为向最小轨道标准单元电路提供小于第一电压的第二电压。最小轨道标准单元电路还包括用于在第一半轨道与第二半轨道之间并且基本上平行于第一半轨道和第二半轨道提供多个轨道的部件。
在另一方面，提供了一种制造最小轨道标准单元电路的方法。该方法包括形成第一半轨道。该方法还包括在第一半轨道上设置第一高纵横比电压轨。第一高纵横比电压轨具有大于一(1)的高宽比并且被配置为向最小轨道标准单元电路提供第一电压。该方法还包括形成第二半轨道。该方法还包括在第二半轨道上并且基本上平行于第一高纵横比电压轨设置第二高纵横比电压轨。第二高纵横比电压轨具有大于一(1)的高宽比并且被配置为向最小轨道标准单元电路提供小于第一电压的第二电压。该方法还包括在第一半轨道与第二半轨道之间并且基本上平行于第一半轨道和第二半轨道设置多个轨道。
附图说明
图1A是采用六(6)个轨道的常规标准单元电路的俯视图；
图1B是图1A的常规标准单元电路的横截面图；
图2A是采用五(5)个轨道以减小面积的示例性最小轨道标准单元电路的俯视图；
图2B是图2A的采用五(5)个轨道以减小面积的最小轨道标准单元电路的横截面图；
图2C是图2A的采用五(5)个轨道以减小面积的最小轨道标准单元电路的另一横截面图；
图2D是图2A的采用五(5)个轨道以减小面积的最小轨道标准单元电路的另一横截面图；
图3是示出用于制造图2A的采用五(5)个轨道以减小面积的最小轨道标准单元电路的示例性过程的流程图；
图4是采用没有用于将高纵横比电压轨电耦合到接触层互连的通孔的最小轨道标准单元电路的示例性电路的俯视图；
图5是采用高宽比约为三(3)的高纵横比电压轨的另一示例性最小轨道标准单元电路的横截面图；
图6是采用高宽比约为两(2)的高纵横比电压轨的另一示例性最小轨道标准单元电路的横截面图；
图7是采用自对准栅极触点的示例性晶体管的横截面图；以及
图8是可以包括图2A的最小轨道标准单元电路的示例性的基于处理器的系统的框图。
具体实施方式
现在参考附图，描述本公开的若干示例性方面。本文中使用的单词“示例性”表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不必然被解释为比其他方面更优选或更具优势。
在具体实施方式中公开的各方面包括用于减小面积的最小轨道标准单元电路。在一个方面，提供了一种最小轨道标准单元电路。最小轨道标准单元电路采用第一高纵横比电压轨，第一高纵横比电压轨被设置在第一半轨道上并且被配置为向最小轨道标准单元电路提供第一电压(例如，电源电压VDD)。最小轨道标准单元电路还采用被设置在第二半轨道上并且基本上平行于第一高纵横比电压轨的第二高纵横比电压轨。第二高纵横比电压轨被配置为向最小轨道标准单元电路提供小于第一电压的第二电压(例如，地电压VSS)。第一高纵横比电压轨和第二高纵横比电压轨每个具有大于一(1)的高宽比，使得相应的第一高纵横比电压轨和第二高纵横比电压轨的高度大于对应的宽度。与常规标准单元电路中的电压轨相比，采用如上所述的第一高纵横比电压轨和第二高纵横比电压轨允许第一高纵横比电压轨和第二高纵横比电压轨中的每一个消耗更小的宽度，同时获得类似的电阻。另外，最小轨道标准单元电路采用设置在第一半轨道与第二半轨道之间的多个轨道，多个轨道中的每一个被配置为支持金属线布线。然而，轨道的数目可以基于特定因素来限制，诸如根据第一高纵横比电压轨和第二高纵横比电压轨的宽度来限制。与常规标准单元电路相比，以这样的方式最小化轨道的数目进一步减小了面积，即使技术节点尺寸缩小到十(10)纳米(nm)及以下。
在从图2A开始讨论最小轨道标准单元电路的细节之前，首先描述常规标准单元电路。在这方面，图1A和图1B示出了常规标准单元电路100。图1A示出了常规标准单元电路100的俯视图，而图1B示出了常规标准单元电路100的横截面图。
参考图1A和图1B，常规标准单元电路100分别包括第一电压轨102和第二电压轨104。第一电压轨102设置在第一半轨道106上，并且第二电压轨104设置在第二半轨道108上。在常规标准单元电路100中，第一电压轨102和第二电压轨104向设置在第一电压轨102和第二电压轨104之间的器件110提供对应的电压。例如，第一电压轨102可以向器件110提供较高的电压VDD，而第二电压轨104可以向器件110提供较低的电压VSS。特别地，第一电压轨102通过通孔116和接触层互连118电耦合到与第一有源区114对应的第一电源输入112。另外，第二电压轨104通过通孔124和接触层互连126电耦合到与第二有源区122对应的第二电源输入120。第一电压轨102和第二电压轨104每个具有小于宽度WVR的高度HVR(即，高宽比小于一(1))。由于HVR的高度，在零通孔层级V0、第一金属层M1和第一通孔层级V1中的元件(未示出)被采用以将第一电压轨102和第二电压轨104电耦合到第二金属层M2上的布线互连(未示出)。
继续参考图1A和图1B，器件110由常规标准单元电路100内的多个电路元件形成。具体地，可以从第一有源区114和第二有源区122形成多个电路元件，诸如晶体管，以形成器件110。这样的晶体管可以使用金属线布线进行电耦合，以引起器件110执行特定功能。在第一电压轨102与第二电压轨104之间采用轨道124(1)-124(5)以允许器件110的金属线布线。另外，可以使用对应的栅极触点128、130将输入值提供给由第一有源区114和第二有源区122形成的晶体管。具体地，栅极触点128、130被设置在端口区132中，端口区132被形成在第一有源区114与第二有源区122之间。以这样的方式，常规标准单元电路100是六(6)轨道标准单元电路，其中由端口区132中的栅极触点128、130提供栅极访问。具体地，第一半轨道106和第二半轨道108占一(1)个轨道，该轨道与五(5)个轨道124(1)-124(5)组合以得到总共六(6)个轨道。
继续参考图1A和图1B，随着技术节点尺寸缩小到十(10)nm及以下，常规标准单元电路100可能仅实现有限的面积减小。例如，由于电阻限制，第一电压轨102和第二电压轨104的宽度WVR不能被减小以减小常规标准单元电路100的面积。更具体地，在常规标准单元电路100中，宽度WVR约等于诸如金属线134等金属线的临界尺寸CD(例如，宽度)的三(3)倍。减小宽度WVR将导致第一电压轨102和第二电压轨104的电阻(R)都增加，从而增加第一电压轨102和第二电压轨104的电流电阻(IR)降(即，电压降)。增加的IR降将会使由第一电压轨102和第二电压轨104传送的电压减少到一个足够低以防止电路元件的激活的电平，从而导致常规标准单元电路100产生错误的输出。另外，由于栅极间距和金属间距限制，常规标准单元电路100内的金属线不能继续缩小。特别地，随着技术节点尺寸缩小到十(10)nm及以下，与轨道124(1)-124(5)内采用的金属线布线相对应的金属线不能缩小用于实现百分之五十(50％)面积减少所需要的一个百分比。
在这方面，图2A至图2D示出了采用五(5)个轨道以实现减小的面积的示例性最小轨道标准单元电路200。图2A示出了最小轨道标准单元电路200的俯视图，而图2B至图2D每个示出了最小轨道标准单元电路200的横截面视图。
继续参考图2A至图2D，最小轨道标准单元电路200采用第一高纵横比电压轨202和第二高纵横比电压轨204。第一高纵横比电压轨202被设置在第一半轨道206并且被配置为向最小轨道标准单元电路200提供第一电压(例如，源电压(VDD))。第二高纵横比电压轨204被设置在第二半轨道208上并且基本上平行于第一高纵横比电压轨202。第二高纵横比电压轨204被配置为向最小轨道标准单元电路200提供小于第一电压的第二电压(例如，地电压(VSS))。例如，第一高纵横比电压轨202和第二高纵横比电压轨204被配置为分别向器件210提供第一电压(VDD)和第二电压(VSS)，器件210由被设置在第一高纵横比电压轨202与第二高纵横比电压轨204之间的多个电路元件形成。特别地，第一高纵横比电压轨202通过接触层互连214电耦合到器件210的第一电源输入212。长宽比电压轨204通过接触层互连218电耦合到器件210的第二电源输入216。
继续参考图2A至图2D，为了最小化最小轨道标准单元电路200的面积，第一高纵横比电压轨202和第二高纵横比电压轨204被缩放到每个的WHAVR少于设置在最小轨道标准单元电路200中的金属线220的临界尺寸CD(即，宽度)的三(3)倍。在其他方面，宽度WHAVR可以少于金属线220的临界尺寸CD的(2)倍。另外，宽度WHAVR可以约等于临界尺寸CD。然而，因为第一高纵横比电压轨202和第二高纵横比电压轨204由导电材料形成，所以第一高纵横比电压轨202和第二高纵横比电压轨204每个的电阻与导电材料的面积成反比。以此方式，为了在采用宽度WHAVR的同时实现期望的电阻并且因此实现期望的IR降(即，电压降)，第一高纵横比电压轨202和第二高纵横比电压轨204每个的高宽比大于一(1)。更具体地，相应的第一高纵横比电压轨202和第二高纵横比电压轨204的高度HHAVR大于宽度WHAVR。在该示例中，高度HHAVR是宽度WHAVR的四(4)倍，使得第一高纵横比电压轨202和第二高纵横比电压轨204的高宽比等于四(4)。
继续参考图2A至图2D，在该示例中，第一高纵横比电压轨202和第二高纵横比电压轨204每个延伸到零通孔层级V0和第一金属层M1。由于第一高纵横比电压轨202和第二高纵横比电压轨204的高度HHAVR，除第一通孔层级V1之外，不需要零通孔层级V0和第一金属层M1中的元件来将第一高纵横比电压轨202和第二高纵横比电压轨204电耦合到第二金属层M2上的布线互连(未示出)。以这样的方式将高度HHAVR设置为大于宽度WHAVR，使第一高纵横比电压轨202和第二高纵横比电压轨204的电阻最小化，即使WHAVR被减小。因此，采用高度HHAVR大于宽度WHAVR的第一高纵横比电压轨202和第二高纵横比电压轨204允许第一高纵横比电压轨202和第二高纵横比电压轨204具有足够大的面积来实现与特定IR降(即，电压降)相对应的电阻，同时还减小最小轨道标准单元电路200的面积。
继续参考图2A至图2D，最小轨道标准单元电路200通过采用比图1A中的常规标准单元电路100更少的轨道来进一步最小化面积。更具体地，最小轨道标准单元电路200可以部分基于减小的宽度WHAVR而采用更少的轨道。在此方面，最小轨道标准单元电路200采用设置在第一半轨道206与第二半轨道208之间并且基本上平行于第一半轨道206和第二半轨道208的轨道222(1)-222(4)。每个轨道222(1)-222(4)被配置为支持器件210的金属线布线。以这样的方式，最小轨道标准单元电路200是五(5)轨道标准单元电路，因为第一半轨道206和第二半轨道208占一(1)个轨道，该轨道与四(4)个轨道222(1)-222(4)组合以得到总共五(5)个轨道。
继续参考图2A至图2D，最小化设置在第一半轨道206与第二半轨道208之间的轨道222(1)-222(4)的数目的另一种方式是分别在第一有源区228和第二有源区230上采用栅极触点224、226。如下面更详细讨论的，在这方面，栅极触点224、226与对应晶体管的栅极自对准。例如，特别参考图2C，栅极触点224与设置在相应的鳍式场效应晶体管(FET)(FinFET)236的鳍部234(1)、234(2)上的栅极232自对准。栅极232可以是多种类型的栅极之一，诸如但不限于多晶硅栅极或高介电常数金属栅极(HKMG)。
继续参考图2A至图2D，在对应的第一有源区228和第二有源区230上采用栅极触点224、226减少了在第一有源区228与第二有源区230之间所需要的金属线路径的数目。结果，与图1A中的常规标准单元电路100相比，更少的轨道222(1)-222(4)被设置在第一有源区228与第二有源区230之间。与图1A的常规标准单元电路100中的端口区132相比，具有更少的轨道222(1)-222(4)允许最小轨道标准单元电路200采用更小的端口区238，这进一步减小了最小轨道标准单元电路200的面积。换言之，在第一有源区228和第二有源区230中而不是在端口区238中采用栅极触点224、226，这实现了在端口区238中的较少的金属线布线，并且因此进一步实现了端口区238的缩小。另外，特别参考图2D，低纵横比金属线240和通孔242可以被设置在端口区238中的接触层互连244上，用于单元内布线，以实现金属线间距收紧和寄生电容减小。与图1A的常规标准单元电路100相比，以这样的方式采用第一高纵横比电压轨202和第二高纵横比电压轨204同时还最小化轨道数目减少了最小轨道标准单元电路200的面积，即使技术节点尺寸缩小到十(10)nm。
继续参考图2A至图2D，作为非限制性示例，当制造具有约等于十(10)nm的技术节点尺寸的最小轨道标准单元电路200时，最小轨道标准单元电路200的宽度WCELL可以约等于140nm。第一有源区228和第二有源区230中的每一个的宽度WACTIVE可以约等于六十二(62)nm，并且端口区238的宽度WPORT可以约等于二十四(24)nm加上或减去标准裕度。此外，金属线220的临界尺寸CD可以约等于十四(14)nm。第一高纵横比电压轨202和第二高纵横比电压轨204每个可以具有约等于二十八(28)nm的宽度WHAVR，该宽度少于金属线220的临界尺寸CD的三(3)倍(即，28nm<(3×14nm)＝42nm)。在另一示例中，第一高纵横比电压轨202和第二高纵横比电压轨204每个可以具有约等于十四(14)nm的宽度WHAVR，该宽度少于金属线220的临界尺寸CD的三(3)倍(即，14nm<(3×14nm)＝42nm)。另外，在宽度WHAVR约等于十四(14)nm(例如，约等于临界尺寸CD)的示例中，可以在对应的第一有源区228和第二有源区230上或者在端口区238内采用栅极触点224、226(例如，自对准栅极触点224、226)。
图3示出了用于制造图2A的最小轨道标准单元电路200的示例性过程300。在这方面，过程300包括形成第一半轨道206(框302)。过程300还包括在第一半轨道206上设置第一高纵横比电压轨202(框304)。如前所述，第一高纵横比电压轨202具有大于一(1)的高宽比并且被配置为向最小轨道标准单元电路200提供第一电压(例如，VDD)。过程300还包括形成第二半轨道208(框306)。另外，过程300包括在第二半轨道208上并且基本上平行于第一高纵横比电压轨202设置第二高纵横比电压轨204(框308)。如前所述，第二高纵横比电压轨204具有大于一(1)的高宽比并且被配置为向最小轨道标准单元电路200提供小于第一电压(例如，VDD)的第二电压(例如，VSS)。过程300还包括在第一半轨道206与第二半轨道208之间并且基本上平行于第一半轨道206和第二半轨道208设置轨道222(1)-222(4)(框310)。过程300还可以包括在第一有源区228和第二有源区230上设置栅极触点224、226(框312)，第一有源区228和第二有源区230被形成在第一半轨道206与第二半轨道208之间并且基本上平行于第一半轨道206和第二半轨道208。
除实现面积减小之外，与常规标准单元电路相比，诸如图2A的最小轨道标准单元电路200等的最小轨道标准单元电路也可以具有较低的制造成本和电阻。在这方面，图4示出了采用没有用于将高纵横比电压轨404电耦合到接触层互连406的通孔的最小轨道标准单元电路402(1)、402(2)的示例性电路400的俯视图。更具体地，最小轨道标准单元电路402(1)、402(2)在电路400中共享高纵横比电压轨404。高纵横比电压轨404可以被配置为向最小轨道标准单元电路402(1)、402(2)提供电源电压VDD，而附加的高纵横比电压轨(未示出)可以被配置为提供地电压VSS。在这方面，在最小轨道标准单元电路402(1)的有源区416中采用的通孔410、412和414使用对应的制造掩模来形成，并且具有对应的电阻。类似地，在最小轨道标准单元电路402(2)的有源区422中采用的通孔418、420使用与用于形成通孔410、412和414的制造掩模不同的制造掩模来形成，并且也具有对应的电阻。
继续参考图4，采用高宽比足够大以使得高纵横比电压轨404电耦合到接触层互连406、408而没有通孔的高纵横比电压轨404。以这样的方式，电路400不需要使用制造掩模或者产生与设置在高纵横比电压轨404上的这种通孔相对应的附加电阻。相比之下，类似于图1A的常规标准单元电路100的常规标准单元电路采用通孔来将对应的电压轨电耦合到接触层互连406、408，因此需要附加的制造掩模并且产生附加的电阻。因此，与采用常规标准单元电路的其他电路相比，采用最小轨道标准单元电路402(1)、402(2)降低了电路400的制造成本和电阻。
除图2A的最小轨道标准单元电路200之外，可以采用具有替代特征的其他方面。例如，基于特定设计或制造参数，可以采用具有备选的高宽比的第一高纵横比电压轨202和第二高纵横比电压轨204。
在这方面，图5示出了类似于图2B所示的横截面视图的示例性最小轨道标准单元电路500的横截面图。最小轨道标准单元电路500包括与图2B中的最小轨道标准单元电路200共同的某些组件，如图2A和图5之间的类似元件编号所示，并且因此本文中将不再重新描述。
继续参考图5，最小轨道标准单元电路500不是采用高宽比约等于四(4)的第一高纵横比电压轨202和第二高纵横比电压轨204，而是采用高宽比约为三(3)的第一高纵横比电压轨502和第二高纵横比电压轨504。特别地，所采用的第一高纵横比电压轨502和第二高纵横比电压轨504的高度HHAVR为宽度WHAVR的三(3)倍。以这样的方式，与图2B中的第一高纵横比电压轨202和第二高纵横比电压轨204不同的是，第一高纵横比电压轨502和第二高纵横比电压轨504不从对应的接触层互连214、218延伸到第一通孔层级V1。结果，最小轨道标准单元电路500采用通孔506、508以分别将第一高纵横比电压轨502和第二高纵横比电压轨504电耦合到对应的接触层互连214、218。
另外，图6示出了类似于图2B所示的横截面视图的另一示例性最小轨道标准单元电路600的横截面图。最小轨道标准单元电路600包括与图2B中的最小轨道标准单元电路200共同的某些组件，如图2A和图6之间的类似元件编号所示，并且因此本文中将不再重新描述。
继续参考图6，最小轨道标准单元电路600不是采用高宽比约等于四(4)的第一高纵横比电压轨202和第二高纵横比电压轨204，而是采用高宽比约为2(2)的第一高纵横比电压轨602和第二高纵横比电压轨604。特别地，所采用的第一高纵横比电压轨602和第二高纵横比电压轨604的高度HHAVR为宽度WHAVR的两(2)倍。以这样的方式，与图2B中的第一高纵横比电压轨202和第二高纵横比电压轨204不同的是，第一高纵横比电压轨602和第二高纵横比电压轨604不从相应的接触层互连214、218延伸到第一通孔层级V1。因此，最小轨道标准单元电路600采用零通孔层级通孔606、608和第一金属层区段610、612以分别将第一高纵横比电压轨602和第二高纵横比电压轨604电耦合到对应的第一通孔层级V1。
如上所述，图2A的最小轨道标准单元电路200中的栅极触点224、226可以用作自对准栅极触点。为了提供关于自对准栅极触点的更多细节，图7示出了采用自对准栅极触点702的示例性晶体管700。在这方面，自对准栅极触点702被设置在栅极704上并且与栅极704自对准，使得自对准栅极触点702不电耦合到源极706或漏极708。通过避免与源极706和漏极708的这种电耦合，自对准栅极触点702减少了晶体管700的错误操作。更具体地，栅极704被设置在栅极间隔物710、712之间。源极706邻近栅极间隔物710设置，并且漏极708邻近栅极间隔物712设置。
继续参考图7，为了防止自对准栅极触点702电耦合到源极706或漏极708，在源极706和漏极708上设置第一选择性蚀刻材料714。另外，在栅极704上设置第二选择性蚀刻材料716。第一选择性蚀刻材料714抵抗用于蚀刻第二选择性蚀刻材料716的蚀刻工艺。以这样的方式，通过使用蚀刻在栅极704上的第二选择性蚀刻材料716但不能蚀刻第一选择性蚀刻材料714的蚀刻工艺，来形成自对准栅极触点702。自对准栅极触点702被设置在栅极704上并且电耦合到栅极704。然而，第一选择性蚀刻材料714在自对准栅极触点702与源极706和漏极708之间形成选择性蚀刻阻挡件。因此，自对准栅极触点702不电耦合到源极706或漏极708。如前所述，类似于自对准栅极触点702的自对准栅极触点有助于使得本文中公开的最小轨道标准单元电路能够减小对应端口区的宽度，从而减小最小轨道标准单元电路的面积。
本文中描述的元件有时被称为用于执行特定功能的部件。在这方面，第一半轨道206在本文中有时被称为“用于提供第一半轨道的部件”。另外，第一高纵横比电压轨202在本文中有时称为“用于提供第一高纵横比电压轨的部件”。第二半轨道208在本文中有时被称为“用于提供第二半轨道的部件”。此外，第二高纵横比电压轨204在本文中有时被称为“用于提供第二高纵横比电压轨的部件”。轨道222(1)-222(4)在本文中有时被称为“用于在第一半轨道与第二半轨道之间并且基本上平行于第一半轨道和第二半轨道提供多个轨道的部件”。此外，栅极触点224、226在本文中有时被称为“用于在形成在第一半轨道与第二半轨道之间并且基本上平行于第一半轨道和第二半轨道的一个或多个相应的有源区上提供一个或多个栅极触点的部件”。
根据本文中公开的各方面的用于减小面积的最小轨道标准单元电路可以被提供在任何基于处理器的设备中或被集成到任何基于处理器的设备中。非限制性地，示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板电脑、平板电话、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、台式计算机、个人数字助理(PDA)、显示器、计算机显示器、电视、调谐器、收音机、卫星广播、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、汽车、车辆组件、航空电子系统、无人机和多旋翼飞行器。
在这方面，图8示出了可以采用图2A所示的最小轨道标准单元电路200的基于处理器的系统800的示例。在该示例中，基于处理器的系统800包括一个或多个中央处理单元(CPU)802，每个CPU 802包括一个或多个处理器804。(多个)CPU 802可以具有耦合到处理器804以用于快速访问临时存储的数据的高速缓冲存储器806。CPU802耦合到系统总线808，并且可以相互耦合基于处理器的系统800中包括的主设备和从设备。如所熟知的，CPU 802通过经由系统总线808交换地址、控制和数据信息来与这些其他设备通信。例如，CPU802可以将总线事务请求传送到作为从设备的示例的存储器控制器810。尽管未在图8中示出，但可以提供多个系统总线808，其中每个系统总线808构成不同的结构。
其他主设备和从设备可以连接到系统总线808。如图8所示，作为示例，这些设备可以包括存储器系统812、一个或多个输入设备814、一个或多个输出设备816、一个或多个网络接口设备818和一个或多个显示控制器820。(多个)输入设备814可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(多个)输出设备816可以包括任何类型的输出设备，包括但不限于音频、视频、其他可视指示器等。(多个)网络接口设备818可以是被配置为允许与网络822进行数据交换的任何设备。网络822可以是任何类型的网络，包括但不限于有线或无线网络、专用或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTHTM网络和互联网。(多个)网络接口设备818可以被配置为支持期望的任何类型的通信协议。存储器系统812可以包括一个或多个存储器单元824(0)-824(M)。
CPU 802还可以被配置为通过系统总线808访问显示控制器820以控制发送到一个或多个显示器826的信息。显示控制器820向显示器826发送信息以经由一个或多个视频处理器828进行显示，视频处理器828将要显示的信息处理成适合于显示器826的格式。显示器826可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。
本领域技术人员将进一步了解，结合本文中公开的各方面而描述的各种说明性逻辑块、模块、电路和算法可以实现为电子硬件、被存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令、或两者的组合。作为示例，本文中描述的主设备和从设备可以用在任何电路、硬件组件、集成电路(IC)或IC芯片中。本文中公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，上面已经在功能方面对各种说明性的组件、块、模块、电路和步骤进行了总体描述。如何实现这样的功能取决于特定应用、设计选择和/或强加于整个系统的设计约束。技术人员可以针对每个特定应用以不同方式实现所描述的功能，但这样的实现决策不应当被解释为导致脱离本公开的范围。
结合本文中公开的各方面而描述的各种说明性逻辑块、模块和电路可以利用以下来实现或执行：被设计为执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、离散门或晶体管逻辑、离散硬件组件或其任何组合。处理器可以是微处理器，但是在备选方案中，处理器可以是任何传统的处理器、控制器、微控制器或状态机。处理器还可以实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核、或任何其他这样的配置。
本文中公开的各方面可以实施为硬件和存储在硬件中的指令，并且可以驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息和向存储介质写入信息。在替代方案中，存储介质可以是处理器的组成部分。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在远程站中。在替代方案中，处理器和存储介质可以作为分立组件驻留在远程站、基站或服务器中。
还应当注意，在本文中的任何示例性方面中描述的操作步骤被描述来提供示例和讨论。所描述的操作可以以除所示顺序之外的很多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可以在很多不同的步骤中执行。另外，在示例性方面中讨论的一个或多个操作步骤可以组合。应当理解，流程图中示出的操作步骤可以进行很多不同的修改，这对于本领域技术人员来说是很清楚的。本领域技术人员还将理解，信息和信号可以使用各种不同技术和技艺中的任何一种来表示。例如，在整个以上描述中可以参考的数据、指令、命令、信息、信号、比特、符号和芯片可以用电压、电流、电磁波、磁场或粒子、光场或粒子或其任何组合来表示。
提供先前对本公开的描述是为了使得本领域技术人员能够制作或使用本发明。对于本领域技术人员来说，对本公开的各种修改是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变型。因此，本发明不旨在限于本文中描述的示例和设计，而是与符合本文中公开的原理和新颖特征相一致的最宽范围。

Claims (26)

1.一种电路，包括：
第一金属层；以及
第二金属层；
所述第一金属层包括：
第一半轨道；
第一电压轨，设置在所述第一半轨道上，其中所述第一电压轨具有大于一(1)的高宽比，使得所述第一电压轨向上延伸到所述第二金属层中，并且所述第一电压轨被配置为向所述电路提供第一电压；
第二半轨道；
第二电压轨，设置在所述第二半轨道上并且基本上平行于所述第一电压轨，其中所述第二电压轨具有大于一(1)的高宽比，使得所述第二电压轨向上延伸到所述第二金属层中，并且所述第二电压轨被配置向所述电路提供小于所述第一电压的第二电压；以及
多个轨道，设置在所述第一半轨道与所述第二半轨道之间并且基本上平行于所述第一半轨道和所述第二半轨道。
2.根据权利要求1所述的电路，其中所述多个轨道包括四(4)个轨道。
3.根据权利要求1所述的电路，还包括设置在一个或多个对应有源区上的一个或多个栅极触点，所述一个或多个对应有源区被形成在所述第一半轨道与所述第二半轨道之间并且基本上平行于所述第一半轨道和所述第二半轨道。
4.根据权利要求3所述的电路，其中所述一个或多个栅极触点包括设置在一个或多个对应栅极上并且与所述一个或多个对应栅极对准的一个或多个栅极触点，其中选择性蚀刻阻挡件被设置在与所述一个或多个对应栅极中的每个栅极相对应的源极和漏极上，使得对应的栅极触点不能电耦合到对应的所述源极和漏极。
5.根据权利要求1所述的电路，其中：
所述第一电压轨的宽度少于被设置在所述电路中的金属线的宽度的三(3)倍；以及
所述第二电压轨的宽度少于被设置在所述电路中的所述金属线的所述宽度的三(3)倍。
6.根据权利要求1所述的电路，其中：
所述第一电压轨的宽度少于被设置在所述电路中的金属线的宽度的两(2)倍；以及
所述第二电压轨的宽度少于被设置在所述电路中的所述金属线的所述宽度的两(2)倍。
7.根据权利要求1所述的电路，其中：
所述第一电压轨的宽度约等于被设置在所述电路中的金属线的宽度；以及
所述第二电压轨的宽度约等于被设置在所述电路中的所述金属线的所述宽度。
8.根据权利要求1所述的电路，其中：
所述第一电压包括源电压；以及
所述第二电压包括地电压。
9.根据权利要求1所述的电路，其中：
所述第一电压轨的高宽比约等于二(2)；以及
所述第二电压轨的高宽比约等于二(2)。
10.根据权利要求1所述的电路，其中：
所述第一电压轨的高宽比约等于三(3)；以及
所述第二电压轨的高宽比约等于三(3)。
11.根据权利要求1所述的电路，其中：
所述第一电压轨的高宽比约等于四(4)；以及
所述第二电压轨的高宽比约等于四(4)。
12.根据权利要求1所述的电路，包括等于约十(10)纳米(nm)的技术节点尺寸。
13.根据权利要求1所述的电路，所述电路被集成到集成电路(IC)中。
14.根据权利要求1所述的电路，所述电路被集成到器件中，所述器件选自由以下构成的组：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；全球定位系统(GPS)设备；移动电话；蜂窝电话；智能电话；会话发起协议(SIP)电话；平板电脑；平板电话；服务器；计算机；便携式计算机；移动计算设备；可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)；台式计算机；个人数字助理(PDA)；显示器；计算机显示器；电视；调谐器；收音机；卫星广播；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘(DVD)播放器；便携式数字视频播放器；汽车；车辆组件；航空电子系统；无人机；以及多旋翼飞行器。
15.一种电路，包括：
第一金属层；以及
第二金属层；
所述第一金属层包括：
用于提供第一半轨道的部件；
用于在所述第一半轨道上提供第一电压轨的部件，其中所述第一电压轨具有大于一(1)的高宽比，使得所述第一电压轨向上延伸到所述第二金属层中，并且所述第一电压轨被配置为向所述电路提供第一电压；
用于提供第二半轨道的部件；
用于在所述第二半轨道上并且基本上平行于所述第一电压轨提供第二电压轨的部件，其中所述第二电压轨具有大于一(1)的高宽比，使得所述第二电压轨向上延伸到所述第二金属层中，并且所述第二电压轨被配置为向所述电路提供小于所述第一电压的第二电压；以及
用于在所述第一半轨道与所述第二半轨道之间并且基本上平行于所述第一半轨道和所述第二半轨道提供多个轨道的部件。
16.根据权利要求15所述的电路，其中所述用于提供所述多个轨道的所述部件包括用于提供四(4)个轨道的部件。
17.根据权利要求15所述的电路，还包括用于在一个或多个对应有源区上提供一个或多个栅极触点的部件，所述一个或多个对应有源区被形成在所述第一半轨道与所述第二半轨道之间并且基本上平行于所述第一半轨道和所述第二半轨道。
18.根据权利要求17所述的电路，其中所述用于提供所述一个或多个栅极触点的部件包括用于提供在一个或多个对应栅极上并且与所述一个或多个对应栅极对准的一个或多个栅极触点的部件，其中选择性蚀刻阻挡件被设置在与所述一个或多个对应栅极中的每个栅极相对应的源极和漏极上，使得对应的栅极触点不能电耦合到对应的所述源极和漏极。
19.根据权利要求15所述的电路，其中：
所述第一电压轨的宽度少于被设置在所述电路中的金属线的宽度的三(3)倍；以及
所述第二电压轨的宽度少于被设置在所述电路中的所述金属线的所述宽度的三(3)倍。
20.一种制造电路的方法，包括：
在第一金属层中形成第一半轨道；
在所述第一半轨道上设置第一电压轨，其中所述第一电压轨具有大于一(1)的高宽比，使得所述第一电压轨向上延伸到第二金属层中，并且所述第一电压轨被配置为向所述电路提供第一电压；
在所述第一金属层中形成第二半轨道；
在所述第二半轨道上并且基本上平行于所述第一电压轨设置第二电压轨，其中所述第二电压轨具有大于一(1)的高宽比，使得所述第二电压轨向上延伸到所述第二金属层中，并且所述第二电压轨被配置向所述电路提供小于所述第一电压的第二电压；以及
在所述第一半轨道与所述第二半轨道之间并且基本上平行于所述第一半轨道和所述第二半轨道设置多个轨道。
21.根据权利要求20所述的方法，其中设置所述多个轨道包括设置四(4)个轨道。
22.根据权利要求20所述的方法，还包括在一个或多个对应有源区上设置一个或多个栅极触点，所述一个或多个对应有源区被形成在所述第一半轨道与所述第二半轨道之间并且基本上平行于所述第一半轨道和所述第二半轨道。
23.根据权利要求22所述的方法，其中设置所述一个或多个栅极触点包括设置在一个或多个对应栅极上并且与所述一个或多个对应栅极对准的一个或多个栅极触点，其中选择性蚀刻阻挡件被设置在与所述一个或多个对应栅极中的每个栅极相对应的源极和漏极上，使得对应的栅极触点不能电耦合到对应的所述源极和漏极。
24.根据权利要求20所述的方法，其中：
设置所述第一电压轨包括设置宽度少于被设置在所述电路中的金属线的宽度的三(3)倍的所述第一电压轨；以及
设置所述第二电压轨包括设置宽度少于被设置在所述电路中的所述金属线的所述宽度的三(3)倍的所述第二电压轨。
25.根据权利要求20所述的方法，其中：
设置所述第一电压轨包括设置宽度少于被设置在所述电路中的金属线的宽度的两(2)倍的所述第一电压轨；以及
设置所述第二电压轨包括设置宽度少于被设置在所述电路中的所述金属线的所述宽度的两(2)倍的所述第二电压轨。
26.根据权利要求20所述的方法，其中：
设置所述第一电压轨包括设置宽度约等于被设置在所述电路中的金属线的宽度的所述第一电压轨；以及
设置所述第二电压轨包括设置宽度约等于被设置在所述电路中的所述金属线的宽度的所述第二电压轨。
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Publication number Priority date Publication date Assignee Title
US11133412B2 (en) 2018-11-05 2021-09-28 Samsung Electronics Co., Ltd. Integrated circuit devices including vertical field-effect transistors (VFETs)
KR102628894B1 (ko) 2018-12-05 2024-01-24 삼성전자주식회사 단위 배선 구조를 갖는 집적 회로, 그 제조 방법 및 설계 방법
CN116830257A (zh) * 2021-02-15 2023-09-29 株式会社索思未来 半导体集成电路装置
US11803684B1 (en) * 2021-10-04 2023-10-31 Cadence Design Systems, Inc. Relative placement by application of layered abstractions
CN116629178B (zh) * 2023-07-24 2023-10-31 合肥晶合集成电路股份有限公司 逻辑电路设计装置及逻辑电路设计方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895578A (zh) * 2015-02-12 2016-08-24 台湾积体电路制造股份有限公司 形成掩模的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6737347B1 (en) 1999-10-20 2004-05-18 Texas Instruments Incorporated Semiconductor device with fully self-aligned local interconnects, and method for fabricating the device
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9009641B2 (en) * 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7669161B2 (en) * 2007-06-22 2010-02-23 Synopsys, Inc. Minimizing effects of interconnect variations in integrated circuit designs
JP4535136B2 (ja) * 2008-01-17 2010-09-01 ソニー株式会社 半導体集積回路、および、スイッチの配置配線方法
JP5410082B2 (ja) * 2008-12-12 2014-02-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
FR2968128B1 (fr) 2010-11-26 2013-01-04 St Microelectronics Sa Cellule precaracterisee pour circuit intégré
US8507957B2 (en) 2011-05-02 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layouts with power rails under bottom metal layer
US9887209B2 (en) * 2014-05-15 2018-02-06 Qualcomm Incorporated Standard cell architecture with M1 layer unidirectional routing
KR102310122B1 (ko) * 2014-06-10 2021-10-08 삼성전자주식회사 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법
US20160005822A1 (en) 2014-07-01 2016-01-07 Qualcomm Incorporated Self-aligned via for gate contact of semiconductor devices
US9368591B2 (en) * 2014-07-18 2016-06-14 Globalfoundries Inc. Transistors comprising doped region-gap-doped region structures and methods of fabrication
CN106611075A (zh) * 2015-10-23 2017-05-03 飞思卡尔半导体公司 使用来自两个或多个库的标准单元的集成电路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895578A (zh) * 2015-02-12 2016-08-24 台湾积体电路制造股份有限公司 形成掩模的方法

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