TWI725062B - 以半加成電鍍金屬佈線製造三維(3d)金屬-絕緣體-金屬(mim)電容器及電阻器之結構及方法 - Google Patents

以半加成電鍍金屬佈線製造三維(3d)金屬-絕緣體-金屬(mim)電容器及電阻器之結構及方法 Download PDF

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Abstract

處理基板之方法包含以下步驟：提供基板，該基板具有聚合物介電層、形成在該聚合物介電層內的金屬焊墊及形成在該聚合物介電層的頂上的第一金屬層；於該基板的頂上沉積聚合物層；將該聚合物層圖案化，以形成複數個開口，其中該複數個開口包括最靠近該金屬焊墊所形成的第一開口；於該聚合物層的頂上沉積第一阻障層；於該第一阻障層的頂上沉積介電層；從該第一開口內及該聚合物層之場區蝕刻該介電層及該第一阻障層；於該基板的頂上沉積第二阻障層；於該基板的頂上沉積第二金屬層，其中該第二金屬層填充該複數個開口；及從該聚合物層之該場區之一部分蝕刻該第二金屬層。

Description

以半加成電鍍金屬佈線製造三維(3D)金屬-絕緣體-金屬(MIM)電容器及電阻器之結構及方法
本揭示案之實施例大致上關於積體電路中的三維金屬-絕緣體-金屬(3D MIM)電容器及電阻器。
半導體記憶體裝置通常包括用於儲存大量資訊的複數個記憶胞。每個記憶胞包含用於儲存電荷的電容器以及用於開啟與關閉該電容器的充電通道及放電通道的相應的場效電晶體。隨著半導體裝置之尺寸持續縮小，應當減小半導體裝置之每個部件所佔據的面積。電容器是可能在半導體晶片上佔據相當大的面積的一個部件，這取決於電容器之尺寸及/或晶片上電容器之數量。
用於半導體記憶體裝置中的電容器之一個實例為金屬-絕緣體-金屬(MIM)電容器。習知的MIM電容器為二維(2D)。2D MIM電容器具有兩個對向的金屬板，這兩個金屬板為平面的且實質上彼此呈平行並且實質上平行於基板。增加MIM電容器之電容的一種方法為增加金屬板之尺寸。然而，增加金屬板之尺寸將消耗更多的基板之表面積。因此，需要在不犧牲電容的情況下減小基板上由電容器所佔據的表面積。
因此，發明人已開發了改善的三維金屬-絕緣體-金屬(3D MIM)電容器以及形成3D MIM電容器之方法。
本文提供處理基板之方法。在一些實施例中，處理基板之方法包含以下步驟：提供基板，該基板具有聚合物介電層、形成在該聚合物介電層內的金屬焊墊及形成在該聚合物介電層的頂上的第一金屬層；於該基板的頂上沉積聚合物層；將該聚合物層圖案化，以形成複數個開口至該第一金屬層之頂表面上，其中該複數個開口包括最靠近該金屬焊墊所形成的第一開口；於該聚合物層的頂上且在該聚合物層中所形成的該複數個開口內沉積第一阻障層；於該第一阻障層的頂上且在該聚合物層中所形成的該複數個開口內沉積介電層；從該第一開口內及該聚合物層之場區蝕刻該介電層及該第一阻障層；於該基板的頂上沉積第二阻障層；於該基板的頂上沉積第二金屬層，其中該第二金屬層填充該複數個開口；及從該聚合物層之該場區之一部分蝕刻該第二金屬層。
在一些實施例中，處理基板之方法包含：提供基板，該基板具有圖案化的聚合物介電層，該圖案化的聚合物介電層包括複數個開口；於該基板的頂上沉積第一阻障層；於該第一阻障層的頂上沉積介電層；於該介電層的頂上沉積第二阻障層；及於該圖案化的聚合物介電層之場區之一部分的頂上沉積金屬焊墊。
基板包含：聚合物介電層；金屬焊墊，填充該聚合物介電層中的開口；圖案化的第一金屬層，位於該聚合物介電層的頂上且導電地耦接至該金屬焊墊；聚合物層，位於該基板的頂上，其中該聚合物層包括複數個開口，該複數個開口經蝕刻至該圖案化的第一金屬層之頂表面上，其中該複數個開口包括最靠近該金屬焊墊所形成的第一開口；阻障層，位於該聚合物層的頂上，且位於該聚合物層中的該複數個開口內；一介電層，位於該阻障層的頂上，且位於該聚合物層中的該複數個開口內；第二阻障層，位於該基板的頂上；及第二金屬層，位於該基板的頂上，其中該第二金屬層填充該複數個開口，且其中該阻障層、該介電層及該第二金屬層並不形成在該基板之場區的一部分的頂上。
以下描述本揭示案之其他及進一步實施例。
本文提供用於處理基板的方法。本發明的方法有利地促進改善的三維(3D)金屬-絕緣體-金屬(MIM)電容器及形成3D MIM電容器的方法，該3D MIM電容器具有減小的電阻，增強的整個系統之系統效能(亦即，晶片連接至焊墊之增強的系統效能)，以及相較於以傳統的二維MIM結構而言在相同的佔地面積(footprint)，具有增加的表面積。
第1圖描繪根據本揭示案之一些實施例用於處理基板的方法100之流程圖。本文關於第2A圖~第2G圖中描繪的結構描述方法100。本揭示案之方法100可在能夠實行蝕刻及沉積兩者的單一處理腔室中實行。該適合的處理腔室可為獨立的處理腔室，或為群集工具的一部分。或者，本文揭示的本發明方法可在分離的腔室中實行，該等分離的腔室也可以是獨立的或為群集工具的一部分。
方法100通常於102處開始，如第2A圖中所描繪，係藉由提供具有聚合物介電層202、金屬焊墊206及第一金屬層204的基板200，金屬焊墊206形成在聚合物介電層202內，第一金屬層204形成在聚合物介電層202的頂上。金屬焊墊206形成在聚合物介電層202中的開口224內。在一些實施例中，金屬焊墊206填充開口224至基板200之頂表面。在一些實施例中，晶片226任選地嵌入於基板200。晶片可為晶圓封裝中使用的任何熟知的適合的晶片材料，例如矽。基板200可為半導體製造處理中使用的任何適合的基板材料。舉例而言，基板200可為矽、玻璃、陶瓷或介電質中之一者。聚合物介電層202可包括任何適合的聚合物介電質材料，例如聚醯亞胺(polyimide)或聚苯并噁唑(polybenzoxazole)或類似者。金屬焊墊206及第一金屬層204可包括用以形成金屬內連線(例如銅(Cu)、鋁(Al)或類似者)的任何適合的導電材料。第一金屬層204為在聚合物介電層202上方提供的重分佈層(亦即，用以將連接性重定向至焊墊的的層)。在一些實施例中，可使用電鍍處理或沉積處理形成第一金屬層204，例如半導體製造處理中使用的物理氣相沉積製程。
下一步於104，且如第2B圖中所描繪，將聚合物層208旋塗在基板200上方。可使用任何適合的旋塗處理或微影處理沉積聚合物層208。在一些實施例中，聚合物層208為聚苯并噁唑(PBO)層、聚醯亞胺層、苯并環丁烯(benzocyclobutene)(BCB)層、環氧樹脂層或感光材料層。
下一步，於106，且如第2C圖中所描繪，將聚合物層208圖案化以形成複數個開口210。將該複數個開口210形成至第一金屬層204之頂表面216。該複數個開口210包括最接近金屬焊墊206所形成的第一開口218。在一些實施例中，圖案化處理可為用於在聚合物層208中形成開口的任何適合的微影處理。在一些實施例中，該複數個開口210可為特徵結構，例如通孔、溝槽或類似者。
下一步於108，且如第2D圖中所描繪，將第一阻障層212共形地沉積在基板200的頂上。第一阻障層212沉積在聚合物層208的頂上或直接在聚合物層208的頂上並且在聚合物層208中所形成的該複數個開口210內。第一阻障層212沉積在聚合物層208之場區的頂上，且沿著該複數個開口210之側壁及該複數個開口210之底部。可使用任何適合的沉積製程沉積第一阻障層212，舉例而言，物理氣相沉積製程(PVD)、化學氣相沉積製程(CVD)、原子層沉積製程(ALD)或類似者。在一些實施例中，第一阻障層212為導電材料，例如鈦(Ti)或氮化鈦(TiN)。
下一步，於110，且如第2D圖中所描繪，將介電層214共形地沉積在第一阻障層212上方。介電層214沉積在第一阻障層212的頂上或直接在第一阻障層212的頂上並且在聚合物層208中所形成的該複數個開口210內。介電層214沉積在第一阻障層212之場區的頂上，且沿著該複數個開口210之側壁及該複數個開口210之底部。可使用任何適合的沉積製程沉積介電層214，舉例而言，物理氣相沉積製程(PVD)、化學氣相沉積製程(CVD)、原子層沉積製程(ALD)或類似者。在一些實施例中，介電層214為氮化物膜或高介電常數材料，例如二氧化鉿(HfO2 )、氮化矽(Si3 N4 )或氧化鉭(Ta2 O5 )。
下一步，於112，且如第2E圖中所描繪，從第一開口218內且從聚合物層208之場區220蝕刻介電層214及第一阻障層212。在一些實施例中，可使用圖案化的光阻劑層(未圖示)蝕刻介電層214及第一阻障層212。舉例而言，可將光阻劑材料沉積在基板200上，且將該光阻劑材料曝露於由光罩(reticle)所過濾的光，光罩例如經圖案化而具有阻擋光傳遞通過光罩的示例特徵幾何結構的玻璃板。在光通過光罩之後，光接觸光阻劑材料之表面且改變光阻劑材料之化學組成，使得顯影劑可移除光阻劑材料之一部分。在正光阻劑材料的情況下，將曝露出的區域移除，且在負光阻劑材料的情況下，將未曝露的區域移除。光阻劑層可包括任何適合提供模板以促使從第一開口218內且從聚合物層208之場區220蝕刻層212、層214的光阻劑材料。舉例而言，在一些實施例中，光阻劑材料可為正或負光阻劑及/或DUV或EUV(深紫外線或極紫外線)光阻劑，且可包括下列中之一或更多者：聚合物，有機化合物(例如包括碳、氫及氧)，非晶碳(例如可從位於加利福尼亞州聖克拉拉的應用材料公司購得的Advanced Patterning Film(APF))，三層抗蝕劑(例如，光阻劑層、富含Si抗反射塗佈(ARC)層及富含碳ARC或底部ARC(BARC)層)，旋塗硬遮罩(SOH)或類似者。此後，將層212、層214蝕刻以從不再由光阻劑材料所保護的區域移除材料。然後將光阻劑材料從基板200完全地剝離。
下一步，於113及114，且如第2F圖中所描繪，將第二阻障層228及第二金屬層222沉積在基板200的頂上。第二阻障層228共形地沉積在基板200的頂上且在聚合物層208中所形成的該複數個開口210內。可使用任何適合的沉積製程沉積第二阻障層228，舉例而言，物理氣相沉積製程(PVD)、化學氣相沉積製程(CVD)、原子層沉積製程(ALD)或類似者。在一些實施例中，第二阻障層228為導電材料，例如鈦(Ti)或氮化鈦(TiN)。第二金屬層222沉積在基板200的頂上且填充該複數個開口210。可使用任何適合的沉積製程沉積第二金屬層222，舉例而言，電鍍製程。第二金屬層222可包括任何用以形成金屬內連線(例如銅(Cu)、鋁(Al)或類似者)的適合的導電材料。
下一步，於116，且如第2G圖中所描繪，從聚合物層208之場區220之一部分蝕刻層212、層214、層228、層222。在一些實施例中，可使用如上述的圖案化的光阻劑層(未圖示)蝕刻層212、層214、層228、層222。光阻劑層可包括任何適合提供模板以促使蝕刻層212、層214、層228、層222的光阻劑材料。層212、層214、層228、層222經蝕刻以從不再由光阻劑材料所保護的區域移除材料。然後將光阻劑材料從基板200完全地剝離。
第4圖描繪根據本揭示案之一些實施例用於處理基板的方法400之流程圖。本文關於第3A圖~第3C圖中描繪的結構描述方法400。本揭示案之方法400可在能夠實行蝕刻及沉積兩者的單一處理腔室中實行。該適合的處理腔室可為獨立的處理腔室，或為群集工具的一部分。或者，本文揭示的本發明方法可在分離的腔室中實行，該等分離的腔室也可以是獨立的或為群集工具的一部分。
第3A圖~第3C圖描繪根據本揭示案之一些實施例形成三維電阻器的一個實施例。方法400通常於402處開始，如第3A圖中所描繪，係藉由提供具有圖案化的聚合物介電層302的基板300，圖案化的聚合物介電層302包括複數個開口304。在一些實施例中，基板300可為半導體製造處理中使用的任何適合的基板材料。舉例而言，基板300可為矽、玻璃、陶瓷或介電質中之一者。圖案化的聚合物介電層302可包括任何適合的聚合物介電質材料，例如聚醯亞胺或聚苯并噁唑或類似者。在一些實施例中，可使用任何適合的蝕刻微影處理將圖案化的聚合物介電層302圖案化，例如電漿蝕刻處理，用以在聚合物材料中形成開口。
下一步，於404，且如第3B圖中所描繪，將第一阻障層306沉積在基板300的頂上。第一阻障層306沉積在圖案化的聚合物介電層302的頂上且在圖案化的聚合物介電層302中所形成的該複數個開口304內。第一阻障層306沉積在圖案化的聚合物介電層302之場區的頂上，且沿著該複數個開口304之側壁及該複數個開口304之底部。可使用任何適合的沉積製程沉積第一阻障層306，舉例而言，物理氣相沉積製程(PVD)、化學氣相沉積製程(CVD)、原子層沉積製程(ALD)或類似者。在一些實施例中，第一阻障層306為導電材料，例如鈦(Ti)或氮化鈦(TiN)。
下一步，於406，且如第3C圖中所描繪，將介電層308沉積在第一阻障層306上方。介電層308沉積在第一阻障層306的頂上且在圖案化的聚合物介電層302中所形成的該複數個開口304內。可使用任何適合的沉積製程沉積介電層308，舉例而言，物理氣相沉積製程(PVD)、化學氣相沉積製程(CVD)、原子層沉積製程(ALD)或類似者。在一些實施例中，介電層308為氮化物膜或高介電常數材料，例如二氧化鉿(HfO2 )、氮化矽(Si3 N4 )或氧化鉭(Ta2 O5 )。
下一步，於407，在沉積介電層308之後，將第二阻障層318共形地沉積在基板200的頂上，舉例而言直接在介電層308的頂上，且在聚合物層208中所形成的該複數個開口210內。可使用任何適合的沉積製程沉積第二阻障層318，舉例而言，物理氣相沉積製程(PVD)、化學氣相沉積製程(CVD)、原子層沉積製程(ALD)或類似者。在一些實施例中，第二阻障層為導電材料，例如鈦(Ti)或氮化鈦(TiN)。下一步，從圖案化的聚合物介電層302之場區314之一部分蝕刻層306、層308、層318。在一些實施例中，可使用如上述的圖案化的光阻劑層(未圖示)蝕刻層306、層308、層318。
下一步，於408，且如第3C圖中所描繪，在圖案化的聚合物介電層302之場區之一部分的頂上形成金屬焊墊310連接。金屬焊墊310可包括任何用以形成金屬內連線例如銅(Cu)的適合的導電材料。
第5圖描繪根據本揭示案之一些實施例用於處理基板的方法500之流程圖。本文關於第3D圖~第3G圖中描繪的結構描述方法500。本揭示案之方法500可在能夠實行蝕刻及沉積兩者的單一處理腔室中實行。該適合的處理腔室可為獨立的處理腔室，或為群集工具的一部分。或者，本文揭示的本發明方法可在分離的腔室中實行，該等分離的腔室也可以是獨立的或為群集工具的一部分。
第3D圖~第3G圖描繪根據本揭示案之一些實施例形成三維電阻器的一個實施例。方法500通常於502處，且如第3D圖中描繪，係藉由提供具有圖案化的金屬層312的基板300而開始。在一些實施例中，基板300可為半導體製造處理中使用的任何適合的基板材料。舉例而言，基板300可為矽、玻璃、陶瓷或介電質中之一者。在一些實施例中，圖案化的金屬層312可包括任何用以形成金屬內連線例如銅(Cu)的適合的導電材料。
下一步，於504，且如第3E圖中所描繪，將包括複數個開口304的圖案化的聚合物介電層302形成在基板300的頂上。該複數個開口304之一部分形成在圖案化的金屬層312的頂上，使得該複數個開口304之一部分暴露出圖案化的金屬層312之頂表面。圖案化的聚合物介電層302可包括任何適合的聚合物介電質材料，例如聚醯亞胺或聚苯并噁唑或類似者。在一些實施例中，可使用任何適合的蝕刻微影處理將圖案化的聚合物介電層302圖案化，利如電漿蝕刻處理，用以在聚合物材料中形成開口。
下一步，於506，且如第3F圖中所描繪，將第一阻障層306沉積在基板300的頂上。第一阻障層306沉積在圖案化的聚合物介電層302的頂上且在圖案化的聚合物介電層302中所形成的該複數個開口304內。第一阻障層306沉積在圖案化的聚合物介電層302之場區的頂上，且沿著該複數個開口304之側壁及該複數個開口304之底部。可使用任何適合的沉積製程沉積第一阻障層306，舉例而言，物理氣相沉積製程(PVD)、化學氣相沉積製程(CVD)、原子層沉積製程(ALD)或類似者。在一些實施例中，第一阻障層306為導電材料，例如鈦(Ti)或氮化鈦(TiN)。
下一步，於508，且如第3F圖中所描繪，將介電層308沉積在第一阻障層306上方。介電層308沉積在第一阻障層306的頂上且在圖案化的聚合物介電層302中所形成的該複數個開口304內。可使用任何適合的沉積製程沉積介電層308，舉例而言，物理氣相沉積製程(PVD)、化學氣相沉積製程(CVD)、原子層沉積製程(ALD)或類似者。在一些實施例中，介電層308為氮化物膜或高介電常數材料，例如二氧化鉿(HfO2 )、氮化矽(Si3 N4 )或氧化鉭(Ta2 O5 )。然後從圖案化的聚合物介電層302之第一開口316內移除介電層308及第一阻障層306。在一些實施例中，可使用如上述的圖案化的光阻劑層(未圖示)從圖案化的聚合物介電層302之第一開口316內蝕刻層306、層308。
在沉積介電層308之後，將第二阻障層318共形地沉積在基板200的頂上且在圖案化的聚合物介電層302中所形成的該複數個開口304內。可使用任何適合的沉積製程沉積第二阻障層318，舉例而言，物理氣相沉積製程(PVD)、化學氣相沉積製程(CVD)、原子層沉積製程(ALD)或類似者。在一些實施例中，第二阻障層為導電材料，例如鈦(Ti)或氮化鈦(TiN)。下一步，使用如上述的圖案化的光阻劑層(未圖示)從圖案化的聚合物介電層302之第一開口316內蝕刻層306、層308、層318。
下一步，於510，且如第3G圖中所描繪，形成金屬焊墊310連接至圖案化的金屬層312。金屬焊墊310形成在圖案化的聚合物介電層302之場區之一部分的頂上。金屬焊墊310可包括任何用以形成金屬內連線例如銅(Cu)的適合的導電材料。將金屬焊墊310之導電材料沉積在圖案化的聚合物介電層302之第一開口316內以填充第一開口316。
雖然前述是針對本揭示案之實施例，在不脫離本揭示案之基本範疇的情況下，可設計本揭示案之其他及進一步實施例。
100‧‧‧方法102‧‧‧步驟104‧‧‧步驟106‧‧‧步驟108‧‧‧步驟110‧‧‧步驟112‧‧‧步驟113‧‧‧步驟114‧‧‧步驟116‧‧‧步驟200‧‧‧基板202‧‧‧聚合物介電層204‧‧‧第一金屬層206‧‧‧金屬焊墊208‧‧‧聚合物層210‧‧‧開口212‧‧‧第一阻障層214‧‧‧介電層216‧‧‧第一金屬層之頂表面218‧‧‧第一開口220‧‧‧聚合物層之場區222‧‧‧第二金屬層224‧‧‧開口226‧‧‧晶片228‧‧‧第二阻障層300‧‧‧基板302‧‧‧圖案化的聚合物介電層304‧‧‧開口306‧‧‧第一阻障層308‧‧‧介電層310‧‧‧金屬焊墊312‧‧‧圖案化的金屬層314‧‧‧聚合物介電層之場區316‧‧‧第一開口318‧‧‧第二阻障層400‧‧‧方法402‧‧‧步驟404‧‧‧步驟406‧‧‧步驟407‧‧‧步驟408‧‧‧步驟500‧‧‧方法502‧‧‧步驟504‧‧‧步驟506‧‧‧步驟508‧‧‧步驟509‧‧‧步驟510‧‧‧步驟
藉由參照附圖中描繪的本揭示案之闡明實施例，可理解以上簡要總結且以下更詳細論述的本揭示案之實施例。然而，附圖僅繪示本揭示案之典型實施例，且因此不應被視為範疇之限制，因為本揭示案可容許其他等效實施例。
第1圖描繪根據本揭示案之一些實施例用於處理基板的方法之流程圖。
第2A圖~第2G圖描繪根據本揭示案之一些實施例處理基板之階段。
第3A圖~第3G圖描繪根據本揭示案之一些實施例形成三維電阻器的實施例。
第4圖描繪根據本揭示案之一些實施例用於處理基板的方法之流程圖。
第5圖描繪根據本揭示案之一些實施例用於處理基板的方法之流程圖。
為了促進理解，已儘可能使用相同的元件符號指稱圖式中共用的相同元件。圖式並未按比例繪製且可能為了清楚起見而簡化。一個實施例之元件及特徵在沒有進一步敘述的情況下可有益地併入其他實施例中。
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100‧‧‧方法
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
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113‧‧‧步驟
114‧‧‧步驟
116‧‧‧步驟

Claims (21)

  1. 一種處理一基板之方法，該方法包括以下步驟：提供一基板，該基板具有一聚合物介電層、形成在該聚合物介電層內的一金屬焊墊及形成在該聚合物介電層的頂上的一第一金屬層；於該基板的頂上沉積一聚合物層；將該聚合物層圖案化，以形成複數個開口至該第一金屬層之一頂表面上，其中該複數個開口包括最靠近該金屬焊墊所形成的一第一開口；於該聚合物層的頂上且在該聚合物層中所形成的該複數個開口內沉積一第一阻障層；於該第一阻障層的頂上且在該聚合物層中所形成的該複數個開口內沉積一介電層；從該第一開口內及該聚合物層之一場區蝕刻該介電層及該第一阻障層；於該基板的頂上沉積一第二阻障層；於該基板的頂上沉積一第二金屬層，其中該第二金屬層填充該複數個開口；及從該聚合物層之該場區之一部分蝕刻該第二金屬層。
  2. 如請求項1所述之方法，其中該基板為矽、玻 璃、陶瓷或介電質中之一者。
  3. 如請求項1所述之方法，其中該金屬焊墊為銅。
  4. 如請求項1至請求項3中任一項所述之方法，其中該第一金屬層為鈦。
  5. 如請求項1至請求項3中任一項所述之方法，其中該聚合物介電層為聚醯亞胺(polyimide)或聚苯并噁唑(polybenzoxazole)。
  6. 如請求項1至請求項3中任一項所述之方法，其中該聚合物層為一聚苯并噁唑(PBO)層、一聚醯亞胺層、一苯并環丁烯(benzocyclobutene)(BCB)層、一環氧樹脂層或一感光材料層中之一者。
  7. 如請求項1至請求項3中任一項所述之方法，其中該第一阻障層為氮化鈦(TiN)。
  8. 如請求項1至請求項3中任一項所述之方法，其中該第二金屬層為一銅或鋁層。
  9. 如請求項1至請求項3中任一項所述之方法，其中該介電層為二氧化鉿(HfO2)、氮化矽(Si3N4)或氧化鉭(Ta2O5)。
  10. 一種處理一基板之方法，該方法包括以下步驟：提供一基板，該基板具有一圖案化的聚合物介電層， 該圖案化的聚合物介電層包括複數個開口；於該圖案化的聚合物介電層的頂上且在該複數個開口內沉積一第一阻障層；於該第一阻障層的頂上沉積一介電層；於該介電層的頂上沉積一第二阻障層；及於該圖案化的聚合物介電層之一場區之一部分的頂上沉積一金屬焊墊。
  11. 如請求項10所述之方法，其中該基板為矽、玻璃、陶瓷或介電質中之一者。
  12. 如請求項10所述之方法，其中該金屬焊墊為銅。
  13. 如請求項10至請求項12中任一項所述之方法，其中該圖案化的聚合物介電層為一聚苯并噁唑(PBO)層、一聚醯亞胺層、一苯并環丁烯(BCB)層、一環氧樹脂層或一感光材料層中之一者。
  14. 如請求項10至請求項12中任一項所述之方法，其中該第一阻障層或該第二阻障層中之至少一者為鈦或氮化鈦(TiN)。
  15. 如請求項10至請求項12中任一項所述之方法，其中該介電層為二氧化鉿(HfO2)、氮化矽(Si3N4)或氧化鉭(Ta2O5)中之一者。
  16. 如請求項10所述之方法，進一步包括以下 步驟：於該圖案化的聚合物介電層之該場區之該部分的頂上沉積該金屬焊墊之前，從該圖案化的聚合物介電層之該場區之該部分蝕刻該第一阻障層、該介電層及該第二阻障層。
  17. 一種在一半導體製造處理中使用的基板，包括：一聚合物介電層；一金屬焊墊，填充該聚合物介電層中的一開口；一圖案化的第一金屬層，位於該聚合物介電層的頂上且導電地耦接至該金屬焊墊；一聚合物層，位於該基板的頂上，其中該聚合物層包括複數個開口，該複數個開口經蝕刻至該圖案化的第一金屬層之一頂表面上，其中該複數個開口包括最靠近該金屬焊墊所形成的一第一開口；一阻障層，位於該聚合物層的頂上，且位於該聚合物層中的該複數個開口內；一介電層，位於該阻障層的頂上，且位於該聚合物層中的該複數個開口內；一第二阻障層，位於該基板的頂上；及一第二金屬層，位於該基板的頂上，其中該第二金屬層填充該複數個開口，且其中該阻障層、該介電層 及該第二金屬層並不形成在該基板之一場區的一部分的頂上。
  18. 如請求項17所述之基板，其中該聚合物介電層為聚醯亞胺或聚苯并噁唑。
  19. 如請求項17所述之基板，其中該聚合物層為一聚苯并噁唑(PBO)層、一聚醯亞胺層、一苯并環丁烯(BCB)層、一環氧樹脂層或一感光材料層中之一者。
  20. 如請求項17所述之基板，其中該第二金屬層為一銅或鋁層。
  21. 如請求項17所述之基板，其中該介電層為二氧化鉿(HfO2)、氮化矽(Si3N4)或氧化鉭(Ta2O5)。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10475735B2 (en) * 2017-06-15 2019-11-12 Applied Materials, Inc. Methods and apparatus for 3D MIM capacitor package processing
US20190051596A1 (en) * 2017-08-10 2019-02-14 Applied Materials, Inc. Method of increasing embedded 3d metal-insulator-metal (mim) capacitor capacitance density for wafer level packaging
US10679936B2 (en) * 2017-09-28 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. MIM structure
KR102684619B1 (ko) 2018-08-31 2024-07-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102582668B1 (ko) * 2018-10-01 2023-09-25 삼성전자주식회사 집적회로 소자의 제조 방법
CN111668186B (zh) * 2020-06-08 2025-02-18 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
US11545544B2 (en) * 2020-08-26 2023-01-03 Microchip Technology Incorporated Three-dimensional metal-insulator-metal (MIM) capacitor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020037643A1 (en) * 2000-09-27 2002-03-28 Kabushiki Kaisha Toshiba Semiconductor device with fuse to be blown with energy beam and method of manufacturing the semiconductor device
US20100203655A1 (en) * 2008-02-11 2010-08-12 International Business Machines Corporation Gap capacitors for monitoring stress in solder balls in flip chip technology
US20120112314A1 (en) * 2010-11-05 2012-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Low Cost Metal-Insulator-Metal Capacitors
US20150123242A1 (en) * 2013-11-01 2015-05-07 Taiwan Semiconductor Manufacturing Co., Ltd Mechanisms for forming metal-insulator-metal (mim) capacitor structure

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717193B2 (en) * 2001-10-09 2004-04-06 Koninklijke Philips Electronics N.V. Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same
KR100471164B1 (ko) * 2002-03-26 2005-03-09 삼성전자주식회사 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법
US6689643B2 (en) * 2002-04-25 2004-02-10 Chartered Semiconductor Manufacturing Ltd. Adjustable 3D capacitor
DE10219116A1 (de) * 2002-04-29 2003-11-13 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Verbindungslagen sowie zugehörige Herstellungsverfahren
CN100353487C (zh) * 2004-05-12 2007-12-05 联华电子股份有限公司 电容的制作方法
US7242102B2 (en) * 2004-07-08 2007-07-10 Spansion Llc Bond pad structure for copper metallization having increased reliability and method for fabricating same
CN100394545C (zh) * 2004-10-21 2008-06-11 力晶半导体股份有限公司 半导体元件的制造方法
US9147678B2 (en) 2012-01-04 2015-09-29 United Microelectronics Corp. Resistor and fabrication method thereof
US20130241939A1 (en) * 2012-03-16 2013-09-19 Qualcomm Mems Technologies, Inc. High capacitance density metal-insulator-metal capacitors
CN103779351B (zh) * 2012-10-23 2017-11-07 格科微电子（上海）有限公司 三维封装结构及其制造方法
US8884400B2 (en) * 2012-12-27 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor in Post-Passivation structures and methods of forming the same
US9263511B2 (en) * 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9093375B2 (en) 2013-03-12 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure and method
US8815679B1 (en) 2013-03-12 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of metal gate MIM
CN104103495A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 具有mim电容的半导体器件及其形成方法
CN107393899B (zh) * 2013-06-11 2020-07-24 龙南骏亚精密电路有限公司 芯片封装基板
CN104752322A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
CN104752324A (zh) * 2013-12-27 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020037643A1 (en) * 2000-09-27 2002-03-28 Kabushiki Kaisha Toshiba Semiconductor device with fuse to be blown with energy beam and method of manufacturing the semiconductor device
US20100203655A1 (en) * 2008-02-11 2010-08-12 International Business Machines Corporation Gap capacitors for monitoring stress in solder balls in flip chip technology
US20120112314A1 (en) * 2010-11-05 2012-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Low Cost Metal-Insulator-Metal Capacitors
US20150123242A1 (en) * 2013-11-01 2015-05-07 Taiwan Semiconductor Manufacturing Co., Ltd Mechanisms for forming metal-insulator-metal (mim) capacitor structure

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