TWI720472B - 單平面（單層）被動電路 - Google Patents

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Abstract

本揭露係有關於半導體結構，更特別有關於單平面(例如：單層)被動電路與製造方法。該結構包含：一被動電路，包括複數個部件，每一部件都形成在一相同佈線層；以及多個內連線路，位在該相同佈線層，並連接該被動電路的複數個部件。

Description

單平面(單層)被動電路
本揭露有關於半導體結構，更特別有關於單平面(例如：單層)集總被動電路與製造方法。
被動電路包含用於一半導體裝置之運作的重要部件。被動電路可包含例如：電感器、電阻器、電容器、導體與變壓器等裝置。電感器依一電流變化量成比例地感應電壓，以抑制電流的快速變化。根據在一電路中的電流變化造成的電磁感應所產生的一反電動勢的比率被稱為電感(L)。電阻器是對電流通過具有阻抗的裝置。另一方面，電容器是用於儲存電荷的裝置，由一對或多對由絕緣體隔開的導體組成。功率組合器將來自多個端口的一預定電磁功率量耦合到一單端口，從而增強訊號的功率準位。變壓器是一種靜電裝置，其經由電磁感應在兩個或多個電路之間轉換電能。
半導體裝置中的被動電路之部件的製造方法包括在複數個佈線層上的微影、蝕刻與沉積製程。為了連接不同的佈線層中製造的分離部件與它們的組成元件，通孔內連線路需要經由複數個佈線層來製造。通孔內連線結構將提供部件的各個組成部分從一個佈線層到另一個佈線層的電性連接。
舉例而言，在製造一電感器時，一第一線圈形成在一第一佈 線層，且一第二線圈(或地道連接)形成在一第二佈線層。一通孔內連線路隨後製造在一中間佈線層中來連接形成在不同佈線層上的第一線圈與第二線圈。類似的製程也需要用在該被動電路的其他部件與每個部件間彼此的連接，例如：一第一佈線層上的一電阻器與形成在一第二和第三佈線層上的電容器之部件。該等製程變得非常複雜，並導致顯著的製程成本與變異性。此外，在不同佈線層上的部件與其組成部分在半導體晶片上使用大量的區域，此就技術節點繼續向小尺寸發展而言尤為重要。
在本揭露的一態樣中，一種結構包括：一被動電路，包括複數個部件，每一部件都形成在一單佈線層；多個內連線路，其位在該相同佈線層，並連接該被動電路的複數個部件。
在本揭露的一態樣，一種結構包括：一第一被動部件與其組成結構，由一金屬佈線組成，並且完全地形成在一單佈線層中；一第二被動部件與其組成結構，由一金屬佈線組成，並且完全地形成在該單佈線層中；以及一金屬內連線結構，完全地位在該單佈線層中，並將該第一被動部件連接到該第二被動部件，從而在該單佈線層中形成一被動電路。
在本揭露的一個方面，一種製造被動電路的方法，包括：將一第一被動部件及其組成結構完全地形成在一單佈線層中，其中該第一被動部件及其組成結構係由一金屬佈線組成；將一第二被動部件與其組成結構完全地形成在該單佈線層中，其中該第二被動部件與其組成結構係由一金屬佈線組成；以及將一金屬內連線結構完全地形成在該單佈線層中，並將該第一被動部件連接到該第二被動部件，從而在該單佈線層中形成一被動電路。
10‧‧‧結構
12‧‧‧後段製程部件
12a‧‧‧絕緣體材料
14‧‧‧磁性層
16‧‧‧重分佈層
16a‧‧‧金屬材料
18‧‧‧電感器
18a‧‧‧電感器(或電阻器)
18b‧‧‧電感器(或電阻器)
18c‧‧‧電感器
18c’‧‧‧電感器
18c”‧‧‧電感器
20‧‧‧開口
22‧‧‧電容器
22a‧‧‧交錯指狀部
22b‧‧‧交錯指狀部
30a‧‧‧變壓器
30a’‧‧‧主要電感器
30a”‧‧‧次要電感器
30b‧‧‧變壓器
30b’‧‧‧主要電感器
30b”‧‧‧次要電感器
40a、40b‧‧‧功率組合器
40a’‧‧‧環形電感器
40a”‧‧‧曲折形變壓器
50‧‧‧電阻器
50a‧‧‧長條形電阻器
50b‧‧‧彎曲形(階梯正弦形)電阻器
50c‧‧‧開槽式電阻器
50c’‧‧‧開槽
100‧‧‧被動電路
150‧‧‧示意圖
160‧‧‧被動電路
200‧‧‧高μ材料
250‧‧‧內連線路；金屬內連線路
300‧‧‧高k材料
350‧‧‧變壓器
400‧‧‧電阻器
500‧‧‧主動電路
510‧‧‧晶片；矽基絕緣/矽鍺晶片
550‧‧‧通孔內連線路
560‧‧‧介電材料
C1‧‧‧電容器
C2‧‧‧電容器
L1‧‧‧電感器
L2‧‧‧電感器
L3‧‧‧電感器
P1‧‧‧端口
P2‧‧‧端口
P+、P1+、P2+、P3+‧‧‧端口
P-、P1-、P2-、P3-‧‧‧端口
S+‧‧‧端口
S-‧‧‧端口
T1‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧厚度
T4‧‧‧厚度
藉由本揭露的範例性具體實施例之非限制性示例，本揭露將參照複數個所提及的圖式在以下詳細說明中描述。
圖1顯示了在單金屬層上的被動裝置/電路之一示意圖。
圖2A至圖2C顯示了根據本揭露的各態樣之實現在單重分佈層上的不同電感器或電阻器構造(圖案)。
圖3顯示了根據本揭露的各態樣之一電容器構造(圖案)。
圖4A與圖4B顯示了根據本揭露的各態樣之不同變壓器構造(圖案)。
圖5A與圖5B顯示了根據本揭露的各態樣之不同功率組合器構造(圖案)。
圖6A至圖6C顯示了根據本揭露的各態樣之一電阻器的不同構造。
圖7A顯示了根據本揭露的各態樣之包括電阻器與電感器的一被動電路。
圖7B顯示了根據本揭露的各態樣之包括電容器與電感器的一被動電路。
圖8顯示了根據本揭露的各態樣之單佈線層上的被動電路的一示意圖與一晶片圖像。
圖9顯示了根據本揭露的各態樣之單佈線層上的被動電路的分解圖。
圖10顯示了根據本揭露的各態樣之單佈線層上的被動電路製造過程的製程變異性模擬。
圖11顯示了根據本揭露的各態樣之一系統層設計。
本揭露有關於半導體結構，更特別有關於集總單平面(例 如：單佈線層)被動電路與製造方法。更具體地，本揭露有關於單平面(例如：單層)被動電路，例如：電阻器、電容器、電感器與變壓器的任何組合。就優勢而言，藉由實現在此描述的結構與方法，互補式金氧半導體(Complementary metal-oxide-semiconductor，CMOS)製程與相關的處理複雜度(例如：製程變異性)相較於在半導體晶片的複數個佈線層上所提供的習知被動電路，則可顯著減化。此外，被動電路可在許多不同技術如：採用矽鍺或矽覆絕緣層上(Silicon on insulator，SOI)技術實施的毫米波應用與控制電路中，達成更高的性能要求。例如：被動電路可提供在重分佈層中，而主動電路可提供在晶片的矽鍺層/矽基絕緣層中，從而降低成本與複雜度，同時達到更高的性能。
在多個具體實施例中，被動電路如：電阻器、電容器、電感器、變壓器與功率組合器等係提供在半導體晶片的一單佈線層上，且無需或免除通孔內連線結構來連接任何個別部件或多個部件。在多個具體實施例中，舉例而言，被動電路可以提供在半導體晶片的一重分佈層或一後段製程層(Back end of the line layer，BEOL layer)中。被動電路可以藉由一圖案轉移(例如：一單圖案化製程與一單蝕刻製程)到一銅片上來製造。該圖案化的銅片可以是安裝在CMOS晶片上的一分離部件。
被動電路可在單佈線層上利用具有不同形狀的許多不同部件來實現。藉由非限制性範例，下列部件與其彼此的連接可在單佈線層中實現：(i)電感器可以是圓形、馬蹄形且具有曲折線(多個轉彎與區段)；(ii)電容器可以是在單佈線層的金屬電容器上的交錯指型金屬(inter-digitated metal)；(iii)耦合電感器可形成呈一環形或一髮針形(hair-pin)，以形成變壓器；及以 (iv)電阻器可形成呈一長條形或一彎曲形。
此外，在一實作例中，電感器與變壓器可在重分佈層中使用磁性材料來實現，以減小尺寸。又，電容器可實現在如：重分佈層中，具有高k介電材料，以形成一更小的覆蓋面積(footprint)。在進一步的具體實施例中，任何被動電路可提供在重分佈層中，且主動電路可提供在晶片的矽鍺層/矽基絕緣層中。
藉由將被動電路形成在一單佈線層上，僅需利用到單一微影、蝕刻與沉積製程，因此相較於習知電路製程而言，此可節省顯著的成本，並降低製程的變異性。另外，藉由將被動電路實現在一單層上，可分別為電感器與電容器提供選擇性的高μ與高k材料，以提高裝置性能。此外，藉由在一單層上實現被動電路係可節省晶片上的顯著空間，例如：其電路相較於複數個佈線層上的習知電路而言更為緊縮。
本揭露的被動電路可使用許多不同的工具並以多種方式來製造。然而，在一般情況下，該些方法與工具係用以形成尺寸為微米級與奈米級的結構。用於製造本揭露的被動電路的方法(即技術)已由積體電路(Integrated circuit，IC)技術採用。例如：該等結構是建構在晶圓上，並實現在晶圓頂部上微影製程的圖案化薄膜材料上。更特別是，被動電路的製造使用了三個基本建構方塊：(i)在一基板上沉積薄膜材料、(ii)藉由微影成像技術，在該等薄膜的頂部上施加一圖案化遮罩、以及(iii)選擇性地蝕刻該等薄膜至該遮罩。
圖1顯示了根據本揭露的各態樣之在一單層上的被動電路、其他特徵與其各自的製程之一示意圖。更具體而言，圖1的結構10包含：由參考標號12所表示的後段製程(BEOL)部件。該等後段製程部件可以是多個內連線路、佈線層等，其提供在絕緣體材料12a中的複數個金屬層上。在多個具體實施例中，絕緣體材料12a可以是一氧化材料。一可選的磁性層14提供在後段製程部件12與一重分佈層16之間。在多個具體 實施例中，磁性層14可用於減小電感器尺寸。
重分佈層16代表一單佈線層，其可包含在此描述的任何被動電路的部件之組合。例如：重分佈層16的金屬材料16a可代表如：電阻器、電容器、電感器、變壓器與功率組合器的任何組合，其係藉由使用單一微影、蝕刻與金屬沉積製程製造於一單佈線層中。在此描述的單一製程將亦包含在該單佈線層上形成相關聯的多個內連線路，以連接不同的部件，並形成該被動電路。因此，就優勢而言，藉由將被動電路16a形成在一單佈線層中，因此並不需要通孔內連線結構來連接在不同金屬層上所形成的多個部件。
圖案化製程可用來提供在包含此處所述之該被動電路之一單佈線層(例如：重分佈層)上該等部件的任何期望之形狀。該被動電路可藉由一圖案轉移(例如：單一圖案化製程與單一蝕刻製程)到一銅片上來製造，該銅片可以是安裝在CMOS晶片上的一分離部件。
或者，舉例而言，金屬化結構如：被動電路16a可藉由在絕緣體材料16上設一光阻層(resist)而形成，該光阻層可暴露於一能量(光能)，以形成任何期望形狀之一圖案(開口部)。選擇性化學蝕刻，例如：反應離子蝕刻(Reactive ion etching，RIE)的一蝕刻製程將被用在一單佈線層中，並經由該光阻層的開口，在絕緣體材料16中形成一個或多個溝槽。然後，該光阻層可藉由一習知的氧氣灰化(oxygen ashing)製程或其他已知的剝離劑而移除。在移除該光阻層之後，導電材料可藉由任何習知的沉積製程，例如：化學氣相沉積(Chemical vapor deposition，CVD)製程沉積在該等溝槽內，以形成該被動電路的部件與內連線路。因此，該導電材料將沉積在一單金屬層上，且無任何通孔內連線結構。任何在絕緣體材料16表面上的殘餘材料可藉由習知的化學機械拋光(Chemical mechanical polishing，CMP)製程來去除。
以此方式，整個被動電路如：電阻器、電容器、電感器、變 壓器與功率組合器的任何組合可連接在一起，而無需額外的通孔內連線結構。又，隨著製造複雜度顯著降低，對於每個不同的被動部件將存在較少的製程變異性，從而導致穩固的電路特性(相較於習知的裝置而言)。此外，藉由實施額外的微影、蝕刻與沈積方法，亦將容易導入其他材料到該被動電路，以增強其性能。例如：圍繞該電感器與該電容器的絕緣體材料16可被移除，並分別由選擇性的高μ與高k材料來代替，以提升裝置性能。
圖2A至圖2C顯示了根據本揭露的各態樣之不同的電感器或電阻器構造(圖案)。例如：圖2A中所示的電感器(或電阻器)18a可以是一環形電感器(例如：馬蹄形)，而圖2B中的電感器(或電阻器)18b是一曲折線(例如：多個轉彎/區段)。圖2C顯示了電感器18c、18c'、18c"可以具有針對不同性能而訂製的不同厚度。圖2C的電感器18c、18c'、18c"可由許多不同的形狀(如圖2A與圖2B所示者)來實現。
更具體而言，圖2A的電感器(或電阻器)18a包含提供在一單金屬層上的金屬線，其形成為一環形，且在端口P1、P2間具有一開口20。在圖2B的電感器(或電阻器)18b中，該等金屬線圖案化成如一階梯正弦圖案，且其具有端口P1、P2位於每一末端。在具體實施例中，曲折的電感器/電阻器18b內的每一連續曲段之間的間隔能以一恆定速率或任何其他單調速率(包括週期性恆定)增加，其中該等速率係為從一個端口P1移動到另一個端口P2的速率。該等曲折轉彎部的厚度可根據頻帶而變化，其中對於低頻帶具有一較高厚度，而對於高頻帶具有較低厚度。在此尚考慮了電感器(或電阻器)的幾個其他形狀，例如：圓環形、碎曲折線形。
圖2C中所示的電感器18c、18c'、18c"可以是單一電感器或複數個電感器。在任何不同的應用中，電感器18c、18c'、18c"或其區段可具有不同的厚度，該等厚度可針對不同的頻率而訂製。在多個具體實施例中，較厚的電感器18c將用於一最低頻率(頻率1)，最薄的電感器18c"將用於最高頻率(頻率3)，而中間厚度的電感器將用於一中間頻率(頻率 2)，其中頻率1<頻率2<頻率3。舉例而言，頻率3可以是5GHz，頻率1可以是1GHZ，而頻率2是介於5GHz與1GHz之間的任何頻率。以此方式，電感器可針對不同的頻率訂製。另外，該等曲折轉彎部的每一連續區段的一間隔能以一恆定速率或其他單調速率而增加，其中對於低頻帶具有一較窄的間隔，而對於較高頻帶則具有一較高的間隔。
仍再參考圖2A至圖2C，電感器18a至18c"(或由複數個電感器製成的變壓器)可嵌入絕緣體材料或高μ材料中，以增加密度。在高μ材料的情況下，該材料可以選擇性地沉積在該相同佈線層中的電感器(或變壓器)線圈之周圍。該高μ材料可以是如：具有非常高導磁率(permeability)的鐵磁性合金，用以增強電感密度，同時屏蔽敏感性電子裝置以免受靜電或低頻磁場影響。該高μ材料可以是鐵鎳合金，更具體地，大約77%的鎳、16%鐵、5%銅、2%鉻或鉬。在另一個例子中，該高μ材料可包含大約80%的鎳、5%的鉬、少量的各種其他元素如：矽、與剩餘12%至15%的鐵。
圖3顯示了根據本揭露的各態樣之一電容器構造(圖案)。在圖3中，電容器22可以是一金屬絕緣體金屬電容器(metal insulator metal capacitor)，其在一單佈線層上具有交錯指狀部22a、22b(例如：交錯梳狀結構)。在多個具體實施例中，交錯指狀部22a、22b分別代表一第一電容器板與一第二電容器板，其中絕緣體材料將該等兩個電容器板分開。交錯指狀部22a、22b之間的寬度與間隔可變化，用以在不同頻帶中提高性能。另外，電容器22可由高k介電材料所包圍，以提高性能。該高k介電材料提供在該相同佈線層上，並且可以是任何高k介電材料，例如：HfO2、Al2O3、Ta2O3、TiO2、La2O3、SrTiO3、LaAlO3、ZrO2、Y2O3、Gd2O3、以及包含其多層的組合。
圖4A與圖4B顯示了根據本揭露的各態樣之不同變壓器構造(圖案)。更具體而言，圖4A中所示的變壓器30a是一環形變壓器，而 在圖4B中所示的變壓器30b是一曲折形變壓器。環形變壓器30a包含兩個單獨的金屬線(例如：主要電感器30a'與次要電感器30a")，其以一環形形成在一單金屬層中，且在端口P+、P-、S+、S-之間具有一開口20。在圖4A中，端口P+、P-、S+、S-各自位於同一側。又，在多個具體實施例中，如前已經描述，變壓器30a、30b可嵌入於絕緣體材料或高μ材料內，以增加密度。本領域中熟習該項技術者應可理解，在此亦可考慮用在變壓器的幾個其他形狀，例如：圓環形與曲折線形。
參考圖4B，曲折形變壓器30b包含兩條金屬線(例如：主要電感器30b'與次要電感器30b")，每一金屬線在一單金屬層中圖案化成一階梯正弦圖案，且端口P+、P-位於端口S+、S-的一反向側。在此具體實施例中，曲折形變壓器30b包含每個連續區段之間的間隔，該間隔能以一恆定速率或任何其他單調速率(包括週期性恆定)增加，其中該等速率係為從一個端口P1移動到另一個端口P2的速率。
圖5A與圖5B顯示了根據本揭露的各態樣之不同功率組合器構造(圖案)。更具體而言，圖5A與圖5B中所示的功率組合器40a的每一者可包括複數個環形電感器40a'與一個曲折形變壓器40a"。如該些構造的每一者所示，每一環形電感器40a'提供在曲折形變壓器40a"的一部分中。在圖5A中，端口P+、P-、S+、S-各自位於同一側，而在圖5B中，端口P+、P-位於端口S+、S-的一反向側。亦應該理解到，不同的功率組合器構造的厚度可沿其長度而變化，例如：部分具有一選擇性更厚的部分與更薄的部分。更具體而言，曲折形變壓器40a"可包含基於輸入到多個環形電感器40a'的電壓所變化的厚度。例如：較厚的部分可用於處理較高的電流(電壓)及用於在較高電流(電壓)下發生的電子遷移問題。
圖6A至圖6C顯示了根據本揭露的各態樣之一電阻器的不同構造。更具體而言，圖6A顯示了一長條形電阻器50a，而圖6B顯示了一彎曲形(階梯正弦形)電阻器50b。圖6C顯示了一開槽式電阻器50c。 雖然圖6C中顯示了兩個開槽50c'，但應該理解到，任何數量的開槽50c'可被提供，用以減小或增加電阻器50c的整體電阻值。另外，開槽50c'可具有不同的寬度，以減小或增加電阻器50c的整體電阻值。例如：由於該電阻器本身存在更少的金屬，一較寬的開槽或更多的開槽將增加電阻器50c的整體電阻值。類似地，藉由分別減小或增加長條形電阻器50a或彎曲形電阻器50b的厚度，長條形電阻器50a或彎曲形電阻器50b的電阻值將可增大或減小。
在進一步的多個具體實施例中，圖6A至圖6C所示的任一電阻器50a、50b、50c可受一高能量注入，以增加其電阻率。例如：電阻器50a、50b、50c可受高能量(例如：4-10KeV)氦離子束注入，此將破壞其晶格，導致散射增加及遷移率與導電率降低(因此具有一更高的電阻率)。
圖7A顯示了根據本揭露的各態樣之一被動電路的組合，其包括一電阻器50與一電感器18。在多個具體實施例中，電阻器50與電感器18形成在一單佈線層如：重分佈層上，而不需要通孔內連線路。電阻器50與電感器18亦可具有不同的厚度，電阻器50具有一厚度T1，其小於電感器18的厚度T2，例如：T1<T2。如本領域中熟習該項技術者應理解，電阻器50的厚度之減小將導致一窄的寬度(例如：更少的金屬)，因此會導致電阻值的增加。電阻器50亦可受高能量(例如：4-10KeV)氦離子束注入，此將破壞其晶格，導致散射增加及遷移率與導電率降低(因此具有一更高的電阻率)。在多個具體實施例中，電阻器50與電感器18可藉由一減法或一加法製程而形成，如本領域中熟習該項技術者應理解，在此將不需要進一步做說明。
圖7B顯示了根據本揭露的各態樣之一被動電路的組合，其包括一電感器18與一電容器22。在多個具體實施例中，電感器18與電容器22形成在一單佈線層，如：重分佈層上，而不需要通孔內連線路。電感器18與電容器22可具有不同的厚度，電感器18具有一厚度T3，其小於電 容器22的厚度T4，例如：T3<T4。如本領域中熟習該項技術者應理解，電容器22的厚度之增加將導致更多的金屬，因此會導致電容值的增加。在多個具體實施例中，電容器22與電感器18可藉由一減法或一加法製程而形成，如本領域中熟習該項技術者應理解，在此將不需要進一步做說明以完全理解本結構。
圖8顯示了根據本揭露的各態樣之單佈線層上的被動電路160的一示意圖150與一晶片圖像。更具體而言，圖8顯示了在該晶片圖像上複數個電感器L1、L2、L3與複數個電容器C1、C2在一單佈線層中連接在一起，以形成一被動電路160(不需要任何通孔內連線結構)。在此構造中，電感器L1、L2、L3表示成曲折線，而電容器C1、C2是交錯指型金屬絕緣體金屬電容器(例如：具有交錯指狀部的梳狀結構)，其中每一者都藉由內連線路250在該相同佈線層上連接在一起(因此不需通孔內連線路來形成該被動電路)。
如此所顯示，藉由實現在此所述的結構與製程，不同的部件，如：電感器、電容器、電阻器等可被嵌入一單佈線層內，並在該單佈線層內連接在一起，以減小整體的尺寸。該些不同的部件可於重分佈層或其它裝置層(包含一個或多個後段製程層)中形成被動電路。此外，單一晶片可包含數個不同的佈線層，其具有該等單一佈線層的任何組合，並包含在此所述的被動電路。再者，被動電路可提供在該重分佈層中，且任何主動電路可提供在晶片的矽鍺層/矽基絕緣層中。
圖9顯示了根據本揭露的各態樣之單佈線層上的被動電路的一三維立體圖。在該表示圖中，複數個電感器L1、L2、L3顯示出具有各種尺寸，並嵌入於一選擇性置放的高μ材料200中。另外，複數個電容器C1、C2是各種尺寸的交錯指型金屬絕緣體金屬電容器(例如：具有交錯指狀部的梳狀結構)，該等電容器C1、C2藉由內連線路250在一相同佈線層上連接到複數個電感器L1、L2、L3。電容器C1、C2顯示出被嵌入在一選擇性 置放的高k材料300。
再者，如圖9的表示圖所示。藉由實現在此顯示的結構，一單佈線層中可形成具有複數個指狀部的電容器C1、C2之一第一板、形成具有複數個指狀部的電容器C1、C2之第二板的相同佈線層之一部分、以及一第一金屬內連線路250，其使用該相同佈線層連接到複數個電感器L1、L2、L3中之一者的最後一線圈/區段，且該最後一線圈/區段也在該相同佈線層上。使用相同佈線層的金屬內連線路250亦可連接到具有一個或多個轉彎/區段的變壓器350之一主要線路，其中相同佈線層的一部分形成了具有一個或多個轉彎/區段的變壓器350之次要線路，另外(或替代地)，使用相同佈線層等的一金屬內連線路250可使用該相同佈線層連接到一電阻器400的區段(第一區段與最後區段)。
圖10顯示了根據本揭露的各態樣之模擬結果，其例示了使用一單佈線層所實現的被動電路上之製造過程的變異性影響。更特別地，圖10的圖表顯示了用於製造該被動電路的製程變異性係良好地集中於中央，例如：最小的製程變異性。圖表(a)顯示了主要中心落在大約61GHz的一頻率。圖表(b)顯示了主要中心落在大約22.5GHz的一3dB頻寬。圖表(c)顯示了主要中心落在大約1.4dB的一插入損耗，而圖表(d)顯示了主要中心落在大約18dB的一回波損耗。因此，濾波器(filter)顯示出具有明顯較少的製程變異性，如此將更加穩固(相較於在複數個佈線層上提供的習知電路而言)。
圖11顯示了根據本揭露的各態樣之一系統層設計。更具體而言，該系統層設計包含提供在重分佈層16中的被動電路100，及在晶片510的矽鍺層/矽基絕緣層中的一主動電路500。更具體而言，如圖11所示，被動電路100可以是完全地建構於重分佈層16中的高性能被動電路100。在多個具體實施例中，除了在此已經描述的被動電路或作為其替代的被動電路之外，高性能被動電路100可包含如：濾波器、耦合器、分配器、組 合器。舉例而言，主動電路500可包含數位、類比與射頻(Radio frequency，RF)方塊。例如：主動電路可包含在前段製程(Front end of line，FEOL)所建構的MOS/NPN電晶體，並使用在矽基絕緣/矽鍺晶片510中的後段製程(BEOL)來形成被動電路。再者，如圖11所示，例如：被動電路100藉由延伸穿過一介電材料560的通孔內連線路550連接到主動電路500(重分佈層16結合在介電材料560的一側上，而晶片520結合在介電材料560的另一側上)。
如上所述的方法係用於製造積體電路晶片。由其所製造的積體電路晶片可由製造商以原始晶圓形式(亦即，如具多個未封裝晶片的單一晶圓)如：一裸晶、或以一封裝形式而被分配。在後者情況下，晶片安裝在單一晶片封裝中(例如：一塑料載體，其具有固定到一母板或其他更高階載體的引腳)或在一多晶片封裝中(例如：一陶瓷載體，其具有表面內連或埋置內連中任一者或兩者兼具)。在任何情況下，晶片後續集成至其他晶片、分離電路元件及/或其他信號處理裝置，以作為(a)一中間產品(例如：一母板)或(b)一終端產品的一部分。該終端產品可以是包含積體電路晶片及中央處理器的任何產品，其範圍從玩具與其他低端應用到具有顯示器、鍵盤或其他輸入裝置的高級電腦產品。
本揭露之各種具體實施例的描述已經出於例示的目的而呈現，但是並非旨在窮舉或限制於所揭露的具體實施例。在不脫離所描述的具體實施例之範圍與精神的情況下，許多修改與變化對於本領域中具有通常技術者而言是顯而易見的。在此所用的術語經選擇來用以最佳解釋具體實施例的原理、市場中發現的技術之實際應用或技術改進，或使本領域中具有通常技術者能夠理解在此揭露的具體實施例。
10‧‧‧結構
12‧‧‧後段製程部件
12a‧‧‧絕緣體材料
14‧‧‧磁性層
16‧‧‧重分佈層
16a‧‧‧金屬材料

Claims (20)

  1. 一種被動電路結構，包括：一被動電路，包括複數個部件，每一部件都形成在一相同佈線層，該等複數個部件包括一電阻器、一電感器、一變壓器、一功率組合器、一濾波器、一耦合器、一分壓器及/或一電容器的組合；多個內連線路，位在該相同佈線層，並彼此相互連接到每一個該被動電路的複數個部件；多個後段線路部件，設置在絕緣材料中的多個金屬層上；以及一磁性材料層，設置在該被動電路和具有該等後段線路部件的該絕緣體材料之間。
  2. 如申請專利範圍第1項所述之結構，其中該複數個部件完全地形成在一重分佈層中，且無通孔內連線路。
  3. 如申請專利範圍第1項所述之結構，其中該複數個部件係藉由圖案轉移在一銅片上，該銅片是一分離部件，其安裝在一CMOS晶片上。
  4. 如申請專利範圍第1項所述之結構，其中該複數個部件包括該電阻器，其呈一長條形與一彎曲形中的至少一者。
  5. 如申請專利範圍第4項所述之結構，其中該電阻器的一晶格受一離子束破壞，以增加散射，並降低遷移率與導電率。
  6. 如申請專利範圍第1項所述之結構，其中該複數個部件是在 該相同佈線層上連接在一起的該電阻器與該電感器，該電感器的厚度大於該電阻器的厚度。
  7. 如申請專利範圍第1項所述之結構，其中該電感器是具有不同訂製厚度的複數個電感器，其中相較於較薄厚度者而言，較大厚度者係訂製於一較低的頻率。
  8. 如申請專利範圍第1項所述之結構，其中該電容器具有一訂製厚度，其大於該電感器的厚度。
  9. 如申請專利範圍第1項所述之結構，其中該電容器是一個或多個金屬絕緣體金屬電容器，其在該相同佈線層上形成多個交錯梳狀結構，且一高k介電材料選擇性地置放在該等梳狀結構內。
  10. 如申請專利範圍第1項所述之結構，更包括一主動電路，其位在一矽鍺晶片或一矽基絕緣晶片的一前段製程層或一後段製程層，其中該被動電路完全地設置在一重分佈層中，且該被動電路係經由延伸通過一介電材料的多個通孔內連線結構連接到該主動電路。
  11. 如申請專利範圍第1項所述之結構，其中該複數個部件包含一個或多個電感器及/或變壓器，且一高μ材料選擇性地置放在該一個或多個電感器及/或變壓器之周圍。
  12. 一種被動電路結構，包括：一被動電路，包括複數個部件，每一部件都形成在一相同佈線層；以及 多個內連線路，位在該相同佈線層，並連接該被動電路的複數個部件；其中該複數個部件包含一個或多個金屬絕緣體金屬電容器，其在該相同佈線層上形成一交錯梳狀結構，且其中該等交錯梳狀結構的指狀部之間的寬度與間隔針對不同頻帶而變化，且一佈線的厚度選擇性地增加，導致該梳狀結構的側壁電容器增加。
  13. 一種被動電路結構，包括：一被動電路，包括複數個部件，每一部件都形成在一相同佈線層；以及多個內連線路，位在該相同佈線層，並連接該被動電路的複數個部件；其中該複數個部件包含一個或多個電感器，該電感器由多個曲折轉彎部組成，該等曲折轉彎部具有以一恆定速率或一單調速率變化的一總寬度或一總長度，該等曲折轉彎部的厚度根據該頻帶而變化，且該等曲折轉彎部的每一連續段的一間隔以一恆定速率或其他單調速率增加，且對於低頻帶具有一較窄的間隔，而對於較高頻帶則具有一較高的間隔。
  14. 一種被動電路結構，包括：一第一被動部件與其組成結構，由一金屬佈線組成，並且完全地形成在一單佈線層中，該第一被動部件係由設置在該單佈線層上的高k介電材料所包圍；一第二被動部件與其組成結構，由一金屬佈線組成，並且完全地形成在該單佈線層中，該第二被動部件係嵌入於一高μ材料中，該高μ材料是一鐵磁性合金，具有增強電感密度的性能，同時屏蔽電子設備 免受靜電或低頻磁場的影響；以及一金屬內連線路結構，完全地位在該單佈線層中，並將該第一被動部件連接到該第二被動部件，從而在該單佈線層中形成一被動電路。
  15. 如申請專利範圍第14項所述之結構，其中該第一被動部件與該第二被動部件並無通孔內連線路用來將其組成結構電性連接一起，並且該第一被動部件是一電容器，該第二被動部件是一電感器或一變壓器。
  16. 如申請專利範圍第15項所述之結構，其中該電容器是一個或多個金屬絕緣體金屬電容器，其在該單佈線層上形成多個交錯梳狀結構，且該高k介電材料選擇性地置放在該等交錯梳狀結構之周圍。
  17. 如申請專利範圍第15項所述之結構，其中該高μ材料係選擇性地置放在該單佈線層中的該等電感器及/或變壓器之周圍。
  18. 如申請專利範圍第14項所述之結構，其中該單佈線層是一重分佈層，該結構更包括多個主動電路，其位在一矽基晶片上，且至少該第一被動部件藉由一介電材料中的一通孔內連線路連接到該等主動電路，其中該介電材料係結合到該重分佈層與該矽基晶片。
  19. 一種被動電路結構，包括：一第一被動部件與其組成結構，由一金屬佈線組成，並且完全地形成在一單佈線層中；一第二被動部件與其組成結構，由一金屬佈線組成，並且完全地形成在該單佈線層中；以及 一金屬內連線路結構，完全地位在該單佈線層中，並將該第一被動部件連接到該第二被動部件，從而在該單佈線層中形成一被動電路；其中電感器由多個曲折轉彎部組成，該等曲折轉彎部具有以一恆定速率或一單調速率變化的一總寬度或一總長度，且該等曲折轉彎部的每一連續段的一間隔以一恆定速率或其他單調速率增加。
  20. 一種被動電路結構，包括：一第一高性能被動部件與其組成結構，由一金屬佈線組成，並且完全地形成在一單佈線層中；一第二被動部件與其組成結構，由一金屬佈線組成，且完全地形成在該單佈線層中，並且嵌入於選擇性設置的高k電介質材料中，該第二被動部件不同於該第一高性能被動部件；一金屬內連線路結構，完全地位在該單佈線層中，並將該第一高性能被動部件連接到該第二被動部件；在一晶片中提供的主動電路；一介電材料，其一側連結到該單佈線層，另一側連結合到該晶片；以及一通孔內連線，其延伸穿過該介電材料並連接到該晶片的該主動電路且連接到該至少第二被動部件。
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