TWI716918B

TWI716918B - 電子裝置、記憶體裝置及其記憶資料的讀取方法

Info

Publication number: TWI716918B
Application number: TW108122724A
Authority: TW
Inventors: 張欽鴻; 張坤龍; 陳耕暉
Original assignee: 旺宏電子股份有限公司
Priority date: 2019-06-27
Filing date: 2019-06-27
Publication date: 2021-01-21
Also published as: TW202101243A

Abstract

一種電子裝置、記憶體裝置以及記憶資料的讀取方法被提出。記憶體裝置包含儲存電路、記憶體電路、附加資訊產生電路以及輸入輸出介面。儲存電路儲存指定資料長度資訊。記憶體電路依據讀取指令產生至少一記憶資料。附加資訊產生電路依據指定資料長度資訊以針對各記憶資料進行附加資訊運算，以產生對應各記憶資料的附加資訊。輸入輸出介面接收讀取指令以及依序輸出至少一記憶資料以及對應的附加資訊。

Description

電子裝置、記憶體裝置及其記憶資料的讀取方法

本發明是有關於一種電子裝置、記憶體裝置、記憶資料的讀取方法，且特別是有關於一種具有附加資訊產生電路的電子裝置及其記憶體裝置，以及其記憶資料的讀取方法。

為了確認所傳輸的資料的完整性，記憶體裝置通常會針對被讀取的記憶資料附加對應的一段資訊，例如訊息鑑別碼（Message authentication code，MAC）。訊息鑑別碼是經過特定演算法後產生的一小段資訊，檢查某段訊息的完整性，以及作為訊息的身分驗證。訊息鑑別碼可以用來檢查在訊息傳遞過程中，其內容是否被更改過。同時可以作為訊息來源的身分驗證，確認訊息的來源。訊息鑑別碼會連同被讀取的記憶資料一起傳送到資料傳收端，作為資料傳收端驗證記憶資料之用。然而，記憶體裝置會等待欲傳輸的資料備妥後才進行附加資訊的運算，因而增加了讀取時間並降低了讀取的效能。

本發明提供一種記憶資料的讀取方法、記憶體裝置以及電子裝置，可以減少記憶體的讀取時間並增加讀取的效能。

本發明的記憶資料的讀取方法包括：提供儲存電路以儲存指定資料長度資訊；接收讀取指令，依據讀取指令以由記憶體電路讀出至少一記憶資料；依據指定資料長度資訊以針對各記憶資料進行附加資訊運算，以產生對應各記憶資料的附加資訊；以及依序輸出記憶資料以及對應的附加資訊。

本發明的記憶體裝置包含儲存電路、記憶體電路、附加資訊產生電路以及輸入輸出介面。儲存電路用以儲存指定資料長度資訊。記憶體電路用以依據讀取指令產生至少一記憶資料。附加資訊產生電路用以依據指定資料長度資訊以針對各記憶資料進行附加資訊運算，以產生對應各記憶資料的附加資訊。輸入輸出介面用以接收讀取指令，以及依序輸出記憶資料以及對應的附加資訊。

本發明的電子裝置包含上述的記憶體裝置以及主機。主機包括主機輸入輸出介面以及驗證電路。主機輸入輸出介面用以發出讀取指令，以及依序接收記憶資料以及對應的附加資訊。驗證電路用以依據附加資訊針對對應的記憶資料進行驗證。

基於上述，本發明藉由指定資料長度資訊，針對等於設定長度的記憶資料先行進行附加資訊運算，以即時輸出記憶資料以及對應的附加資訊，有效減少記憶資料的讀取時間，並增加記憶資料的讀取效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參照圖1，圖1繪示本發明一實施例的記憶體裝置的示意圖。記憶體裝置100包含記憶體電路110、附加資訊產生電路120、輸入輸出介面130以及儲存電路140。

記憶體電路110用以依據寫入指令以將記憶資料寫入記憶體電路110，以及依據讀取指令CMD以將記憶資料DA讀出。附加資訊產生電路120耦接記憶體電路110，用以接收記憶體電路110依據讀取命令CMD所產生的記憶資料DA，並針對記憶資料DA進行附加資訊運算，以產生對應記憶資料DA的附加資訊MAC。在本實施例中，附加資訊產生電路120所產生的附加資訊MAC為訊息鑑別碼（Message authentication code）。訊息鑑別碼是將資料經過特定演算後所產生的一小段資訊，作為資料的身分驗證之用，以確認資料的完整性（是否被更改過）。訊息鑑別碼的演算法中，通常會使用帶密鑰的雜湊函式（Cryptographic hash function）。本領域之技術人員熟知訊息鑑別碼的產生細節，故在此省略說明。在其他實施例中，附加資訊產生電路120所產生的附加資訊MAC可以是數位簽章（Digital Signature）。本發明並不限制附加資訊MAC的類型。

輸入輸出介面130耦接記憶體電路110以及附加資訊產生電路120，輸入輸出介面130用以接收讀取指令CMD以及依序輸出各記憶資料DA以及對應的該附加資訊MAC。一般來說，輸出記憶資料DA之後緊接著輸出對應前述記憶資料DA的附加資訊MAC。

儲存電路140耦接附加資訊產生電路120。儲存電路140用以儲存指定資料長度資訊I，以供附加資訊產生電路120讀取。儲存電路140所儲存的指定資料長度資訊I指示一指定長度。儲存電路140可以儲存一個或多個指定資料長度資訊I。在一實施例中，儲存電路140儲存一個指定資料長度資訊I（例如指示16位元組），附加資訊產生電路120可以自儲存電路140直接讀取指定資料長度資訊I。在一實施例中，儲存電路140儲存多個指定資料長度資訊I，多個指定資料長度資訊I分別指示多個指定長度（例如16位元組、32位元組、64位元組以及128位元組），並分別對應多個索引碼。在一實施例中，附加資訊產生電路120可以獲取一個索引碼，並將此索引碼傳送至儲存電路140，以讀取對應此索引碼的指定資料長度資訊I。儲存電路140可以是揮發性記憶體電路（例如動態記憶體電路、靜態記憶體電路或暫存器），或是非揮發性記憶體電路（例如唯讀記憶體電路或電子熔絲）。本發明不限制儲存電路140的型態。

請參照下面的表一，此表格示例本發明一實施例的儲存電路140所儲存的多個指定資料長度資訊I。請同時參照圖1與表一，附加資訊產生電路120可以接收索引碼，以自儲存電路140讀取對應前述索引碼的指定資料長度資訊I。換言之，儲存電路140可以依據索引碼輸出對應索引碼的一個指定資料長度資訊I。舉例來說，當索引碼被指定為兩個位元的二進位碼00時，附加資訊產生電路120依據前述索引碼從儲存電路140讀取對應16 位元組（指定長度）的指定資料長度資訊I。在本實施例中，索引碼是由兩個位元所組成。在其他多個實施例中，索引碼可以單一位元表示或是以更多位元表示，設計者可依據實際的需求設置索引碼的資料寬度，沒有固定的限制。又或者，儲存電路140可以直接儲存指定長度的值。並且，本發明並不限制指定資料長度資訊I的資料形式。另外，索引碼可以是系統預設值（例如為00），也可以由發送讀取命令CMD的主機（圖1未示）所指定。表一：

索引碼	指定長度（單位：位元組）
00	16
01	32
10	64
11	128

附加資訊產生電路120在針對記憶資料DA進行附加資訊運算之前，會先自儲存電路140讀取指定資料長度資訊I，並依據指定資料長度資訊I來執行各記憶資料DA的附加資訊運算。具體來說，附加資訊產生電路120持續地接收記憶體電路110所產生的記憶資料DA，當所接收的記憶資料DA的資料長度等於指定資料長度資訊I指示的指定長度時，即針對所接收的記憶資料DA進行附加資訊運算，以產生對應所接收的記憶資料DA的附加資訊MAC。舉例來說，附加資訊產生電路120可以累計所接收的記憶資料DA的長度，並比較此長度與指定資料長度資訊I指示的指定長度。當所接收的記憶資料DA的長度與指定資料長度資訊I指示的指定長度（例如16位元組）相同時，附加資訊產生電路120針對所接收的記憶資料DA進行附加資訊運算。

在一實施例中，附加資訊產生電路120可以針對長度為16位元組的一筆記憶資料DA產生對應的附加資訊MAC。在另一實施例中，附加資訊產生電路120可以針對長度為16位元組的多筆記憶資料DA分別產生對應的多筆附加資訊MAC。換言之，附加資訊產生電路120持續地接收記憶資料DA，當已接收的記憶資料DA的長度等同於指定資料長度資訊I指示的指定長度時，即對已接收的記憶資料DA進行附加資訊運算。接著，附加資訊產生電路120繼續接收其餘的記憶資料DA，並以相同的方式對其餘的記憶資料DA進行附加資訊運算。

如此一來，當進行記憶資料DA的連續讀出動作時，一旦記憶資料DA的長度等同於指定資料長度資訊I指示的資料長度時，可針對目前接收的記憶資料DA執行附加資訊MAC的產生動作。在此同時，記憶資料DA的讀取動作可以持續的進行。也就是說，附加資訊MAC產生動作所需要的時間，不會影響到記憶資料DA的讀取所需的時間，可提升記憶體裝置的工作效能。

另一方面，附加資訊產生電路120具有進行附加資訊運算的一運算總長度資訊，並且在當附加資訊產生電路120的運算總長度資訊大於指定資料長度資訊I時，附加資訊產生電路120可使記憶資料DA與一個或多個等於0的位元相組合，並進行附加資訊運算。

在本實施例中，記憶體電路110可以是揮發性記憶體（Volatile memory）電路或非揮發性記憶體（Non-volatile memory，NVM）電路。揮發性記憶體電路可以是動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）電路、靜態隨機存取記憶體（Static Random-Access Memory，SRAM）電路或任意形式為本領域具通常知識者所熟知的揮發性記憶體電路。非揮發性記憶體電路可以是唯讀記憶體（Read-Only Memory，ROM）電路、快閃記憶體（flash memory）電路或任意形式為本領域具通常知識者所熟知的非揮發性記憶體電路。本發明並不限制記憶體電路110的類型。在本實施例中，記憶體電路110可以是NOR型快閃記憶體。在其他實施例中，記憶體電路110也可以是NAND型快閃記憶體。本領域之技術人員熟知各類記憶體電路的寫入與讀出的實施細節，故在此省略說明。

圖2繪示本發明一實施例的記憶資料的讀取方法的流程圖。請同步參照圖1與圖2，在步驟S210中，提供儲存電路140以儲存指定資料長度資訊I。在步驟S220中，由輸入輸出介面130接收讀取指令CMD，並且由記憶體電路110依據讀取指令CMD讀出至少一記憶資料DA。在步驟S230中，由附加資訊產生電路120依據指定資料長度資訊I以針對各記憶資料DA進行附加資訊運算，以產生對應各記憶資料DA的附加資訊MAC。在步驟S240中，由輸入輸出介面130依序輸出各記憶資料DA以及對應的附加資訊MAC。

其中，步驟S230更包括當附加資訊產生電路120所接收的記憶資料DA的資料長度等於指定資料長度資訊I指示的指定長度時，由附加資訊產生電路120針對所接收的記憶資料DA進行附加資訊運算。舉例來說，資訊產生電路120持續地接收記憶體電路110產生的記憶資料DA，並在所接收的記憶資料DA的長度達到指定資料長度資訊I指示的指定長度（例如16位元組）時，針對這16位元組長度的記憶資料DA進行附加資訊運算，以產生對應的附加資訊MAC。然後，資訊產生電路120以相同的方式對接下來的記憶資料DA進行附加資訊運算。

另一方面，附加資訊產生電路120具有進行附加資訊運算的一運算總長度資訊。當附加資訊產生電路120的運算總長度資訊大於指定資料長度資訊I時，步驟S230更包括由附加資訊產生電路120將記憶資料DA與一個或多個等於0的位元相組合，並進行附加資訊運算。

在步驟S240中，輸入輸出介面130可以依序地輸出第一筆記憶資料DA（長度為16位元組）以及對應的附加資訊MAC、第二筆記憶資料DA（長度為16位元組）以及對應的附加資訊MAC、…依此類推。其中，輸入輸出介面130所輸出的最後一筆資料可能為經補充的記憶資料DA（長度為16位元組）以及對應的附加資訊MAC。

請參照圖3，圖3繪示本發明另一實施例的記憶體裝置100的示意圖。記憶體裝置110包含記憶體電路110、附加資訊產生電路120、輸入輸出介面130、儲存電路140、亂數產生電路150以及金鑰產生電路160。其中，記憶體電路110、附加資訊產生電路120、輸入輸出介面130以及儲存電路140可以參照圖1所示記憶體電路110、附加資訊產生電路120、輸入輸出介面130以及儲存電路140的相關說明來類推，故不再贅述。記憶體裝置100的亂數產生電路150耦接金鑰產生電路160，用以產生亂數R。金鑰產生電路160耦接附加資訊產生電路120，用以依據亂數R來產生金鑰K。附加資訊產生電路120則依據金鑰K以針對記憶資料DA來產生對應記憶資料DA的附加資訊MAC。訊息鑑別碼（或數位簽章）、亂數以及金鑰的產生細節為本發明所屬領域中具有通常知識者所熟知，故在此不贅述。

請參照圖4，圖4繪示本發明另一實施例的電子裝置10的示意圖。其中，電子裝置10包含相互耦接的記憶體裝置100以及主機200。圖4所示記憶體裝置100可以參照圖3所示記憶體裝置100的相關說明來類推，故不再贅述。主機200包含主機輸入輸出介面210以及驗證電路220。主機200透過主機輸入輸出介面210發出讀取命令CMD，以及透過主機輸入輸出介面210接收對應讀取命令CMD的記憶資料DA與對應的附加資訊MAC。

驗證電路220耦接主機輸入輸出介面220，用以依據附加資訊MAC對記憶資料DA進行驗證。在本實施例中，驗證電路220可以針對記憶資料DA進行相同的附加資訊運算，以產生驗證用附加資訊。接著，驗證電路220將接收到的附加資訊MAC與驗證用附加資訊進行比對。如比對結果相符，則可以確認記憶資料DA的內容未被更改過。如前面所述，本實施例的附加資訊MAC可以是訊息鑑別碼，在其他實施例中，附加資訊MAC可以是數位簽章，本發明並不限制附加資訊的型態。

附帶一提的，為確保附加資訊MAC的正確性，本發明實施例的附加資訊產生電路120可更針對附加資訊MAC執行循環冗餘校驗（Cyclic Redundancy heck，CRC）運算。循環冗餘校驗是一種雜湊函式，循環冗餘校驗運算可以根據附加資訊MAC產生簡短的固定位數的驗證碼，用以檢測或校驗資料傳輸或者儲存後可能出現的錯誤。循環冗餘校驗運算產生的驗證碼會附加到附加資訊MAC中，以供主機200進行檢驗以確定附加資訊MAC是否正確。

請參照圖5，圖5繪示本發明的記憶資料的輸入輸出波形圖。首先，請見圖5中輸入信號SI的波形，在致能信號CS#被拉低的狀態下（表示記憶體裝置被致能），記憶體裝置可依據時脈SCLK來串列地接收讀取命令CMD以及讀取位址ADD。依據所接收的讀取位址ADD，記憶體裝置可提供記憶資料DA1~DA16。接著，在虛週期（dummy cycle）DC後，記憶體裝置可依據時脈SCLK來串列地輸出記憶資料DA1~DA16，並緊接著輸出對應記憶資料DA1~DA16的附加資訊MAC（請見圖5中輸出信號SO的波形）。其中，虛週期DC可因應電路運算速度或使用者的操作速度而產生。請見圖5，在本實施例中，虛週期DC產生在記憶資料DA1之前。在其他實施例中，虛週期DC可以產生在附加資訊MAC之前。在另一實施例中，對應附加資訊MAC的驗證碼更可以在附加資訊MAC之後被輸出。

在此請注意，在進入虛週期DC時，由於讀取位址ADD已經被接收（意即記憶資料DA正在或已經被附加資訊產生電路120接收），附加資訊產生電路120可以在虛週期DC即開始對記憶資料DA進行附加運算。在一實施例中，附加資訊產生電路120所產生的附加資訊MAC可以暫時停留在輸入輸出介面130中的緩衝器（圖未示），以緊接在記憶資料DA之後被輸出。

請參照圖6，圖6繪示本發明的記憶資料的多輸入輸出波形圖。圖6與圖5的差異在於圖6具有4個輸出佇列，使得記憶資料DA1~DA16可經由4個輸出佇列SIO0~SIO3輸出。類似地，對應記憶資料DA1~DA16的附加資訊MAC也可經由4個輸出佇列SIO0~SIO3輸出。由於可以在一時間區間t1（記作第一時間區間）同時分別輸出記憶資料DA1~DA16的多個位元，以及在另一時間區間t2（記作第二時間區間）同時分別輸出附加資訊MAC的多個位元。由於同一時間區間的傳輸量增加，傳輸時間減少，使得記憶體裝置的傳輸效率更好。在其他實施例中，虛週期DC可以產生在附加資訊MAC之前。在另一實施例中，對應附加資訊MAC的驗證碼更可以在附加資訊MAC之後被輸出。

請參照圖7，圖7繪示本發明的記憶資料的多輸入輸出波形圖。在圖7中，記憶資料DA1~DA16、對應記憶資料DA1~DA16的附加資訊MAC、記憶資料DA17~DA32，以及對應記憶資料DA17~DA32的附加資訊MAC依序地連續被輸出。記憶資料DA1~DA32可經由4個輸出佇列SIO0~SIO3輸出，對應記憶資料DA1~DA16的附加資訊MAC以及對應記憶資料DA17~DA32的附加資訊MAC也可經由4個輸出佇列SIO0~SIO3輸出。其中，記憶資料DA1~DA16的長度與記憶資料DA17~DA32的長度相同。

類似地，在輸出佇列SIO0~SIO3處於虛週期DC時，記憶資料DA已被讀出並傳輸至附加資訊產生電路120，因此附加資訊產生電路120可以在虛週期DC即開始對記憶資料DA1~DA16進行附加運算，以產生對應記憶資料DA1~DA16的附加資訊MAC1。並且，在輸出佇列SIO0~SIO3輸出記憶資料DA1~DA16時，記憶資料DA17~DA32已被傳輸至附加資訊產生電路120，因此附加資訊產生電路120可開始對記憶資料DA17~DA32進行附加運算，以產生對應記憶資料DA17~DA32的附加資訊MAC2。在其他實施例中，虛週期DC可以產生在附加資訊MAC1之前，或是產生在附加資訊MAC2之前。在另一實施例中，附加資訊MAC的驗證碼更可以在附加資訊MAC之後被輸出。

在圖5~圖7中，記憶資料DA1~DA16的長度可以為16位元組。類似地，圖7的記憶資料DA17~DA32的長度可以為16位元組。

綜上所述，本發明藉由讀取指定資料長度資訊，針對已接收的、達到指定長度的記憶資料先行進行附加資訊運算，有效提升記憶體裝置的讀取效能。進一步地，本發明可以針對小於設定長度的記憶資料插入補充資料，以避免未經插入補充資料的記憶資訊造成附加資訊運算結果錯誤。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10：電子裝置 100：記憶體裝置 110：記憶體電路 120：附加資訊產生電路 130：儲存電路 140：輸入輸出介面 150：亂數產生電路 160：金鑰產生電路 200：主機 210：主機輸入輸出介面 220：驗證電路 ADD：讀取位址 CMD：讀取指令 CS#：致能信號 DA、DA1~DA32：記憶資料 DC：虛週期 I：指定資料長度資訊 K：金鑰 MAC、MAC1、MAC2：附加資訊 R：亂數 S210~S240：步驟 SCLK：時脈 SI：輸入信號 SIO0~SIO3：輸出佇列 SO：輸出信號 t1、t2：時間區間

圖1繪示本發明一實施例的記憶體裝置的示意圖。圖2繪示本發明一實施例的記憶資料的讀取方法的流程圖。圖3繪示本發明另一實施例的記憶體裝置的示意圖。圖4繪示本發明另一實施例的電子裝置的示意圖。圖5繪示本發明的記憶資料的輸入輸出波形圖。圖6繪示本發明的記憶資料的多輸入輸出波形圖。圖7繪示本發明的記憶資料的多輸入輸出波形圖。

S210~S240：步驟

Claims

一種記憶資料的讀取方法，包括：提供一儲存電路以儲存一指定資料長度資訊；接收一讀取指令，依據該讀取指令以由一記憶體電路讀出至少一記憶資料；依據該指定資料長度資訊所指示的一指定長度，針對各該記憶資料進行一附加資訊運算，以產生對應各該記憶資料的一附加資訊；以及依序輸出該至少一記憶資料以及對應的該附加資訊，其中該附加資訊包含訊息鑑別碼(Message authentication code)。
如申請專利範圍第1項所述的記憶資料的讀取方法，其中依據該指定資料長度資訊以針對該至少一記憶資料進行該附加資訊運算的步驟包括：當該至少一記憶資料的資料長度等於該指定資料長度資訊指示的該指定長度時，針對該至少一記憶資料進行該附加資訊運算。
如申請專利範圍第1項所述的記憶資料的讀取方法，更包括：產生一亂數；依據該亂數產生一金鑰；以及依據該金鑰對各該記憶資料進行該附加資訊運算。
如申請專利範圍第1項所述的記憶資料的讀取方法，其中依序輸出該至少一記憶資料以及對應的該附加資訊的步驟包括：提供多個輸出佇列，以在一第一時間區間同時分別輸出該至少一記憶資料的多個位元，並在一第二時間區間同時分別輸出該附加資訊的多個位元。
如申請專利範圍第1項所述的記憶資料的讀取方法，其中該附加資訊進一步包含該訊息鑑別碼以及針對該訊息鑑別碼進行循環冗餘校驗運算產生的驗證碼。
一種記憶體裝置，包括：一儲存電路，儲存一指定資料長度資訊；一記憶體電路，依據一讀取指令產生至少一記憶資料；一附加資訊產生電路，依據該指定資料長度資訊所指示的一指定長度，針對各該記憶資料進行一附加資訊運算，以產生對應各該記憶資料的一附加資訊；以及一輸入輸出介面，接收該讀取指令以及依序輸出該至少一記憶資料以及對應的該附加資訊，其中該附加資訊包含訊息鑑別碼。
如申請專利範圍第6項所述的記憶體裝置，其中該附加資訊產生電路在該至少一記憶資料的資料長度等於該指定資料長度資訊指示的該指定長度時，針對該至少一記憶資料進行該附加資訊運算。
如申請專利範圍第6項所述的記憶體裝置，其中該記憶體裝置更包含：一亂數產生電路，用以產生一亂數；以及一金鑰產生電路，用以依據該亂數產生一金鑰；其中，該附加資訊產生電路依據該金鑰對各該記憶資料進行該附加資訊運算。
如申請專利範圍第6項所述的記憶體裝置，其中該輸入輸出介面包含多個輸出佇列，以在一第一時間區間同時分別輸出該至少一記憶資料的多個位元，並在一第二時間區間同時分別輸出該附加資訊的多個位元。
一種電子裝置，包括：如請求項6所記載的該記憶體裝置；以及一主機，包括：一主機輸入輸出介面，用以發出該讀取指令，以及依序接收該至少一記憶資料以及對應的該附加資訊；以及一驗證電路，用以依據該附加資訊對對應的該記憶資料進行驗證。