TWI715614B - 半導體裝置晶圓接合積體技術 - Google Patents

半導體裝置晶圓接合積體技術 Download PDF

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Abstract

揭露一種用於半導體裝置晶圓接合積體的技術。晶圓接合積體採用從其可形成一或多個裝置(例如，電晶體)的裝置品質嵌入外延層(例如，高品質單晶半導體材料層)，致能垂直3D積體架構。積體技術包括在極薄的基板上產生電晶體和後端堆疊的能力，其中基板具有裝置級品質。技術包括形成包括塊晶圓、犧牲層、和從其形成一或多個電晶體之裝置品質層的多層基板。在後端處理之後，電晶體可接合到還包括電晶體的主晶圓，使得電晶體以垂直方式堆疊。在接合程序之後，可藉由至少部分地移除多層基板的犧牲層來從被接合的電晶體移除多層基板的塊晶圓。

Description

半導體裝置晶圓接合積體技術
本發明係關於半導體裝置晶圓接合積體技術。
半導體裝置是利用半導體材料(例如矽、鍺、和砷化鎵)之電子性質的電子元件。FinFET是圍繞薄帶狀半導體材料(通常稱為鰭)構建的電晶體。電晶體包括標準場效電晶體(FET)節點，包括閘極、閘極介電質、源極區、和汲極區。裝置的導電通道駐留在鄰近閘極介電質之鰭的外部上。具體地，電流沿著鰭的兩個側壁/在鰭的兩個側壁內(垂直於基板表面的側面)以及沿著鰭的頂部(平行於基板表面的側)流動。由於這種配置的導電通道基本上沿著鰭的三個不同的外部平坦區域存在，因此這種FinFET設計有時被稱為三閘極電晶體。也可獲得其它類型的FinFET配置，例如所謂的雙閘極FinFET，其中導電通道主要僅沿著鰭的兩個側壁(而不是沿著鰭的頂部)存在。與基於鰭的電晶體類似地配置奈米線電晶體(有時稱為環繞式或奈米帶電晶體)，而不是其中閘極在三個部 分上的鰭式通道區(因此，有三個有效閘極)，使用一或多個奈米線，且閘極材料通常圍繞每個奈米線。
100‧‧‧方法
200‧‧‧塊晶圓層
210‧‧‧層
220‧‧‧裝置品質層
205‧‧‧層
212‧‧‧層
214‧‧‧層
T1‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧厚度
T4‧‧‧厚度
T5‧‧‧厚度
T6‧‧‧厚度
222‧‧‧鰭
230‧‧‧淺溝槽隔離材料
240‧‧‧閘極
250‧‧‧絕緣體層
260‧‧‧金屬接點
270‧‧‧金屬線
20‧‧‧結構
30‧‧‧結構
300‧‧‧主晶圓
322‧‧‧鰭
350‧‧‧氧化物層
370‧‧‧金屬線
201‧‧‧背面表面
280‧‧‧氧化物
290‧‧‧金屬接點
T7‧‧‧厚度
422‧‧‧鰭
430‧‧‧STI
440‧‧‧閘極
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
第1圖繪示根據本揭露之一或多個實施例之形成積體電路的方法。
第2A-C圖繪示根據本揭露之一些實施例之在包括塊晶圓、犧牲層、和裝置品質層的多層基板上形成至少一電晶體。
第3圖繪示根據本揭露之實施例之接合至包括至少一電晶體之主晶圓之第2C圖的結構。
第4-4’圖繪示根據本揭露之一些實施例之包括垂直地整合在第二電晶體上之第一電晶體的積體電路結構，第一電晶體形成在多層基板上。
第5A-B圖繪示根據本揭露之一些實施例之在移除多層基板之塊晶圓層期間的各種所得結構。
第6圖繪示根據本揭露之實施例之在對第5B圖的結構進行背面後端處理之後的示範結構。
第7圖繪示根據本揭露之實施例之在附加層級的電晶體接合到第6圖的結構之後的示範結構。
第8圖繪示根據本揭露之實施例之以使用本文所揭露之技術形成的積體電路結構或裝置實作的計算系統。
【發明內容與實施方式】
揭露了用於半導體裝置晶圓接合積體的技術。晶圓接合積體使用可從其形成一或多個裝置(例如，電晶體)的裝置品質嵌入外延層(例如，高品質單晶半導體材料層)，從而實現垂直3D積體架構。積體技術包括產生具有任何適當材料、類型、或配置之金屬氧化物半導體(MOS)單晶通道區和在極薄基板上之後端堆疊的電晶體之能力，其中基板是裝置級品質，例如用於污染、摻雜程度、缺陷程度、粗糙度、和晶圓彎曲的目的。技術包括形成包括塊晶圓、犧牲層、和從其形成一或多個電晶體之裝置品質層的多層基板。在後端處理之後，電晶體可接合到還包括電晶體的主晶圓，使得電晶體以垂直方式堆疊。在接合程序之後，可藉由至少部分地移除多層基板的犧牲層從被接合的電晶體移除多層基板的塊晶圓。在一些情況下，犧牲層是蝕刻停止層，且塊晶圓的移除可能包括背面研磨，隨後是蝕刻及/或拋光程序。在一些情況下，犧牲層是快速蝕刻層，並且塊晶圓的移除可能包括快速蝕刻層的橫向蝕刻。可根據需要重複積體技術以實現與所需一樣多的電晶體堆疊級。根據本揭露，許多變化和配置將是顯而易見的。
概述
微電子技術工業已經維持用於電晶體縮放的摩爾定律超過50年。隨著接近傳統縮放的圖案化和基本量 子限制，有意義的是，利用夾在後端互連層之間的多層前端裝置來垂直地縮放裝置。前端的後續層有效地加倍主動電晶體的數量，並保持在固定晶粒尺寸內朝向更高功能的進展。而且，堆疊裝置可在單核心的覆蓋區中提供雙核心的功率。重複程序可在單核心的覆蓋區中給出三核心的處理功率、等等。然而，實現這種垂直積體需要在非常薄的基板上乾淨地產生電晶體和後端堆疊的能力。此外，從污染、摻雜程度、點和線和塊缺陷程度(例如，為了實現單晶結構)、粗糙度、和晶圓彎曲的觀點，僅舉幾個要求，基板將必須具有裝置級品質。此外，堆疊裝置之厚度均勻性的缺乏將導致不平常的問題。
因此，並且根據本揭露的一或多個實施例，揭露了用於半導體裝置晶圓接合積體的技術。在一些實施例中，技術包括形成包括塊晶圓(例如塊矽或絕緣體上矽(SOI)晶圓)、沉積在晶圓上的蝕刻停止及/或快速蝕刻層、及沉積在蝕刻停止或快速蝕刻層上之裝置品質層的多層基板。如根據本揭露將顯而易見的，當蝕刻停止和快速蝕刻層都存在於多層基板中時，緩衝層可能存在於蝕刻停止和快速蝕刻層之間。然後可在多層基板上進行標準前端處理以使用裝置品質層來形成與所期望一樣多的半導體裝置(例如，電晶體)。然後可進行標準後端處理以形成金屬接點和與所期望一樣多的金屬後端層。然後可將所得的完全積體的晶圓接合到也與一或多個電晶體裝置(另一個晶圓在此稱為主晶圓)完全積體的另一個晶圓。藉由將完 全積體的客晶圓上下顛倒以將其反轉並接著將完全積體之客晶圓的金屬後端及/或絕緣體材料(例如，氧化物材料)連接到金屬後端及/或主晶圓上的絕緣體材料，接合可發生。這種接合可在受控環境(例如形成氣體或氨)的存在下使用熱、壓力、及/或力來執行，同時注意例如對準和連接兩個晶圓的相應特徵。
根據本揭露將顯而易見的是，在多層基板上形成的完全積體的客晶圓被反轉並接合至主晶圓之後，可使用積體技術來從多層基板移除塊晶圓(例如，未填充主動裝置元件之大多數的多層基板厚度)。在包括多層基板中之蝕刻停止層的實施例中，可進行背面研磨以接近蝕刻停止層，然後可進行濕蝕刻及/或拋光程序，直到蝕刻/拋光有效地停止在蝕刻停止層為止。在一些這樣的實施例中，只有裝置品質層(包括由其形成的電晶體)和可能的一些蝕刻停止層將保留在客晶圓上，由此實現3D垂直縮放。在包括多層基板中之快速蝕刻層的實施例中，可進行橫向濕蝕刻以移除快速蝕刻層並允許塊晶圓從裝置品質層釋放(剝離)。在一些這樣的實施例中，只有裝置品質層(包括由其形成的電晶體)和可能的一些快速蝕刻層將保留在主晶圓上，顯著減小客晶圓的厚度，從而實現3D垂直縮放。在一些實施例中，多層基板可能包括快速蝕刻和蝕刻停止層。在一些這樣的實施例中，可進行橫向蝕刻以釋放塊晶圓，並接著可進行蝕刻及/或拋光，直到蝕刻/拋光有效地停止在蝕刻停止層為止。
注意，如本文使用的「裝置品質」(例如，裝置品質層或裝置品質材料)表示高品質的單晶半導體材料。高品質成分可能代表缺陷程度(例如，每平方公分小於1E8個缺陷)、污染程度、摻雜程度、粗糙度、及/或材料的任何其它適當性質，如根據本揭露將顯而易見的。如將顯而易見，不使用本文中各種描述的積體技術，不能實現電晶體在主晶圓上之電晶體的其他層級之上的垂直積體層級。這是因為從污染、摻雜、缺陷、粗糙度等觀點來看，對於附加的垂直電晶體級而形成一或多個電晶體的裝置級材料需要具有足夠高品質的單晶結構。不具有被塊晶圓定義的晶體結構，不能實現這種高品質單晶材料，因此不能實現用於垂直積體電晶體級的裝置品質層。因此，積體技術包括在客塊晶圓上形成附加的電晶體級並包括犧牲層，其允許在電晶體之層級接合到完全形成的主晶圓(例如，具有形成在其上的電晶體之層級的主晶圓，包括後端處理等)之後最終移除客塊晶圓。積體技術可根據需要重複多次，以根據最終用途或目標應用實現與所需一樣多的垂直電晶體級。
如根據本揭露將顯而易見的，積體技術可用於各種不同的配置，包括許多電晶體幾何形狀和材料。例如，裝置品質層材料可能包括各種半導體材料，諸如矽(Si)、鍺(Ge)、SiGe、或至少一III-V材料(例如砷化銦鎵(InGaAs))、石墨烯、二硫化鉬(MoS2)、碳奈米管、或形成能夠形成電晶體之三維或二維晶體的任何 其它材料。在裝置品質層包括Si的實施例中，示範蝕刻停止材料是碳(C)摻雜Si(Si：C)，C摻雜含量在1-30%的範圍內，且示範快速蝕刻材料是SiGe和硼(B)摻雜的SiGe(SiGe：B)。在裝置品質層包括Ge或具有大於80% Ge合金含量的SiGe之實施例中，示範蝕刻停止材料是Ge或Ge：C，C摻雜含量在1-30%的範圍內，且示範快速蝕刻材料是鍺錫(GeSn)和B：GeSn。在裝置品質層包括具有Ge合金含量在10-80%範圍內的SiGe之實施例中，示範蝕刻停止材料是SiGe：C，其中C摻雜含量在1-30%的範圍內，且示範快速蝕刻材料是具有比SiGe裝置品質層(其可能是硼摻雜的)高約10%或更多Ge含量的SiGe。在裝置品質層包括III-V材料InGaAs的實施例中，示範蝕刻停止材料是磷酸銦(InP)，且示範快速蝕刻材料是砷化鎵(GaAs)。在所有情況下，根據可持續性，在材料和快/慢蝕刻層的組合上可能存在實際限制，以保持高品質的單晶裝置品質過層，如根據本揭露將顯而易見的。
根據本揭露，本文中各種描述之積體技術的多個優點將是顯而易見的。例如，技術提供在非常薄的裝置品質基板(例如具有小於500、250、100、或50nm之厚度、或一些其它適當最大厚度的基板，這取決於最終用途或目標應用)上清潔地產生電晶體和後端堆疊的能力。如前所述，這種薄基板必須具有在諸如污染、摻雜程度、缺陷程度(例如點、線、和塊缺陷程度)、粗糙度、和晶圓 彎曲等方面中用於積體目的的裝置級品質，僅列舉幾個示範方面。在本文所述的積體技術中使用蝕刻停止及/或快速蝕刻層提供了內建的自對準能力，使得每個晶圓可製成所需的規格，包括實現裝置級品質基板的能力，並實現多層前端裝置的垂直縮放。本文中各種描述的積體技術提供了目前用於積體之標準研磨和蝕刻技術的優點，因為這種標準技術不包括內建蝕刻停止層或快速蝕刻層，導致可影響效能和可靠性的厚度均勻性問題。本文中各種描述的積體技術展示了對堆疊層之基板之厚度的控制，並還允許非常薄的裝置品質層能垂直堆疊。
一旦分析(例如，使用掃描/透射電子顯微鏡(SEM/TEM)、組成映射、二次離子質譜儀(SIMS)、飛行時間SIMS(ToF-SIMS)、原子探針成像、局部電極原子探針(LEAP)技術、3D斷層攝影、高解析度物理或化學分析、等等)，根據一或多個實施例配置的積體電路結構將有效地在單晶圓上顯示堆疊的電晶體裝置，如本文中各種描述。例如，在一些實施例中，可能藉由偵測本文中各種描述的3D積體架構來進行偵測。在一些情況下，可能從最終結構中不可偵測或不存在蝕刻停止及/或快速蝕刻層，因為它們主要用以輔助在接合之後移除塊晶圓。然而，對堆疊裝置品質層的厚度具有良好控制的任何3D積體架構將必須採用如本文中各種描述的蝕刻停止及/或快速蝕刻層。可能基於作為單晶材料的材料(例如，功能上為電晶體通道元件)、層的標稱厚度(例如，若層小於 500、250、100、50、或25nm、或一些其它適當的最大量)、層中的缺陷量(例如，若層具有大約每平方公分小於1E8個缺陷的缺陷，例如晶界或錯位)、及/或基於跨晶粒和晶圓之裝置品質層之背面的平坦度/表面粗糙度觀察到對裝置品質層之厚度的良好控制(例如，與周圍的非晶和非結晶材料相比，例如後端金屬和氧化物材料)。此外，由於積體技術包括將電晶體裝置的頂部接合在一起(例如，金屬線及/或上覆氧化物材料)，因此可理解形成在主晶圓上的電晶體裝置將以標準方向形成，而接合的電晶體裝置(來自客晶圓)將以基本上反向的方向堆疊在第一電晶體裝置上方。基本上反向的方向可能包括5度內的平面變化，並可能使用例如電晶體閘極或任何其它適當方法來判定兩個電晶體是否基本上相對於彼此反向。根據本揭露，許多配置和變化將是顯而易見的。
架構和方法
第1圖繪示根據本揭露之一或多個實施例之形成積體電路的方法。第2A-C、3、4-4’、及5A-B圖繪示根據各種實施例之當執行第1圖的方法100時形成的示範積體電路結構。如根據所形成的結構將顯而易見的，方法100揭露用於3D垂直半導體裝置積體的技術，其將以電晶體裝置來示例。為了便於說明，主要使用包括鰭式配置(例如，FinFET或三閘極)的電晶體裝置來描述結構。然而，取決於最終用途或目標應用，技術可用以積體任何 適當幾何形狀的電晶體。可受益於本文所述之積體技術的各種示範電晶體裝置幾何形狀包括但不限於場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧FET(TFET)、平面電晶體配置、雙閘極電晶體配置、鰭式電晶體配置(例如，fin-FET，三閘極)、垂直通道配置、和奈米線(或奈米帶或環繞式)電晶體配置。此外，技術可能用以垂直地積體p型電晶體裝置(例如p-MOS或p-TFET)及/或n型電晶體裝置(例如n-MOS或n-TFET)。此外，技術可能用以垂直地積體互補MOS(CMOS)或互補TFET(CTFET)裝置或少量至單一電子量子電晶體裝置。又，這種裝置可能採用例如三維晶體以及二維晶體或奈米管的半導體材料。
如從第1圖中可看出，依照實施例，方法100包括提供102塊晶圓、沉積104a蝕刻停止層或沉積104b快速蝕刻層、以及沉積裝置品質半導體層106以形成第2A圖中所示的示範多層基板。在示範實施例中，多層基板包括塊晶圓層200、蝕刻停止或快速蝕刻層210和裝置品質半導體層220。塊晶圓層200可能是包括例如Si、SiGe、Ge、及/或至少一III-V材料的基板，或晶圓層200可能是絕緣體上X(XOI)結構，其中X例如是Si、SiGe、Ge、及/或至少一III-V材料，且絕緣體材料是氧化物材料或介電質材料或一些其它電絕緣材料。由於在塊晶圓200上形成的裝置將被積體到另一個主晶圓，所以塊晶圓200在這裡可能稱為客晶圓。為了便於描述，將主要在 塊晶圓200是塊Si或SOI晶圓的上下文中說明本揭露。在一些情況下，塊晶圓層200的厚度T1可能例如是0.5-2mm，如對於8英寸直徑的晶圓為0.75mm，這是標準的。然而，塊晶圓層200的厚度T1可能是任何適當厚度，這取決於最終用途或目標應用。
在此示範實施例中，層210是已經在塊晶圓層200上沉積104a或104b的蝕刻停止層或快速蝕刻層。如根據本揭露內容將顯而易見的是，層210是輔助移除塊晶圓層200的犧牲層。因此，如本文更詳細描述的，在積體技術的進行期間犧牲層210被完全或部分地移除。沉積104a或104b可能包括使用化學氣相沉積(CVD)、原子層沉積(ALD)、分子束外延(MBE)、及/或任何其它適當程序(取決於最終用途或目標應用)之犧牲層210的覆蓋沉積或犧牲層210在層200上的選擇性生長。在一些實施例中，可能在沉積犧牲層210之前處理晶圓層200的頂表面(例如，化學處理、熱處理、等等)。在一些實施例中，其中犧牲層210是蝕刻停止層，蝕刻停止層210的厚度T2可能在例如50-200nm的範圍內，或允許蝕刻/拋光115a撞擊由背面研磨114a引起的谷以承受蝕刻/拋光115a程序，直到消耗了所有峰值(由背面研磨產生)的任何適當厚度，如將參考第5A圖更詳細地描述的。在一些實施例中，其中犧牲層210是快速蝕刻層，快速蝕刻層210的厚度T2可能是例如至少500nm，或允許橫向蝕刻114b從晶圓之邊緣蝕刻並允許晶圓之剝離或移除的任何適當厚 度，如將參考第5B圖更詳細地描述的。然而，犧牲層210的厚度T2可能是任何適當的厚度，這取決於最終用途或目標應用。
在此示範實施例中，裝置品質層220包括Si、Ge、SiGe、至少一III-V材料、石墨烯、MoS2、及/或碳奈米管。在一些實施例中，層220可能包括複數個多層材料，其可能用於例如奈米線電晶體配置應用。此外，取決於最終用途或目標應用，層220可能摻雜有一或多個其它材料。可使用本文所述的任何沉積程序(例如，CVD、ALD、MBE等)或任何其它適當的沉積程序來進行層220的沉積106。在一些實施例中，裝置品質層220的厚度T3可能在例如300-500nm的範圍內，或者取決於最終用途或目標應用的任何其它適當厚度。如根據本揭露將顯而易見的，將從裝置品質層220形成一或多個電晶體裝置，且那些裝置將被接合到包括一或多個電晶體裝置的主晶圓。
取決於所選擇的配置，任何適當的材料可能用於犧牲層210。在一些實施例中，選擇用於犧牲層210的材料可能基於層210是蝕刻停止層還是快速蝕刻層、塊晶圓層200的材料、及/或裝置品質層220的材料。例如，在Si塊晶圓200和Si裝置品質層220的情況下，示範蝕刻停止材料包括具有在1-30%之範圍內的C摻雜含量之Si：C，且示範快速蝕刻材料包括SiGe和SiGe：B。在Si塊晶圓200和Ge或具有大於80%Ge合金含量之SiGe裝置品質層220的情況下，對於層210，示範蝕刻停止材料 包括Ge或具有在1-30%的範圍內之C摻雜含量的Ge：C，且示範快速蝕刻材料包括GeSn和B：GeSn。在Si塊晶圓200和具有在10-80%範圍內之Ge合金含量的SiGe裝置品質層220的情況下，對於層210，示範蝕刻停止材料包括具有在1-30%之範圍內之C摻雜含量的SiGe：C，且示範快速蝕刻材料包括具有比SiGe裝置品質層(其可能或可能不是硼摻雜的)高約10%或更高Ge含量的SiGe。在Si塊晶圓200和InGaAs裝置品質層220的情況下，對於層210，示範蝕刻停止材料包括InP，且示範快速蝕刻材料包括GaAs。在包括快速蝕刻層的實施例中，可能基於以比一或多個周圍層的材料快至少2、5、10、50、100、或200倍的速率移除此快速蝕刻材料的能力來選擇快速蝕刻材料。根據本揭露將顯而易見的是，犧牲層210之材料有多種變化，無論層是蝕刻停止層還是快速蝕刻層。
第2A’圖繪示根據實施例的另一示範多層基板。在此示範實施例中，塊晶圓200和裝置品質層220與參考第2A圖的示範結構所描述的相同，但是在它們之間包括附加層。如在第1圖的方法100中可看到的，一些實施例包括蝕刻停止層和快速蝕刻層，這是第2A’圖的示範結構的情況，其中層212是快速蝕刻層，且層214是蝕刻停止層。關於層210的先前相關討論同樣適用於此結構。例如，參考作為快速蝕刻層的層210討論的相關厚度和材料應用於快速蝕刻層212(具有厚度T4)。此外，參考作 為蝕刻停止層之層210討論的相關厚度和材料適用於蝕刻停止層214(具有厚度T6)。如從第2A’圖還可看出，層205夾在快速蝕刻層212和蝕刻停止層214之間。可能包括層205作為過渡層，其輔助蝕刻和移除層212及/或輔助對蝕刻停止層214進行的蝕刻/拋光，如根據本揭露將是顯而易見的。在一些實施例中，例如，層205可能包括與塊晶圓200相同的材料，或者層205可能包括與層220相同的材料。此外，在一些實施例中，取決於最終用途或目標應用，層205可能具有例如在50-300nm範圍內的厚度T5或任何其它適當的厚度。注意，可使用本文所述的任何沉積程序(例如，CVD、ALD、MBE、等等)或任何其它適當的沉積程序來執行層212、205、214、和220之任一者的沉積。
第1圖的方法100繼續使用第2A圖的示範多層基板進行108前端處理，以形成根據實施例之第2B圖中所示的所得示範結構。如可在第2B圖看出，在前端處理108之後，裝置品質層220形成為鰭222，淺溝槽隔離(STI)材料230被沉積和凹陷，且閘極240形成在鰭222上以定義通道區(其中源極/汲極(S/D)區與通道區相鄰)。可能使用任何適當的程序(諸如濕或乾蝕刻程序)進行鰭222的形成。鰭222可能形成為具有變化的寬度和高度。例如，在一些情況下，鰭的高寬比(h/w)可能大於1，例如1.5至3。注意，為了便於說明，在此示範結構中，鰭222和形成在鰭222之間的溝槽被顯示為具 有相同的寬度和深度/高度；然而，本揭露不旨在受此限制。還要注意，雖然在示範結構中顯示三個鰭222，但是根據最終用途或目標應用，可能形成任何數量的鰭，例如一、兩、十、幾百、幾千、幾百萬、等等。還要注意，雖然裝置品質層220的一部分形成為鰭222，但層的最大厚度仍然與第2A圖中所示之沉積層220的原始厚度相同(或近似相同)(其中可能測量從層220的底部到鰭222的頂部的厚度)。
在第2B圖的示範結構中，STI材料230存在於由裝置品質層220形成的鰭222之間。在一些實施例中，STI材料230的沉積可能包括本文所述的任何沉積程序(例如，CVD、ALD、MBE等)，或任何其它適當的沉積程序。STI材料230可能包括任何適當的絕緣材料，例如一或多個介電質、氧化物(例如二氧化矽)、或氮化物(例如氮化矽)材料。在一些實施例中，可能基於鰭222的材料來選擇STI材料230。例如，在Si裝置品質層220(且因此在此示範實施例中是Si鰭222)的情況下，STI材料220可能是二氧化矽或氮化矽。如還可在第2B圖的結構中看出，閘極240形成在鰭222上。在一些實施例中，閘極240的形成可能包括閘極第一流(也稱為前向hi-k閘極)。在一些實施例中，閘極可能形成在閘極最後流(也稱為替代金屬閘極(RMG))中。在這種閘極最後處理中，程序包括偽閘極氧化物沉積、偽閘極電極(例如，多晶矽)沉積、和圖案化硬遮罩沉積。附加處理可能 包括圖案化偽閘極和沈積/蝕刻間隔件材料在這些程序之後，方法可能繼續絕緣體沉積、平坦化、然後偽閘極電極和閘極氧化物移除以暴露電晶體的通道區。在打開通道區之後，偽閘極氧化物和電極可能分別用例如高k介電質和替代金屬閘極替代。
在此示範實施例中，閘極包括閘極電極240和直接形成在閘極電極240下方的閘極介電質(為了便於說明而未示出)。閘極介電質可能是例如任何適當的氧化物，例如二氧化矽或高k閘極介電質材料。高k閘極介電質材料的實例包括例如氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦，鋇鍶鈦氧化物、鋇鈦氧化物、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、和鉛鋅鈮酸鹽。在一些實施例中，可能在閘極介電層上執行退火程序以當使用高k材料時改善其品質。閘極電極240可能包含寬範圍的材料，諸如多晶矽、氮化矽、碳化矽、或各種適當的金屬或金屬合金，諸如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)、或氮化鉭(TaN)。可能鄰近閘極形成間隔件，且/或可能在閘極上形成硬遮罩，以例如在後續處理期間輔助替代閘極處理及/或保護閘極。
在一些實施例中，前端處理108還可能包括S/D處理，諸如基於最終用途或目標應用之摻雜S/D區域。注意，可能使用任何適當的前端處理108，並取決於最終用途或目標應用，對於第2B圖之具體結構的變化在 其他實施例中是可能的。例如，在一些實施例中，鰭222可能已經被另一半導體材料移除和替代以形成此另一半導體材料的鰭(例如，與如第2B圖所示之裝置品質層220本身相對)。在另一示範實施例中，對於具有平面配置的電晶體裝置，STI材料230可能不被凹陷以暴露鰭222，導致STI材料230與鰭222的頂部齊平。還要注意，前端處理也稱為前端製程(FEOL)，且通常包括直到(但不包括)金屬互連層之沉積的程序。如前所述，前端處理可能包括形成包括以下任何一個的一或多個電晶體裝置：場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧FET(TFET)、平面配置，雙閘極配置、鰭式配置(例如，fin-FET，三閘極)、垂直通道配置、及/或奈米線(或奈米帶或環繞式)配置(具有任何數量的奈米線)。此外，形成的裝置可能包括p型電晶體裝置(例如，p-MOS或p-TFET)及/或n型電晶體裝置(例如，n-MOS或n-TFET)。此外，裝置可能包括互補MOS(CMOS)或互補TFET(CTFET)或量子裝置(少量至單一電子)。根據本揭露，許多變化和配置將是顯而易見的。
根據實施例，第1圖的方法100繼續使用第2B圖的示範結構執行110後端處理以形成第2C圖所示的所得示範結構20。後端處理110主要包括金屬接點260、金屬線270、和絕緣體層250的形成。可使用任何適當的程序形成用於S/D區和閘極的接點260，例如在相應區域 上方形成絕緣體材料中的接觸溝槽並在溝槽中沉積金屬接觸材料。在一些實施例中，接點形成可能包括矽化、偉晶(germination)、或退火程序。接點260的材料可能包括鋁或鎢，但是可使用任何適當的導電金屬或合金，例如銀、鎳-鉑、或鎳-鋁。金屬線270可能使用任何適當的程序形成，且可能由任何適當的材料形成，例如銅或鋁。在此示範實施例中，為了便於說明，僅顯示一個金屬線/級270；然而，可能形成任何數量的後端層。絕緣體250可能使用任何適當的程序形成，且可能由任何適當的材料形成，例如介電質材料。在此示範實施例中，絕緣體層250被顯示為單個透明層以允許看到其他裝置元件，例如金屬接點260；然而，層在實踐中將不是透明的，且可能包括在裝置形成程序的各個點處沉積的多層絕緣材料。注意，後端處理也稱為後端製程(BEOL)，其中各個裝置(例如，電晶體、電容器、電阻器、等等)與線互連。
根據實施例，第1圖的方法100繼續將如第3圖所示之待接合的裝置20反轉，並將客晶圓200上的裝置20接合112到主晶圓結構30，以形成第4圖所示之所得到的示範結構。如可理解，結構20(包括待接合的裝置)是與第2C圖所示的結構相同的結構，其中一或多個電晶體/裝置形成在多層基板上，如本文各種所述。接合112可能使用任何適當的技術來進行，諸如使用熱、壓力、及/或力的任何組合來將結構20實體地連接到結構30。在一些情況下，絕緣體/氧化物層250和350可能接 合在一起。在一些情況下，金屬線270和370將接合在一起。且在一些情況下，絕緣體氧化物/層250和350以及金屬線270和370將接合在一起。儘管第4圖中所示之接合之後的示範結果結構112顯示金屬線270和370為單獨的線，但是在一些情況下，它們可能熔合在一起成為一條線。注意，儘管來自客晶圓200之結構20的電晶體正好在主晶圓結構30的電晶體上方，但是本揭露並不旨在受此限制。例如，在一些實施例中，在電晶體/裝置之間可能存在橫向偏移，使得垂直積體的電晶體不完全在主電晶體/裝置之上或上方；然而，即使具有這樣的橫向偏移，接合的電晶體/裝置將被認為在主晶圓300上的電晶體/裝置「上方」。第4’圖繪示在進行接合112之後的示範所得結構，其中一或更多待接合的電晶體/裝置在第2A’圖的示範多層基板上形成。回想這樣的示範多層基板包括在塊晶圓200和裝置品質層220之間的快速蝕刻層212和蝕刻停止層214(以及過渡層205)。
主晶圓30包括其自身的一或多個電晶體/裝置，其中為了便於說明，所示的結構30類似於結構20，且本文參考具有在200s中編號之元件的結構20所提出的相關描述同樣適用於具有300s中之編號的結構30。然而，注意在此示範情況下，在結構30中形成在主晶圓上的電晶體從主晶圓/基板300形成。例如，由於結構30接收用於垂直積體的裝置(如由第3圖中的箭頭所示)，鰭322從塊晶圓/基板300形成，因為沒有中間層以幫助移除 用於本文所述之積體技術的塊晶圓300。注意在一些實施例中，形成在主晶圓300上的電晶體可能包括任何適當的變化或配置。例如，雖然鰭322被顯示源於基板300，但是在一些情況下，它們可能被移除並且用不同的半導體材料替代。在另一示範情況下，不同的半導體材料可能已沉積在塊晶圓300上並作為從其形成一或多個電晶體/裝置的裝置品質層。在主結構30中形成的一或多個裝置可包括以下之任一者：場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧FET(TFET)、平面電晶體配置、雙閘極電晶體配置、鰭式電晶體配置(例如，fin-FET，三閘極)、垂直通道電晶體配置、及/或奈米線(或奈米帶或環繞式)電晶體配置(具有任何數量的奈米線)。此外，形成的裝置可能包括p型電晶體裝置(例如，p-MOS或p-TFET)及/或n型電晶體裝置(例如，n-MOS或n-TFET)。進一步，裝置可能包括互補MOS(CMOS)或互補TFET(CTFET)或量子裝置(少量至單一電子)。包括在主和客晶圓之裝置層中的材料或裝置類型可能相同或者它們可能不同。在示範實施例中，可能期望製造包括用於n-MOS電晶體之InGaAs佈線的主晶圓，而第一客晶圓包括Ge三閘極鰭p-MOS裝置，且第二客晶圓例如包括石墨烯平面量子(例如，少量至單一電子)電晶體。根據本揭露，許多電晶體裝置材料組合、裝置幾何形狀、和裝置類型變化和配置將是顯而易見的。
根據實施例，第1圖的方法100繼續在犧牲層 210為蝕刻停止層的情況下經由背面研磨114a及蝕刻/拋光115a程序或在犧牲層210為快速蝕刻層的情況下經由橫向蝕刻114b移除塊晶圓層200。如可理解，塊晶圓層200和300將明顯比第4圖之結構中的其它層厚(例如，在一些情況下為至少1000倍厚)，且塊晶圓層200的移除將顯著地減少整個結構的厚度，從而實現3D垂直積體架構。在其中第4圖之示範結構中的犧牲層210是蝕刻停止層的配置中，依照實施例，移除塊晶圓層200可能包括最初進行塊晶圓層200的背面研磨114a以形成所得的第5A圖之示範結構。背面研磨114a可能使用任何適當的技術來進行，且在一些情況下，由於例如晶圓內程序研磨厚度均勻性約束，背面研磨可能被進行為盡可能接近主動電晶體(例如，接近裝置品質層220)。如在第5A圖中可看到的，在已進行研磨114a之後，所得到的結構通常將包括塊晶圓層200的粗糙背面表面201。在已進行背面研磨114a以將塊晶圓材料移除到接近或非常接近蝕刻停止層210的點之後，方法100可藉由進行蝕刻及/或拋光程序115a以移除塊晶圓層的剩餘部分200來繼續。
例如，基於蝕刻停止層210的材料及/或厚度(並且可選地基於其它層(如裝置品質層220)的材料/厚度)，蝕刻/拋光115a可能使用任何適當的程序來進行。在一些實施例中，蝕刻/拋光115a將移除整個蝕刻停止層210，留下示範結構，如第5B圖中所示。在其他實施例中，蝕刻/拋光115a可能僅部分地移除蝕刻停止層210， 且因此層的材料之一些者可能保留在裝置品質層220的背面上。在一些上述實施例中，層210的剩餘材料可能不存在於層220之背側的所有位置中，因為其可能在一些區域中被完全移除且在其它區域中僅部分移除。在塊晶圓層200是Si的實施例中，用於蝕刻/拋光115a的示範蝕刻劑包括氫氧化銨。例如，在塊晶圓層200是Si的情況下，示範蝕刻停止材料是碳摻雜Si(Si：C)，C合金濃度在1至30%的範圍內。鑑於本揭露，用於層210的許多不同蝕刻停止材料將是顯而易見的。
根據實施例，在第4圖之示範結構中的犧性層210是快速蝕刻層的配置中，方法100可能藉由橫向蝕刻114b快速蝕刻層210以釋放塊晶圓層200來從反轉和接合程序112繼續。側向蝕刻114b可使用任何適當的程序來進行，並在此示範實施例中，包括從結構的側面進行濕蝕刻以移除快速蝕刻層210，從而使得能夠清潔釋放/剝離塊晶圓層200。在一些實施例中，橫向蝕刻114b將移除整個快速蝕刻層210，留下例如第5B圖中所說明的示範結構。在其它實施例中，橫向蝕刻114b可能僅部分地移除快速蝕刻層210，且因此層之材料的一些者可能保留在裝置品質層220的背面上。在一些上述實施例中，層210的剩餘材料可能不存在於層220之背面的所有位置中，因為其可能在一些區域中被完全移除且在其它區域中僅部分移除。在任何情況下，例如，使用用於犧牲層210的快速蝕刻層可能提供允許塊晶圓200之清潔剝離的益處，從而 保留晶圓用於其它未來用途。在裝置品質層220是Si且待移除的客晶圓層200也是Si的實施例中，示範快速蝕刻層210是SiGe或SiGe：B，且用於橫向蝕刻114b的示範蝕刻劑是含有濃硫酸或硝酸的過氧化物。在裝置品質層220是Ge或具有大於80%的Ge合金含量的SiGe且待移除的客晶圓層200是Si的實施例中，示範快速蝕刻層210是GeSn或GeSn：B，且用於橫向蝕刻114b的示範蝕刻劑是緩衝的稀硝酸或硫酸。在實施例中，其中裝置品質層220是具有10-80%之Ge合金含量的SiGe，且待移除的客晶圓層200是Si，示範快速蝕刻層210是具有大約10%或比裝置品質層之Ge含量更多之Ge含量的SiGe，且示範蝕刻劑是含有濃硫酸或硝酸的過氧化物。在裝置品質層220是InGaAs的實施例中，示範快速蝕刻層210是GaAs，且用於橫向蝕刻114b的示範蝕刻劑包括強鹼，例如氫氧化鉀或氫氧化鈉。鑑於本揭露，層210的許多不同的快速蝕刻材料將是顯而易見的。
在第4’圖所示的示範實施例中，回顧客晶圓包括具有快速蝕刻層212和蝕刻停止層214的多層基板。在這樣的示範實施例中，移除塊晶圓層200可能包括進行如先前所描述的橫向蝕刻114b以部分或完全移除快速蝕刻層212並允許塊晶圓層200的清潔釋放/剝離。在進行橫向蝕刻114b之後的示範所得結構在第5A’圖中顯示(其中快速蝕刻層212被完全移除)。然後，方法可繼續進行如前所述的蝕刻/拋光115a，以完全移除過渡層205並部 分或完全移除蝕刻停止層214。第5B圖中顯示在進行蝕刻/拋光115a之後的示範所得結構(其中蝕刻停止層214被完全移除)。
根據本揭露的一些實施例，方法100可選地繼續進行116附加後端處理(例如，以形成第6圖的示範結構)及/或接合附加的電晶體級(例如，以形成第7圖的示範結構)。如在第6圖的示範結構中可看出，在添加到主晶圓之結構20的背面上進行附加的後端處理116。在此示範實施例中，這種附加的處理包括蝕刻及/或拋光至STI材料230的層級，其也至鰭222的基底，隨後沉積一層後端材料，其包括氧化物280和金屬接點/線290。可能使用任何適當的技術來進行這些處理。如在第6圖中可看出，鰭222的主動裝置部分(例如，包括通道區及源極區和汲極區的部分)具有表示為T7的厚度。在一些情況下，取決於最終用途或目標應用，厚度T7可能小於200、100、50、或25nm、或任何其它適當的最大厚度。
第7圖繪示根據實施例之在附加之電晶體級(第二客晶圓)接合至第6圖的結構之後的示範結構。可理解下一個裝置晶圓將導致第三級垂直裝置積體，且程序可能包括如本文中各種描述地接合形成在多層基板上的裝置，使得主晶圓和在其上形成的裝置之層級可維持相對薄的輪廓，以例如允許所有層被電連接而不管尺寸。先前參考200中的圖元件識別號的相關討論同樣適用於400中的元件。例如，先前關於以下的相關討論：鰭222應用於鰭 422、STI 230應用於STI 430、閘極240應用於閘極440、等等。如從第7圖的結構中可看出，在主塊晶圓300上有三級/層電晶體L1、L2、L3，其中L1是由塊晶圓300形成的第一級電晶體，L2是位於第一級電晶體L1上方的第二級電晶體(最初製造在第一客晶圓上)，以及L3是位於第二級電晶體L2上方的第三級電晶體(最初製造在第二客晶圓上)。注意，第7圖中識別級L1、L2、和L3的括號被顯示為包括電晶體級的裝置品質層(例如，通道區及源極和汲極區)。還應注意，在每個括號級之間的是非單晶材料，例如各種多晶或非晶/非晶體材料，例如金屬接點和線和絕緣材料(例如氧化物材料)。另外，取決於最終用途或目標應用，可根據需要重複程序116以實現電晶體級之任何期望數量的垂直積體。
回想，可受益於本文所述之積體技術的各種示範電晶體裝置幾何形狀包括但不限於場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧FET(TFET)、平面電晶體配置、雙閘極電晶體配置、鰭式電晶體配置(例如，fin-FET，三閘極)、垂直通道配置、和奈米線(或奈米帶或環繞式)電晶體配置。此外，技術可能用以垂直地積體p型電晶體裝置(例如，p-MOS或p-TFET)及/或n型電晶體裝置(例如，n-MOS或n-TFET)。此外，技術可能用以垂直地積體互補MOS(CMOS)或互補TFET(CTFET)裝置或量子裝置(少量至單一電子)。根據本揭露，方法100和本文所述之積體 技術和結構的許多變化和配置將是顯而易見的。
示範系統
第8圖繪示根據示範實施例之以使用本文所揭露之技術形成的積體電路結構或裝置實作的計算系統1000。如可看出，計算系統1000容納主機板1002。主機板1002可能包括一些元件，包括但不限於處理器1004和至少一個通訊晶片1006，其每個可以實體地和電性地耦接至主機板1002，或以其他方式積體在其中。應當理解，主機板1002可能是例如任何印刷電路板，無論是主板、安裝在主板上的子板、還是系統1000的唯一板等等。
依據其應用，計算系統1000可能包括可能或可能不是實體且電性耦接至主機板1002的一或多個其他元件。這些其他元件包括，但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、照相機、及大容量儲存裝置(如硬碟機、光碟(CD)、數位化多功能光碟(DVD)、等等)。包括在計算系統1000中的任何元件可能包括根據示範實施例使用所揭露之技術形成的一或多個積體電路結構或裝置。在一些實施例中，可將多個功能積 體到一或多個晶片中(例如，注意通訊晶片1006可以是處理器1004的一部分或者積體到處理器1004中)。
通訊晶片1006啟動無線通訊來傳輸資料至計算系統1000且從計算系統1000傳輸資料。「無線」之詞及其衍生詞可能用以說明可能藉由使用透過非固態媒體之調變的電磁輻射來傳遞資料之電路、裝置、系統、方法、技術、通訊通道、等等。詞並不意味著相關裝置不包含任何線路，雖然在一些實施例中它們可能並非如此。通訊晶片1006可能實作一些無線標準或協定，包括但不限於WiFi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物之任一者、以及指定為3G、4G、5G及以上的任何其他無線協定。計算系統1000可能包括複數個通訊晶片1006。例如，第一通訊晶片1006可能專用於如WiFi和藍芽之較短範圍的無線通訊，且第二通訊晶片1006可能專用於如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他之較長範圍的無線通訊。
計算系統1000的處理器1004包括封裝在處理器1004內的積體電路晶粒。在一些實施例中，處理器的積體電路晶粒包括使用如本文中各種描述之使用所揭露之技術形成的一或多個積體電路結構或裝置來實現的板載電路。「處理器」之詞可能指任何裝置或部分之處理例如來自暫存器及/或記憶體的電子資料以將此電子資料轉換成 可能儲存在暫存器及/或記憶體中之其他電子資料的裝置。
通訊晶片1006也可能包括封裝在通訊晶片1006內的積體電路晶粒。依照一些這樣的示範實施例，通訊晶片的積體電路晶粒包括使用如本文中各種描述的所揭露之技術形成的一或多個積體電路結構或裝置。如根據本揭露將理解的，注意多標準無線能力可能直接積體到處理器1004中(例如，其中任何晶片1006的功能被積體到處理器1004中，而不是具有單獨的通訊晶片)。還要注意，處理器1004可能是具有這種無線能力的晶片組。簡而言之，可使用任何數量的處理器1004及/或通訊晶片1006。同樣，任何一個晶片或晶片組可具有積體在其中的多個功能。
在各種實施例中，計算裝置1000可能是膝上型電腦、小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、纖薄型行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描機、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位攝影機、或處理資料或採用如本文中各種所述之使用所揭露之技術形成的一或多個積體電路結構或裝置的任何其他電子裝置。
進一步示範實施例
以下實施例涉及進一步實施例，從其中將可明 顯看出許多排列和配置。
實例1是一種積體電路，包括：基板；第一電晶體，包括單晶半導體材料的第一層，其中半導體材料的第一層係源於基板和在基板上方之至少一者；及第二電晶體，包括單晶半導體材料的第二層，半導體材料的第二層位在半導體材料的第一層上方，其中半導體材料的第一和第二層被非單晶材料隔開。
實例2包括實例1的主題，其中半導體材料的第一和第二層之至少一者每平方公分包括小於1E8錯位或晶界缺陷。
實例3包括實例1-2之任一者的主題，其中非單晶材料包括非晶或多晶材料。
實例4包括實例1-3之任一者的主題，其中基板係塊矽或絕緣體上矽(SOI)晶圓。
實例5包括實例1-4之任一者的主題，其中半導體材料的第一和第二層之至少一者包括矽。
實例6包括實例1-5之任一者的主題，其中半導體材料的第一和第二層之至少一者包括鍺或矽鍺。
實例7包括實例1-6之任一者的主題，其中半導體材料的第一和第二層之至少一者包括至少一III-V材料。
實例8包括實例1-7之任一者的主題，其中半導體材料的第一和第二層之至少一者包括石墨烯或二硫化鉬。
實例9包括實例1-8之任一者的主題，其中第一和第二電晶體之至少一者具有細化配置。
實例10包括實例1-9之任一者的主題，其中第一和第二電晶體之至少一者具有奈米線配置。
實例11包括實例1-10之任一者的主題，其中第一和第二電晶體之至少一者具有金屬氧化物半導體場效電晶體(MOSFET)或穿隧FET(TFET)配置。
實例12包括實例1-11之任一者的主題，其中第一和第二電晶體係p型電晶體和n型電晶體之各者。
實例13包括實例1-12之任一者的主題，其中第一和第二電晶體之至少一者被包括在互補金屬氧化物半導體(CMOS)裝置或互補穿隧場效電晶體(CTFET)裝置或少量至單一電子量子電晶體裝置中。
實例14包括實例1-13之任一者的主題，更包括第三電晶體，包括單晶半導體材料的第三層，半導體材料的第三層位在半導體材料的第二層上方，其中半導體材料的第二和第三層被非單晶材料隔開。
實例15係包括實例1-14之任一者之主題的計算系統。
實例16是一種積體電路，包括：基板；第一電晶體，包括定義通道的閘極，第一電晶體通道在單晶半導體材料的第一層中，其中半導體材料的第一層係源於基板和在基板上方之至少一者；及第二電晶體，包括定義通道的閘極，第二電晶體通道在單晶半導體材料的第二層 中，半導體材料的第二層位在半導體材料的第一層上方；其中第二電晶體閘極相對於第一電晶體閘極具有本質上反轉的方向。
實例17包括實例16的主題，其中半導體材料的第一和第二層之至少一者每平方公分包括小於1E8錯位或晶界缺陷。
實例18包括實例16-17之任一者的主題，其中半導體材料的第一和第二層被非單晶材料隔開。
實例19包括實例16-18之任一者的主題，其中基板係塊矽或絕緣體上矽(SOI)晶圓。
實例20包括實例16-19之任一者的主題，其中半導體材料的第一和第二層之至少一者包括矽。
實例21包括實例16-20之任一者的主題，其中半導體材料的第一和第二層之至少一者包括鍺或矽鍺。
實例22包括實例16-21之任一者的主題，其中半導體材料的第一和第二層之至少一者包括至少一III-V材料。
實例23包括實例16-22之任一者的主題，其中半導體材料的第一和第二層之至少一者包括石墨烯和二硫化鉬。
實例24包括實例16-23之任一者的主題，其中第一和第二電晶體之至少一者具有細化配置。
實例25包括實例16-24之任一者的主題，其中第一和第二電晶體之至少一者具有奈米線配置。
實例26包括實例16-25之任一者的主題，其中第一和第二電晶體之至少一者具有金屬氧化物半導體場效電晶體(MOSFET)或穿隧FET(TFET)配置。
實例27包括實例16-26之任一者的主題，其中第一和第二電晶體係p型電晶體和n型電晶體之各者。
實例28包括實例16-27之任一者的主題，其中第一和第二電晶體之至少一者被包括在互補金屬氧化物半導體(CMOS)裝置或互補穿隧場效電晶體(CTFET)裝置或少量至單一電子量子電晶體裝置中。
實例29包括實例16-28之任一者的主題，更包括第三電晶體，包括單晶半導體材料的第三層，半導體材料的第三層位在半導體材料的第二層上方，其中半導體材料的第二和第三層被非單晶材料隔開。
實例30係包括實例16-29之任一者之主題的計算系統。
實例31係一種形成積體電路的方法，方法包括：提供第一基板；在第一基板上沉積犧牲層；在犧牲層上形成單晶半導體材料層；形成包括半導體材料層的第一電晶體，第一電晶體包括至少一後端層；將第一電晶體的後端層接合至第二電晶體的後端層，第二電晶體形成在第二基板上；及至少部分地移除犧牲層以從第一電晶體移除第一基板。
實例32包括實例31的主題，其中犧牲層係蝕刻停止層，且其中至少部分地移除犧牲層包括將第一基板 研磨至接近蝕刻停止層，隨後蝕刻和拋光程序之至少一者用以移除第一基板材料的剩餘部分。
實例33包括實例31的主題，其中犧牲層係快速蝕刻層，且其中至少部分地移除犧牲層包括快速蝕刻層的橫向蝕刻以允許第一基板的剝離。
實例34包括實例31的主題，其中犧牲層係包括快速蝕刻層和蝕刻停止層的多層堆疊，且其中至少部分地移除犧牲層包括快速蝕刻層的橫向蝕刻以允許第一基板的剝離，隨後蝕刻和拋光程序之至少一者用以至少部分地移除蝕刻停止層。
實例35包括實例31-34之任一者的主題，其中半導體材料層具有小於500nm的厚度。
實例36包括實例31-35之任一者的主題，其中半導體材料層每平方公分具有小於1E8錯位或晶界缺陷。
實例37包括實例31-36之任一者的主題，其中半導體材料層包括矽、鍺、矽鍺、III-V材料、石墨烯或二硫化鉬之其一者。
實例38包括實例31-37之任一者的主題，其中犧牲層包括碳摻雜的矽，碳的範圍為1-30%。
實例39包括實例31-37之任一者的主題，其中犧牲層包括碳摻雜的鍺，碳的範圍為1-30%。
實例40包括實例31-37之任一者的主題，其中犧牲層包括矽鍺、鍺錫、和砷化鎵之其一者。
實例41包括實例31-40之任一者的主題，更包括將第三電晶體接合至第二電晶體上方的後端層。
實例42包括實例31-41之任一者的主題，其中第一和第二電晶體幾何形狀包括場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧FET(TFET)、平面配置、鰭式配置、FinFET配置、三閘極配置、垂直通道配置、奈米線配置、奈米帶配置、及環繞式配置之至少一者。
已經出於說明和描述的目的呈現了示範實施例的上述描述。這並不旨在窮盡或將本揭露限制為所揭露的精確形式。根據本揭露，許多修改和變化是可能的。意圖是本揭露的範圍不受此詳細說明限制，而是由所附的申請專利範圍限制。主張本申請優先權之未來提交的申請可能以不同的方式主張所揭露的主題，並且通常可能包括如本文中各種揭露或以其他方式示範之一或多個限制的任何集合。
100‧‧‧方法

Claims (25)

  1. 一種形成積體電路的方法，該方法包含：提供一第一基板；在該第一基板上沉積一犧牲層；在該犧牲層上形成一單晶半導體材料層；形成包括該半導體材料層的一第一電晶體，該第一電晶體包括至少一後端層；將該第一電晶體的一後端層接合至第二電晶體的一後端層，該第二電晶體形成在第二基板上；及至少部分地移除該犧牲層以從該第一電晶體移除該第一基板。
  2. 如請求項1所述之方法，其中該犧牲層係一蝕刻停止層，且其中至少部分地移除該犧牲層包括將該第一基板研磨至接近該蝕刻停止層，隨後一蝕刻和拋光程序之至少一者用以移除該第一基板材料的剩餘部分。
  3. 如請求項1所述之方法，其中該犧牲層係一快速蝕刻層，且其中至少部分地移除該犧牲層包括該快速蝕刻層的橫向蝕刻以允許該第一基板的剝離。
  4. 如請求項1所述之方法，其中該犧牲層為包括一快速蝕刻層和一蝕刻停止層的一多層堆疊，且其中至少部分地移除該犧牲層包括該快速蝕刻層的橫向蝕刻以允許該第一基板的剝離，隨後一蝕刻和拋光程序之至少一者用以至少部分地移除該蝕刻停止層。
  5. 如請求項1所述之方法，其中該半導體材料層具有小於500nm的厚度。
  6. 如請求項1所述之方法，其中該半導體材料層包括矽、鍺、矽鍺、III-V材料、石墨烯或二硫化鉬之其一者。
  7. 如請求項1至6項之任一項所述之方法，更包括將該第三電晶體接合至該第二電晶體上方的一後端層。
  8. 一種如請求項1所述之方法所形成之積體電路，包含：該第二基板；該第二電晶體，包括單晶半導體材料的一第一層，其中半導體材料的該第一層係源於該第二基板和在該第二基板上方之至少一者；及該第一電晶體，包括單晶半導體材料的一第二層，半導體材料的該第二層位在半導體材料的該第一層上方，其中半導體材料的該第一和第二層被非單晶材料隔開。
  9. 如請求項8所述之積體電路，其中半導體材料的該第一和第二層之至少一者每平方公分包括小於1E8錯位或晶界缺陷。
  10. 如請求項8所述之積體電路，其中該非單晶材料包括非晶或多晶材料。
  11. 如請求項8所述之積體電路，其中該 基板係一塊矽或絕緣體上矽(SOI)晶圓。
  12. 如請求項8所述之積體電路，其中半導體材料的該第一和第二層之至少一者包括矽。
  13. 如請求項8所述之積體電路，其中半導體材料的該第一和第二層之至少一者包括鍺或矽鍺。
  14. 如請求項8所述之積體電路，其中半導體材料的該第一和第二層之至少一者包括至少一III-V材料。
  15. 如請求項8所述之積體電路，其中半導體材料的該第一和第二層之至少一者包括石墨烯或二硫化鉬。
  16. 如請求項8所述之積體電路，其中該第一和第二電晶體之至少一者具有一細化配置。
  17. 如請求項8所述之積體電路，其中該第一和第二電晶體之至少一者具有一奈米線配置。
  18. 如請求項8所述之積體電路，其中該第一和第二電晶體之至少一者具有一金屬氧化物半導體場效電晶體(MOSFET)或穿隧FET(TFET)配置。
  19. 如請求項8所述之積體電路，其中該第一和第二電晶體係一p型電晶體和一n型電晶體之各者。
  20. 如請求項8所述之積體電路，其中該第一和第二電晶體之至少一者被包括在一互補金屬氧化物半導體(CMOS)裝置或一互補穿隧場效電晶體 (CTFET)裝置或少量至單一電子量子電晶體裝置中。
  21. 如請求項8所述之積體電路，更包含一第三電晶體，包括單晶半導體材料的一第三層，半導體材料的該第三層位在半導體材料的該第二層上方，其中半導體材料的該第二和第三層被非單晶材料隔開。
  22. 一種計算系統，包含如請求項8-21之任一所述之積體電路。
  23. 一種如請求項1所述之方法所形成之積體電路，包含：該第二基板；該第二電晶體，包括定義一通道的一閘極，該第二電晶體通道在單晶半導體材料的一第一層中，其中半導體材料的該第一層係源於該第二基板和在該第二基板上方之至少一者；及該第一電晶體，包括定義一通道的一閘極，該第一電晶體通道在單晶半導體材料的一第二層中，半導體材料的該第二層位在半導體材料的該第一層上方；其中該第一電晶體閘極相對於該第二電晶體閘極具有一本質上反轉的方向。
  24. 如請求項23所述之積體電路，其中半導體材料的該第一和第二層之至少一者每平方公分包括小於1E8錯位或晶界缺陷。
  25. 如請求項23-24之任一項所述之積體電路，其中半導體材料的該第一和第二層被非單晶材料隔 開。
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