TWI711929B - 處理識別裝置及用於處理識別之方法 - Google Patents

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Abstract

本發明包含與處理識別有關之裝置及方法。一種實例性裝置可藉由比較一主機處理識別(TID)記錄與一記憶體器件處理識別(TID)記錄而判定與一命令相關聯之一處理識別(TID)。

Description

處理識別裝置及用於處理識別之方法
本發明一般而言係關於記憶體器件，且更特定而言，係關於用於處理識別之裝置及方法。
記憶體器件通常經提供為電腦或其他電子器件中之內部半導體積體電路。存在諸多不同類型之記憶體，包含揮發性及非揮發性記憶體。揮發性記憶體可需要電力來維持其資料且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)以及其他揮發性記憶體。非揮發性記憶體可藉由在未被供電時保留所儲存資料而提供持久之資料，且可包含NAND快閃記憶體、NOR快閃記憶體、唯讀記憶體(ROM)、電可抹除可程式化ROM(EEPROM)、可抹除可程式化ROM(EPROM)及電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)及磁阻式隨機存取記憶體(MRAM)以及其他非揮發性記憶體。
記憶體亦作為揮發性及非揮發性資料儲存裝置以用於一寬廣範圍之電子應用。舉例而言，非揮發性記憶體可用於個人電腦、可攜式記憶條、數位相機、蜂巢式電話、諸如MP3播放器之可攜式音樂播放器、電影播放 器及其他電子裝置中。記憶體單元可被配置成若干陣列，其中該等陣列用於記憶體器件中。
記憶體可為用於計算器件中之一記憶體模組(例如，一雙直列記憶體模組(DIMM))之一部分。記憶體模組可包含揮發性記憶體(舉例而言，諸如DRAM)及/或非揮發性記憶體(舉例而言，諸如快閃記憶體或RRAM)。DIMM可在計算系統中使用一主要記憶體。
222:命令信號
224:DQ+ECC接腳
226:RSP[n]接腳
242-100:第一啟動命令
242-200:第二啟動命令
242-300:第三啟動命令
244-100:第一讀取命令/讀取命令/命令
244-200:第二讀取命令/讀取命令/命令
244-300:第三讀取命令/讀取命令/命令
246-100:資料
246-200:資料
246-300:資料
248-100:處理識別信號
248-200:處理識別信號
248-300:處理識別信號
252-100:發送
252-200:發送
252-300:發送
100:計算系統
102:主機
114:控制器/記憶體器件控制器
116:緩衝器
118:暫存器
110-1:雙直列記憶體模組
110-2:雙直列記憶體模組
110-X:雙直列記憶體模組
110-Y:雙直列記憶體模組
112-1...112-N:通道
104-1...104-N:記憶體系統
108:主機控制器
110:雙直列記憶體模組
113-1:記憶體器件
113-2:記憶體器件
113-3:記憶體器件
113-Z:記憶體器件
117-1:控制電路
117-2:控制電路
117-3:控制電路
117-Z:控制電路
362:記憶體器件處理識別記錄
364:第一記憶體器件處理識別
366:第二記憶體器件處理識別/記憶體器件處理識別
368:第三記憶體器件處理識別
372:主機處理識別記錄
374:第一主機處理識別
376:第二主機處理識別/處理識別主機記錄
378:第三主機處理識別
460:查詢
422:命令信號
424:DQ+ECC接腳
462:記憶體器件處理識別記錄
580:流程圖
582:發送讀取命令
584:發送讀取就緒命令
586:發送讀取發送指示符
588:發送讀取資料及處理識別
590:判定處理識別是否係損毀的
592:使用狀態請求
594:發送處理識別記錄
596:比較
598:識別損毀之處理識別
599:結束
DQ+ECC:接腳
RSP[n]:接腳
圖1A係根據本發明之若干項實施例之呈包含一記憶體系統之一計算系統之形式之一裝置的一方塊圖。
圖1B係根據本發明之若干項實施例之呈一雙直列記憶體模組(DIMM)之形式之一裝置的一方塊圖。
圖2係根據本發明之若干項實施例之一定數目個操作之一圖式。
圖3A至圖3B係圖解說明處理識別(ID)記錄之表。
圖4係根據本發明之若干項實施例之一定數目個操作之一圖式。
圖5圖解說明根據本發明之若干項實施例之用於處理識別之一流程圖的一實例。
本發明包含與處理識別有關之裝置及方法。一實例性裝置可藉由比較一主機處理識別(TID)記錄與一記憶體器件處理識別(TID)記錄而判定與一命令相關聯之一處理識別(TID)。
在本發明之一或多項實施例中，主機控制器可經組態以：回應於接收到與一命令相關聯之一傳輸錯誤而利用一狀態請求查詢一記憶體器件； 自該記憶體器件接收一記憶體器件處理識別(TID)記錄；及藉由比較一主機處理識別(TID)記錄與該記憶體器件TID記錄而判定與該命令相關聯之一處理識別(TID)。該主機控制器可經組態以利用一命令而自該記憶體器件接收資料。該主機控制器亦可經組態以偵測與該命令相關聯之該資料中之一傳輸錯誤，該傳輸錯誤可包含一損毀TID。該主機控制器然後回應於接收到該傳輸錯誤而查詢該記憶體器件。
在本發明之一或多項實施例中，該主機控制器藉由識別該記憶體器件TID記錄中之自主機TID缺失之一TID而判定與該命令相關聯之TID。該主機控制器可然後藉由再次發送具有所判定TID之一命令而重新請求資料。然後，該主機控制器可利用該命令自該記憶體器件接收該資料。
在本發明之一或多項實施例中，可產生對應於一第一命令及一第二命令之一第一TID及一第二TID。可儲存該第一TID及該第二TID。可在一記憶體控制器中執行儲存該第一TID及該第二TID。可將具有該第一TID之該第一命令發送至該記憶體器件且將具有該第二TID之該第二命令發送至該記憶體器件。在一或多項實施例中，該第一命令及該第二命令可為一讀取操作命令。可自該記憶體器件提供第一輸出資料。該第一輸出資料可包括基於該第一命令之一第一操作結果及伴隨該第一操作結果之一第三TID，該第三TID對應於該第一TID。可自該記憶體器件提供第二輸出資料。該第二輸出資料可包括基於該第二命令之一第二操作結果及伴隨該第二操作結果之一第四TID，該第四TID對應於該第二TID。當在該第三TID及該第四TID中之一者中發現一傳輸錯誤時，可輸出該第一TID及該第二TID。
在本發明之一或多項實施例中，可比較該第三TID及該第四TID與經 輸出之該第一TID及該第二TID以識別所傳回之該第一TID及該第二TID中包含該傳輸錯誤之一者。可在一主機中執行比較該第三TID及該第四TID與經輸出之該第一TID及該第二TID。若將該第三TID識別為包含該傳輸錯誤，則可將具有該第一TID之該第一命令重新發送至該記憶體器件。在一或多項實施例中，該第三TID可早於該第一操作結果自該記憶體器件輸出且該第四TID可早於該第二操作結果自該記憶體器件輸出。
在本發明之以下詳細說明中，參考形成本發明之一部分之隨附圖式，且圖式中以圖解說明之方式展示可如何實踐本發明之若干項實施例。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例且可在不背離本發明之範疇之情況下做出程序、電及/或結構改變。如本文中所使用，指定符「N」指示，如此指定之特定特徵中之一定數目個特徵可與本發明之若干項實施例包含在一起。
如本文中所使用，「一定數目個」某物可指此類事物中之一或多者。舉例而言，一定數目個記憶體器件可指記憶體器件中之一或多者。另外，如本文中所使用之諸如「N」之指定符(尤其相對於圖式中之元件符號)指示如此指定之特定特徵中之一定數目個特徵可與本發明之若干項實施例包含在一起。
本文中之各圖遵循其中第一個數字或前幾個數字對應於圖式之圖編號且其餘數字識別圖式中之一元件或組件之一編號慣例。可藉由使用類似數字來識別不同圖之間的類似元件或組件。如將瞭解，可添加、交換及/或消除本文中之各種實施例中所展示之元件以便提供本發明之若干項額外實施例。另外，各圖中所提供之元件之比例及相對標度意欲圖解說明本發 明之各種實施例且並不在一限制意義上使用。
圖1A係根據本發明之一或多項實施例之包含呈一定數目個記憶體系統104-1...104-N之形式之一裝置之一計算系統100的一功能方塊圖。如本文中所使用，一「裝置」可指但不限於多種結構或結構組合中之任一者，舉例而言，諸如一或若干電路、一或若干晶粒、一或若干模組、一或若干器件或者一或若干系統。在圖1A中所圖解說明之實施例中，記憶體系統104-1...104-N可包含一或多個雙直列記憶體模組(DIMM)110-1、...、110-X、110-Y。DIMM 110-1、...、110-X、110-Y可包含揮發性記憶體及/或非揮發性記憶體。在若干項實施例中，記憶體系統104-1、...、104-N可包含一多晶片器件。一多晶片器件可包含一定數目個不同記憶體類型及/或記憶體模組。舉例而言，一記憶體系統可在任何類型之一模組上包含非揮發性或揮發性記憶體。下文與圖1A至圖5相關聯地闡述之實例使用一DIMM作為記憶體模組，但本發明之協定可用於其中記憶體可執行非確定性命令之任何記憶體系統上。在圖1A中，記憶體系統104-1經由通道112-1耦合至主機，可包含DIMM 110-1、...、110-X，其中DIMM 110-1係一NVDIMM且110-X係DRAM DIMM。在此實例中，每一DIMM 110-1、...、110-X、110-Y包含一控制器114。控制器114可自主機102接收命令且控制命令在一DIMM上之執行。而且，在若干項實施例中，本發明之協定可由不具有一控制器之一記憶體器件(例如，一DIMM)實施且使用本發明之協定對命令之執行可被構建至記憶體器件中。取決於DIMM中之記憶體之類型，主機102可使用本發明之協定及/或一先前協定將命令發送至DIMM 110-1、...、110-X、110-Y。舉例而言，主機可使用本發明之協定來在同一通道(例如，通道112-1)上與一NVDIMM進行通信且使用一先 前協定來與皆在同一記憶體系統上之一DRAM DIMM進行通信。主機及NVDIMM可根據本發明之協定而經由讀取就緒(R_RDY)信號、讀取發送(R_SEND)信號、寫入信用遞增(WC_INC)信號及讀取識別(RID)信號進行通信。讀取就緒(R_RDY)信號、讀取發送(R_SEND)信號、寫入信用遞增(WC_INC)信號及讀取識別(RID)信號可經由一先前協定(例如，DDR4)中未使用之接腳或來自一先前協定(例如，DDR4)之經重新目的化(例如，以不同方式使用)使得本協定與先前協定相容之接腳被發送。而且，接腳可在正被開發之協定(例如，DDR5)中被指派至讀取就緒(R_RDY)信號、讀取發送(R_SEND)信號、寫入信用遞增(WC_INC)信號及讀取識別(RID)信號。
如圖1A中所圖解說明，一主機102可耦合至記憶體系統104-1...104-N。在若干項實施例中，每一記憶體系統104-1...104-N可經由一通道耦合至主機102。在圖1A中，記憶體系統104-1經由通道112-1耦合至主機102且記憶體系統104-N經由通道112-N耦合至主機102。主機102可為一膝上型電腦、個人電腦、數位相機、數位記錄及播放器件、行動電話、PDA、記憶卡讀取器、介面集線器以及其他主機系統，且可包含一記憶體存取器件(例如，一處理器)。熟習此項技術者將瞭解，「一處理器」可意指一或多個處理器，諸如一並行處理系統、一定數目個共處理器等。
主機102包含用以與記憶體系統104-1...104-N進行通信之一主機控制器108。主機控制器108可經由通道112-1...112-N將命令發送至DIMM 110-1、...、110-X、110-Y。主機控制器108可與DIMM 110-1、...、110-X、110-Y及/或DIMM 110-1、...、110-X、110-Y中之每一者上之控制器114進行通信以讀取、寫入及抹除資料，以及進行其他操作。一實體 主機介面可提供用於在記憶體系統104-1...104-N與具有用於實體主機介面之相容接受器之主機102之間傳遞控制、位址、資料及其他信號之一介面。信號可經由通道112-1...112-N在一定數目個匯流排(例如，一資料匯流排及/或一位址匯流排)上於102與DIMM 110-1、...、110-X、110-Y之間被傳遞。
主機控制器108及/或一DIMM上之控制器114可包含控制電路，例如硬體、韌體及/或軟體。在一或多項實施例中，主機控制器108及/或控制器114可為耦合至包含一實體介面之一印刷電路板之一特殊應用積體電路(ASIC)。而且，每一DIMM 110-1、...、110-X、110-Y可包含揮發性及/或非揮發性記憶體之緩衝器116以及暫存器118。緩衝器116可用於緩衝在讀取命令及/或寫入命令之執行期間使用之資料。緩衝器116可被分裂成一寫入緩衝器及一讀取緩衝器。專用於寫入緩衝器之空間量及專用於讀取緩衝器之空間量可由主機控制器108控制。主機可基於被發送至一特定DIMM之命令之類型而控制緩衝器116中專用於寫入緩衝器及讀取緩衝器之空間量。在若干項實施例中，DIMM可具有一固定寫入緩衝器大小及/或一固定讀取緩衝器大小。暫存器118可以用於判定執行命令之優先級之優先級資訊進行程式化。
DIMM 110-1、...、110-X、110-Y可對記憶體系統提供主要記憶體或者可用作整個記憶體系統之額外記憶體或儲存裝置。每一DIMM 110-1、...、110-X、110-Y可包含記憶體單元(例如，非揮發性記憶體單元)之一或多個陣列。舉例而言，該等陣列可為具有一NAND架構之快閃陣列。實施例並不限於一特定類型之記憶體器件。舉例而言，記憶體器件可包含RAM、ROM、DRAM、SDRAM、PCRAM、RRAM及快閃記憶體以及其 他記憶體。
圖1A之實施例可包含為不使本發明之實施例模糊而未加以圖解說明之額外電路。舉例而言，記憶體系統104-1...104-N可包含用以鎖存透過I/O電路經由I/O連接提供之位址信號之位址電路。位址信號可由一列解碼器及一行解碼器接收及解碼以存取DIMM 110-1、...、110-X、110-Y。熟習此項技術者將瞭解，位址輸入連接之數目可取決於DIMM 110-1、...、110-X、110-Y之密度及架構。
圖1B係根據本發明之若干項實施例之呈一雙直列記憶體模組(DIMM)110之形式之一裝置的一方塊圖。在圖1B中，DIMM 110可包含一控制器114。控制器114可包含可為一緩衝器116之記憶體(諸如SRAM記憶體)及/或一定數目個暫存器118。DIMM 110可包含耦合至控制器之一定數目個記憶體器件113-1、...、113-Z。記憶體器件113-1、...、113-Z可包含非揮發性記憶體陣列及/或揮發性記憶體陣列。記憶體器件113-1、...、113-Z可包含可用於執行記憶體器件113-1、...、113-Z上之命令之控制電路117-1、...、117-Z(例如，硬體、韌體及/或軟體)。控制電路117-1、...、117-Z可自控制器114接收命令。控制電路117-1、...、117-Z可經組態以執行命令以讀取記憶體器件113-1、...、113-Z中之資料及/或將資料寫入於記憶體器件113-1、...、113-Z中。
圖2係根據本發明之若干項實施例之一定數目個操作之一圖式。圖2圖解說明執行三個讀取操作之一實例。可將一命令信號222自主機發送至記憶體器件(例如，圖1B中之記憶體器件113)。命令信號222可包含啟動命令及讀取命令。在圖2中，將一第一啟動命令242-100、一第一讀取命令244-100、一第二啟動命令242-200、一第二讀取命令244-200、一第三啟 動命令242-300及一第三讀取命令244-300自主機(例如，圖1A中之主機102)發送至記憶體器件(例如，圖1B中之記憶體器件113)。主機(例如，圖1A中之主機102)可將一處理識別(TID)號碼指派至讀取命令。TID號碼係由主機(例如，圖1A中之主機102)產生之識別符。TID可為由主機(例如，圖1A中之主機102)及記憶體器件(例如，圖1B中之記憶體器件113)同時產生之一隱式TID。一隱式TID可在一同步事件之後發生，TID資訊可被單獨地維持於主機及記憶體器件兩者上且提供用於自錯誤處理識別符恢復之一方法。TID號碼可包含於讀取命令中且在將讀取命令自主機(例如，圖1A中之主機102)發送至記憶體器件(例如，圖1B中之記憶體器件113)時被傳輸至記憶體器件(例如，圖1B中之記憶體器件113)。在圖2中，第一讀取命令244-100可被指派有一TID 123、第二讀取命令244-200可被指派有一TID 131且第三讀取命令244-300可被指派有一TID 117。
回應於接收到讀取命令244-100、...、244-300，記憶體器件(例如，圖1B中之記憶體器件113)可檢驗記憶體器件(例如，圖1B中之記憶體器件113)之緩衝器及/或快取且在記憶體器件(例如，圖1B中之記憶體器件113)之非揮發性記憶體中進行檢驗以定位與讀取命令244-100、...、244-300相關聯之資料。記憶體器件(例如，圖1B中之記憶體器件113)可以與由記憶體器件(例如，圖1B中之記憶體器件113)接收命令之次序不同之一次序執行操作。一旦記憶體器件(例如，圖1B中之記憶體器件113)定位資料且使資料準備好往回發送至主機(例如，圖1A中之主機102)，記憶體器件(例如，圖1B中之記憶體器件113)便可將一讀取就緒命令發送252-100至主機(例如，圖1A中之主機102)。可藉由以下操作而將一讀取就緒指示符發送至主機(例如，圖1A中之主機102)：將一讀取就緒信號自低雙態切換(例 如，轉變)為高或自高雙態切換(例如，轉變)為低以指示資料相關聯命令244-100準備好被發送至主機(例如，圖1A中之主機102)。主機(例如，圖1A中之主機102)可藉由偵測讀取就緒信號之轉變而偵測讀取就緒指示符。回應於接收到讀取就緒指示符，主機(例如，圖1A中之主機102)可將一讀取發送指示符發送252-200至記憶體器件控制器(例如，圖1A中之記憶體器件控制器114)以指示主機(例如，圖1A中之主機102)準備好接收與命令244-100相關聯之資料。記憶體器件控制器(例如，圖1A中之記憶體器件控制器114)可回應於接收到讀取發送指示符而在DQ+ECC接腳224上發送252-300與命令244-100、...、244-300相關聯之資料246-100、...、246-300。而且，當將資料246-100、...、246-300發送至主機時，在RSP[n]接腳226上將一TID信號248-100、...、248-300發送至主機。TID信號248-100、...、248-300包含由記憶體器件(例如，圖1B中之記憶體器件113)指派至資料組塊之TID號碼且用於識別與被發送至主機(例如，圖1A中之主機102)之資料246-100、...、246-300相關聯之讀取命令。資料246-100被指派有一TID號碼123、資料246-200被指派有一TID號碼(但係在傳輸被損毀期間)且資料246-300被指派有一TID號碼117。
圖3A至圖3B係圖解說明處理識別(TID)記錄之表。圖3A圖解說明一記憶體器件處理識別(TID)記錄之一實例。記憶體器件TID記錄362可被儲存達一設定時間週期。舉例而言，記憶體器件TID記錄362可被儲存於緩衝器(例如，圖1A中之緩衝器116)中。緩衝器(例如，圖1A中之緩衝器116)之大小可基於自主機器件(例如，圖1A中之主機102)至記憶體器件(例如，圖1B中之記憶體器件113)之未處理請求之數目。記憶體器件處理識別(TID)記錄362包含一第一記憶體器件處理識別(TID)364、一第二記憶 體器件處理識別(TID)366及一第三記憶體器件處理識別(TID)368。一主機可基於用於TID傳輸中之一錯誤偵測方案或藉由與一主機TID之對應記憶體器件TID之一誤匹配而判定該主機TID係損毀或錯誤的。舉例而言，一錯誤偵測方案包含錯誤校正碼(ECC)錯誤之同位核對。
圖3B圖解說明一主機處理識別(TID)記錄之一實例。主機TID記錄372可被儲存於控制器(例如，圖1A中之控制器114)中且係已被往回傳輸至主機(例如，圖1A中之主機102)之TID之一記錄。主機TID記錄372包含一第一主機處理識別(TID)374、一第二主機處理識別(TID)376及一第三主機處理識別(TID)378。第一記憶體器件TID 364對應於第一主機TID 374、第二記憶體器件TID 366對應於第二主機TID 376且第三記憶體器件TID記錄368對應於第三主機TID 378。在圖3B中，第二主機TID 376由主機(例如，圖1A中之主機102)在接收時判定為一損毀值。因此，主機(例如，圖1A中之主機102)可使用一狀態請求命令或一模式暫存器讀取命令來查詢記憶體器件以獲得記憶體器件TID記錄362。
一旦主機(例如，圖1A中之主機102)接收記憶體器件TID記錄362，主機(例如，圖1A中之主機102)便可比較一主機TID記錄372與記憶體器件TID記錄362。主機(例如，圖1A中之主機102)可藉由識別記憶體器件TID記錄362中之自主機TID記錄372缺失之一TID而判定與一命令相關聯之損毀TID。舉例而言，記憶體器件TID記錄362具有第一記憶體器件TID 364、第二記憶體器件TID 366及第三記憶體器件TID 368。然而，主機TID記錄僅具有對應於第一記憶體器件TID 364之第一主機TID 374及對應於第三記憶體器件TID 368之第三主機TID 378。因此，主機(例如，圖1A中之主機102)可判定TID主機記錄376-記憶體器件TID 366自主機TID記 錄缺失。主機(例如，圖1A中之主機102)可然後再次將與命令相關聯之所判定TID發送至記憶體器件(例如，圖1B中之記憶體器件113)且自記憶體器件(例如，圖1B中之記憶體器件113)接收與先前損毀TID相關聯之資料。
圖4係根據本發明之若干項實施例之一定數目個操作之一圖式。在本發明之一或多項實施例中，一主機控制器可經組態以回應於接收到與一命令相關聯之一傳輸錯誤(包含一損毀TID)而利用一狀態請求來查詢記憶體器件且自記憶體器件接收一記憶體器件TID記錄。圖4圖解說明執行一查詢操作以請求記憶體器件TID記錄(例如，圖3A中之記憶體器件TID記錄362)之一實例。命令信號422可自主機(例如，圖1A中之主機102)被發送至記憶體器件(例如，圖1B中之記憶體器件113)。查詢460可包含一狀態請求命令或一模式暫存器讀取命令。一旦記憶體器件(例如，圖1B中之記憶體器件113)已接收到命令，記憶體器件(例如，圖1B中之記憶體器件113)便可作為回應而在DQ+ECC接腳424上發送一記憶體器件處理識別(TID)記錄462。主機(例如，圖1A中之主機102)可然後藉由比較主機TID記錄(例如，圖3B中之主機TID記錄372)與記憶體器件TID記錄462而判定與命令相關聯之一TID。主機控制器(例如，圖1A中之主機控制器108)可然後回應於識別出與命令相關聯之TID而藉由經由再次發送一命令(其具有與該命令相關聯之TID)重新請求資料來查詢記憶體器件(例如，圖1B中之記憶體器件113)。主機(例如，圖1A中之主機102)可然後利用命令而自記憶體器件(例如，圖1B中之記憶體器件113)接收資料。
圖5圖解說明根據本發明之若干項實施例之用於處理識別之一流程圖580的一實例。可將具有一TID之一讀取命令582自主機(例如，圖1A中之 主機102)發送至記憶體器件(例如，圖1B中之記憶體器件113)。一旦記憶體器件定位資料且使資料準備好往回發送至主機，記憶體器件便可將一讀取就緒命令584發送至主機。回應於接收到讀取就緒命令584，主機可將一讀取發送指示符586發送至記憶體器件控制器以指示主機準備好接收與命令相關聯之資料(例如，與圖2中之命令244-100相關聯之資料)。記憶體器件控制器(例如，圖1A中之記憶體器件控制器114)可回應於接收到讀取發送指示符586而發送讀取資料及TID 588。然後，主機可判定TID是否係損毀的590。若TID係未損毀的，則程序結束599。若TID係損毀的，則主機可使用一狀態請求592來查詢記憶體器件以獲得記憶體器件TID記錄(例如，圖3中之記憶體器件TID記錄362)。記憶體器件在接收到狀態請求592之後可發送TID記錄594。一旦主機(例如，圖1A中之主機102)接收到記憶體器件TID記錄(例如，圖3中之記憶體器件TID記錄362)，主機便可比較596一主機TID記錄(例如，圖3中之主機TID記錄372)與記憶體器件TID記錄(例如，圖3中之記憶體器件TID記錄362)。主機可藉由判定自主機TID記錄(例如，圖3中之主機TID記錄372)缺失之記憶體器件TID記錄(例如，圖3中之記憶體器件TID記錄362)而識別損毀之TID 598。
雖然本文中已圖解說明及闡述了特定實施例，但熟習此項技術者將瞭解，旨在達成相同結果之一配置可替代所展示之特定實施例。本發明意欲涵蓋本發明之各種實施例之變更或變化形式。應理解，已以一說明性方式而非一限制性方式做出以上說明。在審閱以上說明後，熟習此項技術者將旋即明瞭以上實施例之組合及本文中未具體闡述之其他實施例。本發明之各種實施例之範疇包含其中使用以上結構及方法之其他應用。因此，本發明之各種實施例之範疇應參考隨附申請專利範圍連同此申請專利範圍授 權之等效物之整個範圍來判定。
在前述實施方式中，出於簡化本發明之目的，將各種特徵一起分組於一單個實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一技術方案中更多之特徵之一意圖。而是，如隨附申請專利範圍所反映，發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，特此將隨附申請專利範圍併入至實施方式中，其中每一技術方案獨立地作為一單獨實施例。
222:命令信號
224:DQ+ECC接腳
226:RSP[n]接腳
242-100:第一啟動命令
242-200:第二啟動命令
242-300:第三啟動命令
244-100:第一讀取命令/讀取命令/命令
244-200:第二讀取命令/讀取命令/命令
244-300:第三讀取命令/讀取命令/命令
246-100:資料
246-200:資料
246-300:資料
248-100:處理識別信號
248-200:處理識別信號
248-300:處理識別信號
252-100:發送
252-200:發送
252-300:發送
DQ+ECC:接腳
RSP[n]:接腳

Claims (17)

  1. 一種處理(tansaction)識別裝置，其包括：一記憶體器件，其包含一緩衝器；及一主機器件，其耦合至該記憶體器件，其中該主機器件包含一主機控制器，該主機控制器經組態以：藉由比較包含自該記憶體器件傳輸至該主機器件且儲存在該主機器件之該主機控制器中之主機處理識別(TID)之一主機處理識別(TID)記錄與儲存在該緩衝器中之一記憶體器件處理識別(TID)記錄而判定與一命令相關聯之一損毀處理識別(TID)，其中對應於自該主機TID紀錄缺失之一主機處理識別(TID)之一記憶體器件處理識別(TID)為與該命令相關聯之該損毀TID；及回應於判定與該命令相關聯之該損毀TID而將與該命令相關聯之該記憶體器件TID自該主機器件輸出至該記憶體器件。
  2. 如請求項1之裝置，其中該主機器件經組態以將該命令發送至該記憶體器件。
  3. 如請求項1之裝置，其中該記憶體器件係一非揮發性雙直列記憶體模組(NVDIMM)。
  4. 一種處理識別裝置，其包括：一記憶體器件，其包含一緩衝器；及 一主機器件，其耦合至該記憶體器件，其中該主機器件包含一主機控制器，該主機控制器經組態以：回應於接收到與一命令相關聯之一傳輸錯誤而利用一狀態請求查詢該記憶體器件；自該記憶體器件中之該緩衝器接收一記憶體器件處理識別(TID)記錄；藉由比較包含自該記憶體器件傳輸至該主機器件且儲存在該主機器件之該主機控制器中之主機處理識別(TID)之一主機處理識別(TID)記錄與該記憶體器件TID記錄而判定與該命令相關聯之一損毀處理識別(TID)，其中對應於自該主機TID紀錄缺失之一主機處理識別(TID)之一記憶體器件處理識別(TID)為與該命令相關聯之該損毀TID；及回應於判定與該命令相關聯之該損毀TID而將與該命令相關聯之該記憶體器件TID自該主機器件輸出至該記憶體器件。
  5. 如請求項4之裝置，其中該記憶體器件經組態以回應於接收到該查詢而發送該記憶體器件TID記錄。
  6. 如請求項4之裝置，其中與該命令相關聯之該記憶體裝置TID係由該主機器件及該記憶體器件同時產生之一隱式TID。
  7. 如請求項4之裝置，其中該記憶體器件經組態而以與由該記憶體器件接收該等命令之一次序不同之一次序執行操作。
  8. 一種處理識別裝置，其包括：一記憶體器件，其包含一緩衝器；及一主機器件，其耦合至該記憶體器件，其中該主機器件包含一主機控制器，該主機控制器經組態以：利用一命令而自該記憶體器件接收資料；偵測與該命令相關聯之該資料中之一傳輸錯誤；回應於接收到該傳輸錯誤而查詢該記憶體器件；自該記憶體器件中之該緩衝器接收一記憶體器件處理識別(TID)記錄；及藉由比較包含自該記憶體器件傳輸至該主機器件且儲存在該主機器件之該主機控制器中之主機處理識別(TID)之一主機處理識別(TID)記錄與該記憶體器件TID記錄而判定與該命令相關聯之一損毀處理識別(TID)，其中對應於自該主機TID紀錄缺失之一主機處理識別(TID)之一記憶體器件處理識別(TID)為與該命令相關聯之該損毀TID；及回應於判定與該命令相關聯之該損毀TID而將與該命令相關聯之該記憶體器件TID自該主機器件輸出至該記憶體器件。
  9. 如請求項8之裝置，其中該查詢係一狀態請求命令。
  10. 如請求項8之裝置，其中該查詢係針對該記憶體器件TID記錄之一模式暫存器讀取命令。
  11. 一種用於處理識別之方法，其包括：產生第一處理識別(TID)及第二TID，該第一TID及該第二TID分別對應於第一命令及第二命令；將具有該第一TID之該第一命令發送至一記憶體器件；將具有該第二TID之該第二命令發送至該記憶體器件；將該第一TID及該第二TID儲存在該記憶體器件之一緩衝器中；自該記憶體器件提供一第一輸出資料至一主機，該第一輸出資料包括基於該第一命令之一第一操作結果及伴隨該第一操作結果之一第三處理識別(TID)，該第三TID對應於該第一TID；自該記憶體器件提供一第二輸出資料至該主機，該第二輸出資料包括基於該第二命令之一第二操作結果及伴隨該第二操作結果之一第四處理識別(TID)，該第四TID對應於該第二TID；將該第三TID及該第四TID儲存在該主機之一主機控制器中；自該記憶體器件提供一記憶體器件處理識別(TID)紀錄至該主機，其中該記憶體器件TID紀錄包含該第一TID及該第二TID；比較該第三TID及該第四TID與該第一TID及該第二TID以識別包含一傳輸錯誤之該第三TID或該第四TID；及回應於包含該傳輸錯誤之該第三TID而將具有該第一TID之該第一命令自該主機發送至該記憶體器件或回應於包含該傳輸錯誤之該第四TID而將具有該第二TID之該第二命令自該主機發送至該記憶體器件。
  12. 如請求項11之方法，其中該第三TID早於該第一操作結果自該記憶體 器件輸出且該第四TID早於該第二操作結果自該記憶體器件輸出。
  13. 如請求項11之方法，其中在一主機中執行比較該第三TID及該第四TID與經輸出之該第一TID及該第二TID。
  14. 一種用於處理識別之方法，其包括：自一記憶體器件接收與一命令相關聯之一傳輸錯誤；回應於接收到該傳輸錯誤而查詢該記憶體器件；自該記憶體器件中之緩衝器接收一記憶體器件處理識別(TID)記錄；及藉由比較該記憶體器件TID紀錄與該主機TID紀錄而識別對應於一主機處理識別(TID)之該記憶體器件TID記錄中之自一主機處理識別(TID)記錄缺失之一損毀處理識別(TID)而判定與該命令相關聯之一損毀處理識別(TID)，其中該主機TID記錄包含自該記憶體器件傳輸至一主機器件且儲存在該主機器件之一主機控制器中之主機處理識別(TID)；及回應於判定與該命令相關聯之該損毀TID而將與該命令相關聯之該記憶體器件TID自該主機器件輸出至該記憶體器件。
  15. 如請求項14之方法，其中查詢該記憶體器件包括針對該記憶體器件TID記錄而使用一模式暫存器命令。
  16. 如請求項14之方法，其進一步包括儲存該記憶體器件TID記錄達一設定時間週期。
  17. 如請求項14之方法，其進一步包括基於自一主機器件至該記憶體器件之處理速度而設定一緩衝器之一大小。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11847037B2 (en) 2020-09-16 2023-12-19 Kioxia Corporation Device and method for high performance memory debug record generation and management

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020062459A1 (en) * 2000-08-21 2002-05-23 Serge Lasserre Fault management and recovery based on task-ID
TW201013400A (en) * 2008-09-22 2010-04-01 Promise Technology Inc Memory control system, data recovery method and date reading method thereof
TWI363299B (en) * 2007-06-27 2012-05-01 Microsoft Corp Handling falsely doomed parents of nested transactions
US20140237157A1 (en) * 2011-02-08 2014-08-21 Diablo Technologies Inc. System and method for providing an address cache for memory map learning

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS561748A (en) 1979-06-20 1981-01-09 Hitachi Ltd Production of electromagnetic clutch motor
US4344171A (en) * 1980-12-11 1982-08-10 International Business Machines Corporation Effective error control scheme for satellite communications
US5590345A (en) 1990-11-13 1996-12-31 International Business Machines Corporation Advanced parallel array processor(APAP)
JPH0561748A (ja) 1991-09-02 1993-03-12 Nippon Telegr & Teleph Corp <Ntt> データベース・アクセスにおける同期確認の自動化方式
US5452311A (en) 1992-10-30 1995-09-19 Intel Corporation Method and apparatus to improve read reliability in semiconductor memories
US5574944A (en) 1993-12-15 1996-11-12 Convex Computer Corporation System for accessing distributed memory by breaking each accepted access request into series of instructions by using sets of parameters defined as logical channel context
US5774683A (en) 1996-10-21 1998-06-30 Advanced Micro Devices, Inc. Interconnect bus configured to implement multiple transfer protocols
US5937423A (en) 1996-12-26 1999-08-10 Intel Corporation Register interface for flash EEPROM memory arrays
JP2002023123A (ja) * 2000-07-11 2002-01-23 Fujitsu Ltd 非主要光を導波する光導波路を備える光回路
US6738831B2 (en) 2001-12-12 2004-05-18 Intel Corporation Command ordering
US7308524B2 (en) 2003-01-13 2007-12-11 Silicon Pipe, Inc Memory chain
US7139878B2 (en) 2003-06-20 2006-11-21 Freescale Semiconductor, Inc. Method and apparatus for dynamic prefetch buffer configuration and replacement
US7574536B2 (en) * 2005-04-22 2009-08-11 Sun Microsystems, Inc. Routing direct memory access requests using doorbell addresses
US7587625B2 (en) 2006-02-16 2009-09-08 Intel Corporation Memory replay mechanism
US7711889B2 (en) 2006-07-31 2010-05-04 Kabushiki Kaisha Toshiba Nonvolatile memory system, and data read/write method for nonvolatile memory system
US8074022B2 (en) 2006-09-28 2011-12-06 Virident Systems, Inc. Programmable heterogeneous memory controllers for main memory with different memory modules
US20090276556A1 (en) 2006-10-04 2009-11-05 Mediatek Inc. Memory controller and method for writing a data packet to or reading a data packet from a memory
US7904644B1 (en) 2006-11-01 2011-03-08 Marvell International Ltd. Disk channel system with sector request queue
US7596643B2 (en) 2007-02-07 2009-09-29 Siliconsystems, Inc. Storage subsystem with configurable buffer
KR100904758B1 (ko) 2007-02-08 2009-06-29 삼성전자주식회사 버퍼 메모리를 포함하는 플래쉬 메모리 장치 및 시스템,플래쉬 메모리 장치의 데이터 업데이트 방법
US7924521B1 (en) 2007-04-10 2011-04-12 Marvell International Ltd. Data wedge format table synchronization
US8874831B2 (en) 2007-06-01 2014-10-28 Netlist, Inc. Flash-DRAM hybrid memory module
US8006047B2 (en) 2007-06-27 2011-08-23 Hitachi Global Storage Technologies Netherlands B.V. Storage device with write barrier sensitive write commands and write barrier insensitive commands
US7870351B2 (en) * 2007-11-15 2011-01-11 Micron Technology, Inc. System, apparatus, and method for modifying the order of memory accesses
US9513959B2 (en) 2007-11-21 2016-12-06 Arm Limited Contention management for a hardware transactional memory
TW200929237A (en) 2007-12-21 2009-07-01 Winbond Electronics Corp Memory architecture and configuration method thereof
US20090327535A1 (en) 2008-06-30 2009-12-31 Liu Tz-Yi Adjustable read latency for memory device in page-mode access
KR20110131208A (ko) 2009-02-09 2011-12-06 램버스 인코포레이티드 동기화된 제어를 갖는 다중 플레인의 비휘발성 메모리
US7983107B2 (en) 2009-02-11 2011-07-19 Stec, Inc. Flash backed DRAM module with a selectable number of flash chips
US8285917B2 (en) 2009-03-26 2012-10-09 Scaleo Chip Apparatus for enhancing flash memory access
JPWO2011043012A1 (ja) 2009-10-05 2013-02-28 パナソニック株式会社 不揮発性半導体記憶装置、信号処理システム、及び信号処理システムの制御方法、並びに不揮発性半導体記憶装置の書き換え方法
US8499106B2 (en) 2010-06-24 2013-07-30 Arm Limited Buffering of a data stream
US8949502B2 (en) 2010-11-18 2015-02-03 Nimble Storage, Inc. PCIe NVRAM card based on NVDIMM
US8495338B2 (en) * 2010-12-03 2013-07-23 Micron Technology, Inc. Transaction log recovery
WO2012087971A2 (en) 2010-12-20 2012-06-28 Marvell World Trade Ltd. Descriptor scheduler
US9104690B2 (en) * 2011-01-27 2015-08-11 Micron Technology, Inc. Transactional memory
US8799557B1 (en) 2011-10-13 2014-08-05 Netapp, Inc. System and method for non-volatile random access memory emulation
US8880819B2 (en) 2011-12-13 2014-11-04 Micron Technology, Inc. Memory apparatuses, computer systems and methods for ordering memory responses
US9122401B2 (en) 2012-08-23 2015-09-01 Apple Inc. Efficient enforcement of command execution order in solid state drives
US9250814B2 (en) 2013-02-11 2016-02-02 Apple Inc. Command order re-sequencing in non-volatile memory
US8595427B1 (en) 2013-03-08 2013-11-26 Avalanche Technology, Inc. Non-volatile block storage module using magnetic random access memory (MRAM)
US9128634B1 (en) 2013-03-11 2015-09-08 Marvell International Ltd. Systems and methods of packed command management for non-volatile storage devices
US9741442B2 (en) 2013-03-12 2017-08-22 Sandisk Technologies Llc System and method of reading data from memory concurrently with sending write data to the memory
CN105339917A (zh) 2013-05-30 2016-02-17 惠普发展公司，有限责任合伙企业 访问存储器中数据的分离的存储器控制器
US10108372B2 (en) 2014-01-27 2018-10-23 Micron Technology, Inc. Methods and apparatuses for executing a plurality of queued tasks in a memory
US9454310B2 (en) 2014-02-14 2016-09-27 Micron Technology, Inc. Command queuing
US20150279463A1 (en) 2014-03-31 2015-10-01 Dell Products, L.P. Adjustable non-volatile memory regions of dram-based memory module
KR102249416B1 (ko) 2014-06-11 2021-05-07 삼성전자주식회사 메모리 시스템 및 메모리 시스템의 구동 방법
US9870318B2 (en) 2014-07-23 2018-01-16 Advanced Micro Devices, Inc. Technique to improve performance of memory copies and stores
US9489239B2 (en) 2014-08-08 2016-11-08 PernixData, Inc. Systems and methods to manage tiered cache data storage
US9721660B2 (en) 2014-10-24 2017-08-01 Microsoft Technology Licensing, Llc Configurable volatile memory without a dedicated power source for detecting a data save trigger condition
US20160232112A1 (en) 2015-02-06 2016-08-11 Futurewei Technologies, Inc. Unified Memory Bus and Method to Operate the Unified Memory Bus
US20170024297A1 (en) 2015-07-22 2017-01-26 Kabushiki Kaisha Toshiba Storage Device and Data Save Method
US10621119B2 (en) * 2016-03-03 2020-04-14 Samsung Electronics Co., Ltd. Asynchronous communication protocol compatible with synchronous DDR protocol
US10613763B2 (en) 2016-04-21 2020-04-07 Adesto Technologies Corporation Memory device having multiple read buffers for read latency reduction
US10534540B2 (en) 2016-06-06 2020-01-14 Micron Technology, Inc. Memory protocol
US10127074B2 (en) 2017-01-27 2018-11-13 Futurewei Technologies, Inc. Transaction identification synchronization
US10261907B2 (en) 2017-03-09 2019-04-16 International Business Machines Corporation Caching data in a redundant array of independent disks (RAID) storage system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020062459A1 (en) * 2000-08-21 2002-05-23 Serge Lasserre Fault management and recovery based on task-ID
TWI363299B (en) * 2007-06-27 2012-05-01 Microsoft Corp Handling falsely doomed parents of nested transactions
TW201013400A (en) * 2008-09-22 2010-04-01 Promise Technology Inc Memory control system, data recovery method and date reading method thereof
US20140237157A1 (en) * 2011-02-08 2014-08-21 Diablo Technologies Inc. System and method for providing an address cache for memory map learning

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