TWI709970B - 於記憶體中之分段式抹除技術 - Google Patents

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合田明
普雷納夫 喀拉瓦迪
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三田博之
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Abstract

系統、裝置及方法可提供用以辨識記憶體中將被部份或整體抹除之NAND串列之一目標子區塊以及觸發關聯於該目標子區塊之一或多個目標選擇閘汲極側(SGD)裝置中之一漏電流狀態。此外，漏電流狀態可在關聯於該記憶體中NAND串列之其餘子區塊之一或多個其餘SGD裝置中被禁止。在一實例中，觸發該一或多個目標SGD裝置中之該漏電流狀態包含將該一或多個目標SGD裝置之一閘極電壓設定為一數值而該數值產生超過對應於該漏電流狀態之一臨界值之一反向電壓。

Description

於記憶體中之分段式抹除技術
實施例一般係有關於抹除記憶體結構。
特定快閃記憶體可由組織至大型區塊內之電晶體之NAND串列之陣列所組成，其中NAND快閃中之抹除作業典型地可在區塊階層處發生。因此，一既定抹除作業(例如，"抹除”)可在傳統途徑下施加至一整個區塊。隨著系統規模增加而包含更多之電晶體，區塊大小可能持續呈指數式增加。因此，一實質數量之串列可能在一既定抹除作業結束時被過度抹除(例如，抹除作業之結束被欲抹除之最慢串列所支配)。此外，無法以較高之粒性(granularity)進行抹除可能導致裝置，諸如固態硬碟(SSD)，中之寫入作業之次數增加。
依據本發明之實施例，係特別提出一種裝置包含：一子區塊分段器，用以辨識將被部份或整體抹除之記憶體之一目標子區塊；一汲極側滲漏驅動器，用以觸發關聯於該目標子區塊之一或多個目標選擇閘汲極側(SGD)裝置中之一漏電流狀態，其中該汲極側滲漏驅動器係經由 多數閘極脈波將該一或多個目標SGD裝置之一閘極電壓設定為一數值，該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓；一汲極側滲漏禁止器，用以禁止關聯於該記憶體之其餘子區塊之一或多個其餘SGD裝置中之該漏電流狀態，其中該汲極側滲漏禁止器係將該一或多個其餘SGD裝置之一閘極電壓設定為一數值，該數值不產生超過該臨界值之一反向偏壓；以及一源極側滲漏禁止器，用以禁止關聯於該目標子區塊之一或多個選擇閘源極側(SGS)裝置中之該漏電流狀態。
10:陣列
12:第一NAND串列
14:位元線
14a:第一位元線
14b:第二位元線
16:源極線
16a:第一源極線
16b:第二源極線
18:字線
20:第一選擇閘汲極側(SGD)裝置
22:第一選擇閘源極側(SGS)裝置
24:第二NAND串列
26:第二選擇閘汲極側(SGD)裝置
28:第二選擇閘源極側(SGS)裝置
30:共用SGD選擇線
31:共用源極線
32:第三NAND串列
34:第三選擇閘汲極側(SGD)裝置
36:第三選擇閘源極側(SGS)裝置
38:第四NAND串列
40:第四選擇閘汲極側(SGD)裝置
42:第四選擇閘源極側(SGS)裝置
44:共用SGD選擇線
46:曲線
48:共用SGS選擇線
50:方法
52-60:方塊
62:方法
63-72:方塊
74:波形
74a:第一波形
74b:第二波形
74c:第三波形
74d:第四波形
74e:第五波形
74f:第六波形
74g:第七波形
75:抹除驗證作業
76:記憶體控制器
76a:子區塊分段器
76b:汲極側滲漏驅動器
76c:汲極側滲漏禁止器
76d:源極側滲漏禁止器
76e:串列分段器
76f:位元線選擇器
76g:位元線禁止器
76h:字線管理器
80:計算系統
82:電源
84:處理器
86:整合式記憶體控制器(IMC)
88:匯流排
90:系統記憶體
92:輸入輸出(IO)模組
94:晶粒
96:顯示器
98:網路控制器
100:大量儲存器
102:邏輯
實施例之各種優點將藉著閱讀下列說明書及隨附請求項，以及藉著參考下列圖式而對熟悉本技藝人士變得顯而易知，其中：圖1係依據一實施例之NAND串列之一陣列之一實例之一示意圖；圖2係依據一實施例之用於一選擇閘汲極側(SGD)及源極側(SGS)裝置之一電流對電壓關係之一實例之一曲線；圖3A顯示依據一實施例之抹除NAND串列之一或多個子區塊之一方法之一實例之一流程圖；圖3B顯示依據一實施例之抹除NAND快閃中之一區塊之一或多個串列之一方法之一實例之一流程圖；圖4顯示依據一實施例之一組電壓波形之一實例之一圖式； 圖5係依據一實施例之一記憶體控制器之一實例之一方塊圖；以及圖6係依據一實施例之一系統之一實例之一方塊圖。
現轉參圖1，係顯示用於一記憶體結構之NAND串列之一陣列10。陣列10可供一NAND快閃記憶體、三維(3D)NAND記憶體陣列裝置、或其他記憶體裝置之用。陣列10一般可耦接至多數位元線14(14a，14b)、一或多數源極(SRC)線16(16a，16b)、以及多數字線(WL)18。在揭示實例中，電晶體(例如，浮閘金屬氧化物半導體/FGMOS電晶體)之一第一NAND串列12係經由一第一選擇閘汲極側(SGD)裝置20耦接至一第一位元線14a(例如，BL_n+1)。第一NAND串列12亦可經由一第一選擇閘源極側(SGS)裝置22耦接至一第一源極線16a。類似地，電晶體之一第二NAND串列24可經由一第二SGD裝置26耦接至一第二位元線14b(例如，BL_n)。揭示之第二NAND串列24亦可經由一第二SGS裝置28耦接至一第二源極線16b。一共用SGD選擇線30可耦接至第一SGD裝置20及第二SGD裝置26之閘極。因為第一NAND串列12及第二NAND串列24分享該共用SGD選擇線30，所以第一NAND串列12及第二NAND串列24可視為在記憶體之相同子區塊(例如，SB_m-1)中。
此外，電晶體之一第三NAND串列32可經由一第三SGD裝置34耦接至第一位元線14a以及經由一第三 SGS裝置36耦接至第一源極線16a。在揭示實例中，一第四NAND串列38係經由一第四SGD裝置40耦接至第二位元線14b以及經由一第四SGS裝置42耦接至第二源極線16b。因為一共用SGD選擇線44係耦接至第三SGD裝置34及第四SGD裝置40之該等揭示閘極，所以第三NAND串列32及第四NAND串列38可視為在記憶體之相同子區塊(例如，SB_m)中。一特定數量之位元線(例如，n=16KB或16*8*1024)可代表一頁記憶體。
抹除作業一般可包含清除陣列10中之電晶體之狀態。在揭示實例中，抹除作業一般可藉著選擇式觸發陣列10中之該等選擇閘之位元線(BL)接點處及/或SRC接點處之漏電流狀態而完成。如將較詳細討論者，由汲極側實施抹除作業可促使達成實質性較高之粒性(例如，子區塊階層、串列階層)。繼續參考圖1及2，顯示一曲線46其中一SGD裝置之反向偏壓(VSGD-VBL)係針對位元線電流之絕對值之對數(Log(IBL))而繪製。揭示之曲線46顯示當反向偏壓超過一特定臨界值(例如，在所示實例中為-8V)時，電流呈指數式增加以及一類似閘極感應汲極滲漏(GIDL)狀態產生。漏電流可用以有效地將NAND串列短路至位元線/源極電壓，其中該短路清除所論及之耦接至SGD裝置之NAND串列中之電晶體狀態。
例如，參考圖1，為了僅僅抹除包含第三NAND串列32及第四NAND串列38之子區塊，一漏電流狀態可藉著在第三SGD裝置34及第四SGD裝置40中產生一 足夠高之反向偏壓而在該等第三SGD裝置34及第四SGD裝置40中被觸發。為了在第三SGD裝置34中產生適當之反向偏壓，第一位元線14a與共用SGD選擇線44間之電壓差可設定在一足夠低之值(例如，-8V或更低)處。例如，第一位元線14a之電壓可設定為16V(雖然所顯示者為12V)而共用SGD選擇線44之電壓係設定為8V(如所顯示者)。類似地，為了在第四SGD裝置40中產生適當之反向偏壓，第二位元線14b可設定為16V(如所顯示者)而共用SGD選擇線44之電壓係設定為8V(如所顯示者)。該因而產生之漏電流可分別流經SGD裝置34，40以及進入NAND串列32，38，以使NAND串列32，38被抹除。
特別注意的是陣列10之源極側可能缺乏足夠之粒性以支援子區塊階層或串列階層之抹除，此因所揭示之源極線16係連接至一共用源極線31以及係由一區塊中之全部子區塊分享之故。據此，漏電流狀態可藉著確保SGS裝置22，28，36，42之反向偏壓不會超過對應於漏電流狀態之臨界值而被防止(例如，被禁止)在源極側上發生。因此，第一源極線16a與一共用SGS選擇線48間之電壓差可設定為一足夠高之電壓(例如，-4V或更高)。例如，源極線16之電壓可設定為16V而共用SGS選擇線48之電壓係設定為12V。
此外，字線電壓可被分級以易於由汲極側抹除以及防止由源極側抹除。更特定地，靠近汲極側"端緣”之電晶體(例如，WL_f,WL_f-1,WL_f-2)可為既定電壓 而該等既定電壓係在一足夠低之位準(例如，8V)處起始以僅僅在被選擇進行抹除之SGD裝置處之最外側字線處(例如，WL_f)觸發該漏電流狀態。因此，該分級可易於由粒性之子區塊或串列階層處之汲極側進行抹除。此外，靠近源極側端緣之電晶體(例如，WL_0,WL_1,WL_2)可為既定電壓而該等既定電壓係在一足夠高之位準(例如，8V)處起始以在整個區塊之最外側字線(例如，WL_0)處禁止該漏電流狀態。
為了在串列階層處實施抹除(例如，僅僅部份地抹除一子區塊)，可實施位元線電壓之個別控制。例如，藉著觸發第四SGD裝置40中之漏電流狀態然而防止第三SGD裝置34中之漏電流狀態可抹除第四NAND串列38而不會抹除第三NAND串列32。因此，第一位元線14a之電壓可設定為12V(如所顯示者)而共用SGD選擇線44之電壓係設定為8V以禁止(例如，未選擇/”unsel”)第三SGD裝置34中之漏電流狀態。第二位元線14b之電壓，另一方面，可設定為16V(如所顯示者)而共用SGD選擇線44之電壓係設定為8V以選擇(例如，”sel”)第四SGD裝置40，如已經討論者。據此，該因而產生之漏電流可僅僅流經第四SGD裝置40以及進入第四NAND串列38，以使第四NAND串列38被抹除。下文表I總結SGD與BL電壓之組合，以及串列之因而產生之狀態。
Figure 105126712-A0305-02-0009-1
圖3A顯示一種抹除NAND串列之一子區塊之方法50。方法50可在充作一組邏輯指令之一或多個模組中加以執行，該組邏輯指令係儲存在採用電路技術諸如，舉例而言，特定應用積體電路(ASIC)、互補式金屬氧化物半導體(CMOS)或電晶體-電晶體邏輯(TTL)技術或其任何組合之固定功能邏輯硬體中之可配置邏輯諸如，舉例而言，可程式邏輯陣列(PLAs)、現場可程式閘陣列(FPGAs)、複雜可程式邏輯裝置(CPLDs)中之一機器或電腦可讀儲存媒介諸如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、可程式ROM(PROM)、韌體、快閃記憶體、等內。
揭示之處理方塊52係提供用以辨識記憶體中將被部份或整體抹除之NAND串列之一目標子區塊。在方塊54處，一漏電流狀態可在關聯於目標子區塊之一或多個目標選擇閘汲極側(SGD)裝置中被觸發。方塊54可包含，舉例而言，將一或多個目標SGD裝置之一閘極電壓設定為一數值而該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。在一實例中，該閘極電壓係經由多數(例如，二或多個)閘極脈波加以設定以避免對於被禁止串列之抹除擾動。此外，在方塊56處，漏電流狀態可在關聯於記憶體中其餘NAND串列之子區塊之一或多個其餘 SGD裝置中被禁止。方塊56可包含，舉例而言，將該等一或多個其餘SGD裝置之一閘極電壓設定為一數值而該數值不會產生超過對應於該漏電流狀態之該臨界值之一反向偏壓。
在一實例中，方塊58禁止在關聯於該目標子區塊之一或多個選擇閘源極側(SGS)裝置中之該漏電流狀態。此外，在方塊60處，施加至該目標子區塊及該等其餘子區塊之字線電壓可被分級。該分級可易於由該汲極側抹除該目標子區塊以及防止由該源極側抹除該目標子區塊。
圖3B顯示一種部份抹除NAND串列之一子區塊之方法62。方法62可在充作一組邏輯指令之一或多個模組中加以執行，該組邏輯指令係儲存在採用電路技術諸如，舉例而言，ASIC、CMOS或TTL技術或其任何組合之固定功能邏輯硬體中之可配置邏輯諸如，舉例而言，PLAs、FPGAs、CPLDs中之一機器或電腦可讀儲存媒介諸如RAM、ROM、PROM、韌體、快閃記憶體、等內。
揭示之處理方塊64係提供用以辨識一目標子區塊中將被抹除之一目標NAND串列。在方塊66處，一漏電流狀態可在關聯於該目標NAND串列之僅僅一目標SGD裝置中被觸發。方塊66可包含將施加至一目標SGD裝置之一汲極之一位元線電壓設定為一數值而該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。在一實例中，該位元線電壓係經由多數(例如，二或多個)汲極脈波加以設定以避免對於被禁止串列之抹除擾動。此外，揭 示之方塊68禁止關聯於該目標子區塊中其餘NAND串列之一或多個其餘SGD裝置中之該漏電流狀態。方塊68可包含將施加至一或多個其餘SGD裝置之一汲極之一位元線電壓設定為一數值而該數值不會產生超過該臨界值之一反向偏壓。在一實例中，在方塊70處，該漏電流狀態在關聯於該目標NAND串列之一或多個SGS裝置中係被禁止。方塊70可被同時施加至多數串列。此外，方塊72可將施加至該目標子區塊及該等其餘子區塊之字線電壓分級。
圖4顯示一組電壓波形74(74a-74g)揭示在一子區塊抹除作業中之一抹除脈波期間全部節點之電壓對時間之一例示性腳本。實際抹除脈波寬度係視SGD/SGS裝置之滲漏特性而定。一傳統性長抹除脈波(例如，該長抹除脈波不會同時禁止及抹除相同區塊中之串列)可被劃分成多數短脈波(例如，目標SGD閘極脈波及/或汲極脈波)以避免在一最終抹除驗證作業75之前對被禁止串列之抹除擾動(例如，柱狀體)。短脈波間之時間間隔及每一脈波之寬度可視被禁止及被選擇串列之電晶體屬性而定。抹除驗證作業75之效能可包含決定哪些SGDs/BLs將在次一組抹除脈波中被禁止。
一第一波形74a顯示源極線電壓(VSRC)及位元線電壓(VBL)而虛線代表位元線n之未選擇之VBL，以及實線代表所有其他位元線之VSRC及選擇之VBL。選擇之VBL可經由多數汲極脈波加以設定以避免對於被禁止串列之抹除擾動。一第二波形74b顯示選擇閘源極側電 壓(VSGS)。一第三波形74c顯示”端緣”字線電壓(VWL)0及f、一第四波形74d顯示字線電壓1及f-1、以及一第五波形74e顯示字線電壓2至f-2。此外，一第六波形74f顯示選擇及未選擇之選擇閘汲極側電壓(VSGD)而虛線代表子區塊m之選擇之VSGD以及實線代表所有其他子區塊之VSGD。選擇之VSGD可經由多數閘極脈波加以設定以避免對於被禁止串列之抹除擾動。此外，一第七波形74g顯示通道電壓，而虛線代表該抹除串列以及實線代表該禁止串列。
圖5顯示一記憶體控制器76(76a-76h)而該記憶體控制器可執行已經討論過之方法50(圖3A)及/或方法62(圖3B)之一或多個態樣。記憶體控制器76因此可包含邏輯指令、可配置邏輯及/或固定功能邏輯硬體。在揭示實例中，一子區塊分段器76a可辨識記憶體中將被部份或整體抹除之NAND串列之一目標子區塊以及一汲極側滲漏驅動器76b可在關聯於該目標子區塊之一或多個目標選擇閘汲極側(SGD)裝置中觸發一漏電流狀態。記憶體控制器76亦可包含一汲極側滲漏禁止器76c以在關聯於該記憶體中NAND串列之其餘子區塊之一或多個其餘SGD裝置中禁止該漏電流狀態。揭示之記憶體控制器76亦包含一源極側滲漏禁止器76d以在關聯於該目標子區塊之一或多個選擇閘源極側(SGS)裝置中禁止該漏電流狀態。
在一實例中，汲極側滲漏驅動器76b將該等一或多個目標SGD裝置之一閘極電壓設定為一數值而該 數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。此外，汲極側滲漏禁止器76c可將一或多個其餘SGD裝置之一閘極電壓設定為一數值而該數值不會產生超過對應於該漏電流狀態之該臨界值之一反向偏壓。
記憶體控制器76亦可包含一串列分段器76e而該串列分段器辨識該目標子區塊中將被抹除之一目標NAND串列。在此一情況中，漏電流狀態可在關聯於該目標NAND串列之僅僅一個目標SGD裝置中被觸發以及該漏電流狀態可在關聯於該目標子區塊中其餘NAND串列之一或多個其餘SGD裝置中被禁止。此外，一位元線選擇器76f可，經由多數汲極脈波，將施加至該一個目標SGD裝置之一汲極之一位元線電壓設定為一數值而該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。記憶體控制器76亦可包含一位元線禁止器76g以將施加至一或多個其餘SGD裝置之一汲極之一位元線電壓設定為一數值而該數值不會產生超過該臨界值之一反向偏壓。在一實例中，一字線管理器76h可將施加至該目標子區塊及該等其餘子區塊之字線電壓分級。
圖6顯示一效能加強式計算系統80。計算系統80一般可為一電子裝置/平台之部份，該電子裝置/平台具有計算功能(例如，個人數位助理器/PDA、筆記型電腦、平板電腦、伺服器)、通訊功能(例如，智慧型手機)、影像功能、媒體播放功能(例如，智慧型電視/TV)、可穿戴式功能(例如，手錶、眼鏡、頭盔、鞋子、珠寶)、行車功能(例 如，汽車、卡車、摩托車)、等、或其任何組合。在揭示實例中，系統80包含一電源82以供應電力至系統80以及一處理器84具有一整合式記憶體控制器(IMC)86，而該整合式記憶體控制器可利用一匯流排88以與一系統記憶體90通訊。系統記憶體90可包含，舉例而言，動態RAM(DRAM)而該DRAM係配置成一或多個記憶體模組諸如，舉例而言，雙行記憶體模組(DIMMs)、小型DIMMs(SODIMMs)、等。
揭示之系統80亦包含一數入輸出(IO)模組92而該IO模組係與一半導體晶粒94上之處理器84一起執行以充作一系統單晶片(SoC)之用，其中IO模組92係作為一主機裝置之用以及可與，舉例而言，一顯示器96(例如，觸控螢幕、液晶顯示器/LCD、發光二極體/LED顯示器)、一網路控制器98、以及大量儲存器100(例如，硬式驅動器/HDD、光碟、快閃記憶體、等)通訊。IMC 86可包含邏輯102而該邏輯係辨識系統記憶體90中將被部份或整體抹除之NAND串列之一目標子區塊以及觸發關聯於該目標子區塊之一或多個目標SGD裝置中之一漏電流狀態。邏輯102亦可禁止關聯於系統記憶體90中NAND串列之其餘子區塊之一或多個其餘SGD裝置中之漏電流狀態。因此，邏輯102可執行已經討論過之方法50(圖3A)及/或方法62(圖3B)之一或多個態樣。可在邏輯指令、可配置邏輯及/或固定功能邏輯硬體中加以執行之邏輯102可任選地在系統80中之其他地方諸如，舉例而言，一包含系統記憶體90、IO 模組92、等之模組中加以執行。
額外之註解及實例
實例1可包含一種記憶體控制器裝置包含一子區塊分段器以辨識記憶體中將被部份或整體抹除之NAND串列之一目標子區塊，一汲極側滲漏驅動器以觸發關聯於該目標子區塊之一或多個目標選擇閘汲極側(SGD)裝置中之一漏電流狀態，其中該汲極側滲漏驅動器係，經由多數閘極脈波，將該等一或多個目標SGD裝置之一閘極電壓設定為一數值而該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓，一汲極側滲漏禁止器以禁止關聯於該記憶體中NAND串列之其餘子區塊之一或多個其餘SGD裝置中之該漏電流狀態，其中該汲極側滲漏禁止器係將該等一或多個其餘SGD裝置之一閘極電壓設定為一數值而該數值不會產生超過該臨界值之一反向偏壓，以及一源極側滲漏禁止器以禁止關聯於該目標子區塊之一或多個選擇閘源極側(SGS)裝置中之該漏電流狀態。
實例2可包含實例1之裝置，進一步包含一串列分段器以辨識該目標子區塊中將被抹除之一目標NAND串列，其中該漏電流狀態係在關聯於該目標NAND串列之僅僅一個目標SGD裝置中被觸發以及該漏電流狀態係在關聯於該目標子區塊中其餘NAND串列之一或多個其餘SGD裝置中被禁止。
實例3可包含實例2之裝置，進一步包含一位 元線選擇器以，經由多數汲極脈波，將施加至該一個目標SGD裝置之一汲極之一位元線電壓設定為一數值而該數值產生超過該臨界值之一反向偏壓，以及一位元線禁止器以將施加至該等一或多個其餘SGD裝置之一汲極之一位元線電壓設定為一數值而該數值不會產生超過該臨界值之一反向偏壓。
實例4可包含實例1至3中之任何一實例之裝置，進一步包含一字線管理器以將施加至該目標子區塊及該等其餘子區塊之線電壓分級。
實例5可包含一種粒性加強式計算系統包含至少一處理器，一網路介面通訊式耦接至該至少一處理器，一記憶體包含多數區塊，其中每一區塊包含多數子區塊及每一子區塊包含多數NAND串列，以及一記憶體控制器通訊式耦接至該至少一處理器及該記憶體，該記憶體控制器包含一子區塊分段器以辨識該記憶體中將被部份或整體抹除之NAND串列之一目標子區塊，一汲極側滲漏驅動器以觸發關聯於該目標子區塊之一或多個目標選擇閘汲極側(SGD)裝置中之一漏電流狀態，以及一汲極側滲漏禁止器以禁止關聯於該記憶體中NAND串列之其餘子區塊之一或多個其餘SGD裝置中之該漏電流狀態。
實例6可包含實例5之系統，其中該汲極側滲漏驅動器係，經由多數閘極脈波，將該等一或多個目標SGD裝置之一閘極電壓設定為一數值而該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
實例7可包含實例5之系統，其中該汲極側滲漏禁止器係將該等一或多個其餘SGD裝置之一閘極電壓設定為一數值而該數值不會產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
實例8可包含實例5之系統，其中該記憶體控制器進一步包含一源極側滲漏禁止器以禁止關聯於該目標子區塊之一或多個選擇閘源極側(SGS)裝置中之該漏電流狀態。
實例9可包含實例5之系統，其中該記憶體控制器進一步包含一串列分段器以辨識該目標子區塊中將被抹除之一目標NAND串列，其中該漏電流狀態係在關聯於該目標NAND串列之僅僅一個目標SGD裝置中被觸發以及該漏電流狀態係在關聯於該目標子區塊中其餘NAND串列之一或多個其餘SGD裝置中被禁止。
實例10可包含實例9之系統，其中該記憶體控制器進一步包含一位元線選擇器以，經由多數汲極脈波，將施加至該一個目標SGD裝置之一汲極之一位元線電壓設定為一數值而該數值產生超過對應於該閘極感應滲漏狀態之一臨界值之一反向偏壓，以及一位元線禁止器以將施加至該等一或多個其餘SGD裝置之一汲極之一位元線電壓設定為一數值而該數值不會產生超過該臨界值之一反向偏壓。
實例11可包含實例5至10中之任一實例之系統，其中該記憶體控制器進一步包含一字線管理器以將施 加至該目標子區塊及該等其餘子區塊之字線電壓分級。
實例12可包含一種記憶體控制器裝置包含一子區塊分段器以辨識該記憶體中將被部份或整體抹除之NAND串列之一目標子區塊，一汲極側滲漏驅動器以觸發關聯於該目標子區塊之一或多個目標選擇閘汲極側(SGD)裝置中之一漏電流狀態，以及一汲極側滲漏禁止器以禁止關聯於該記憶體中NAND串列之其餘子區塊之一或多個其餘SGD裝置中之該漏電流狀態。
實例13可包含實例12之裝置，其中該汲極側滲漏驅動器係，經由多數閘極脈波，將該等一或多個目標SGD裝置之一閘極電壓設定為一數值而該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
實例14可包含實例12之裝置，其中該汲極側滲漏禁止器係將該等一或多個其餘SGD裝置之一閘極電壓設定為一數值而該數值不會產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
實例15可包含實例12之裝置，進一步包含一源極側滲漏禁止器以禁止關聯於該目標子區塊之一或多個選擇閘源極側(SGS)裝置中之該漏電流狀態。
實例16可包含實例12之裝置，進一步包含一串列分段器以辨識該目標子區塊中將被抹除之一目標NAND串列，其中該漏電流狀態係在關聯於該目標NAND串列之僅僅一個目標SGD裝置中被觸發以及該漏電流狀態係在關聯於該目標子區塊中其餘NAND串列之一或多 個其餘SGD裝置中被禁止。
實例17可包含實例16之裝置，進一步包含一位元線選擇器以，經由多數汲極脈波，將施加至該一個目標SGD裝置之一汲極之一位元線電壓設定為一數值而該數值產生超過該閘極感應滲漏狀態之一臨界值之一反向偏壓，以及一位元線禁止器以將施加至該等一或多個其餘SGD裝置之一汲極之一位元線電壓設定為一數值而該數值不會產生超過該臨界值之一反向偏壓。
實例18可包含實例12至17中之任一實例之裝置，進一步包含一字線管理器以將施加至該目標子區塊及該等其餘子區塊之字線電壓分級。
實例19可包含一種操作一記憶體控制器之方法包含辨識記憶體中將被部份或整體抹除之NAND串列之一目標子區塊，觸發關聯於該目標子區塊之一或多個目標選擇閘汲極側(SGD)裝置中之一漏電流狀態，以及禁止關聯於該記憶體中NAND串列之其餘子區塊之一或多個其餘SGD裝置中之該漏電流狀態。
實例20可包含實例19之方法，其中觸發該等一或多個目標SGD裝置中之該漏電流狀態包含，經由多數閘極脈波，將該等一或多個目標SGD裝置之一閘極電壓設定為一數值而該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
實例21可包含實例19之方法，其中禁止該等一或多個其餘SGD裝置中之該漏電流狀態包含將該等一 或多個其餘SGD裝置之一閘極電壓設定為一數值而該數值不會產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
實例22可包含實例19之方法，進一步包含禁止關聯於該目標子區塊之一或多個選擇閘源極側(SGS)裝置中之該漏電流狀態。
實例23可包含實例19之方法，進一步包含辨識該目標子區塊中將被抹除之一目標NAND串列，其中該漏電流狀態係在關聯於該目標NAND串列之僅僅一個目標SGD裝置中被觸發以及該漏電流狀態係在關聯於該目標子區塊中其餘NAND串列之一或多個其餘SGD裝置中被禁止。
實例24可包含實例23之方法，其中觸發該一個目標SGD裝置中之該漏電流狀態包含，經由多數汲極脈波，將施加至該一個目標SGD裝置之一汲極之一位元線電壓設定為一數值而該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
實例25可包含實例23之方法，其中禁止該等一或多個其餘SGD裝置中之該漏電流狀態包含將施加至該等一或多個其餘SGD裝置之一汲極之一位元線電壓設定為一數值而該數值不會產生超過該臨界值之一反向偏壓。
實例26可包含一種記憶體控制器裝置包含裝置用以辨識將被部份或整體抹除之記憶體之一目標子區 塊，裝置用以觸發關聯於該目標子區塊之一或多個目標選擇閘汲極側(SGD)裝置中之一漏電流狀態，以及裝置用以禁止關聯於該記憶體之其餘子區塊之一或多個其餘SGD裝置中之該漏電流狀態。
實例27可包含實例26之裝置，其中該用以觸發該等一或多個目標SGD裝置中之該漏電流狀態之裝置包含裝置用以，經由多數閘極脈波，將該等一或多個目標SGD裝置之一閘極電壓設定為一數值而該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
實例28可包含實例26之裝置，其中該用以禁止該等一或多個其餘SGD裝置中之該漏電流狀態之裝置包含裝置用以將該等一或多個其餘SGD裝置之一閘極電壓設定為一數值而該數值不會產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
實例29可包含實例26之裝置，進一步包含裝置用以禁止關聯於該目標子區塊之一或多個選擇閘源極側(SGS)裝置中之該漏電流狀態。
實例30可包含實例26之裝置，進一步包含裝置用以辨識該目標子區塊中將被抹除之一目標NAND串列，其中該漏電流狀態係在關聯於該目標NAND串列之僅僅一個目標SGD裝置中被觸發以及該漏電流狀態係在關聯於該目標子區塊中其餘NAND串列之一或多個其餘SGD裝置中被禁止。
實例31可包含實例30之裝置，其中該用以觸 發該一個目標SGD裝置中之該漏電流狀態之裝置包含裝置用以，經由多數汲極脈波，將施加至該一個目標SGD裝置之一汲極之一位元線電壓設定為一數值而該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
實例32可包含實例30之裝置，其中該用以禁止該等一或多個其餘SGD裝置中之該漏電流狀態之裝置包含將施加至該等一或多個其餘SGD裝置之一汲極之一位元線電壓設定為一數值而該數值不會產生超過該臨界值之一反向偏壓。
因此，此處所說明之技術可採用遞增之抹除粒性以提供一較緊密之抹除分佈，此舉可依序為陣列提供若干優點。舉例而言，當抹除分佈較緊密時，程式化之單元攻擊性被減低。當浮閘對浮閘耦合時此攻擊性係屬習知(此因相鄰NAND單元間之電容性耦合而造成)。減低之耦合可導致單元VT(電壓臨界值)之較緊密配置以及減低原始位元之錯誤率。此外，當與不同程式化方案耦接時，亦可減少有效之電子區塊大小。
實施例可適用於與所有型式之半導體積體電路(“IC”)晶片連用。此類IC晶片之實例包含但不限於處理器、控制器、晶片組組件、可程式邏輯陣列(PLAs)、記憶體晶片、網路晶片、系統單晶片(SoCs)、SSD/NAND控制器ASICs、及類似晶片。此外，在某些圖式中，信號導體線路係以線路代表。某些可能不同，以指示更多構成之信號路徑，具有一號碼標籤，以指示若干構成之信號路 徑，及/或在一或多個端點處具有箭號，以指示主要之資訊流動方向。然而，此舉不應以一限制方式加以解釋。相反地，此種添加之細節可與一或多個示範實施例連用以易於更容易理解一電路。任何代表之信號線路，不論是否具有額外資訊，均可實際地包含一或多個信號而該等信號可在多數方向上移動以及可以任何適當型式之信號方案，例如，以不同配對執行之數位或類比線路、光纖線路、及/或單端線路加以執行。
例示性大小/模型/數值/範圍均可既定，雖然實施例並不受限於該等既定值。因為製造技術(例如，光刻)隨著時間而成熟，所以預期較小尺寸之裝置可被製得。此外，基於揭示及討論之簡化，以及因此不要模糊了該等實施例之特定態樣，所以對IC晶片及其他組件之習知電力/接地連接可能在或可能不在圖式中顯示。此外，配置可以方塊圖型式加以顯示以避免模糊化實施例，以及亦有鑒於事實為有關此類方塊圖配置之執行之特定細節係高度地視其內將執行實施例之平台而定，亦即，此類特定細節應適當地落入熟悉本技藝人士之範圍內。雖然特定細節(例如，電路)係被陳述以說明例示性實施例，然而對於熟悉本技藝人士而言應為顯而易知的是，不利用此類特定細節或利用此類特定細節之變化均可實施實施例。因此，本說明係視為揭示性而非限制性。
術語”耦接”在此處可用以指所論及之組件間之任何型式之關係、直接的或間接的，以及可適用於電 子、機械、流體、光學、電磁、機電或其他連接。此外，術語”第一”、”第二”、等在此處可僅僅用以易於討論而已，以及除非相反地指出，否則不帶有特定之時間或按時間前後順序之意義。
熟悉本技藝人士由前述說明將理解該等實施例之廣泛技術可以各種型式加以執行。因此，雖然該等實施例已關聯於其特定實例加以說明，然而該等實施例之真實範圍應不會因此受限，因為在研究圖式、說明書、及下列請求項時，其他之改良對於熟悉本技藝之實施者而言將變得顯而易知。
10:陣列
12:第一NAND串列
14:位元線
14a:第一位元線
14b:第二位元線
16:源極線
16a:第一源極線
16b:第二源極線
18:字線
20:第一選擇閘汲極側(SGD)裝置
22:第一選擇閘源極側(SGS)裝置
24:第二NAND串列
26:第二選擇閘汲極側(SGD)裝置
28:第二選擇閘源極側(SGS)裝置
30:共用SGD選擇線
31:共用源極線
32:第三NAND串列
34:第三選擇閘汲極側(SGD)裝置
36:第三選擇閘源極側(SGS)裝置
38:第四NAND串列
40:第四選擇閘汲極側(SGD)裝置
42:第四選擇閘源極側(SGS)裝置
44:共用SGD選擇線
48:共用SGS選擇線

Claims (25)

  1. 一種記憶體裝置，包含：一子區塊分段器，用以辨識將被部份或整體抹除之記憶體之一目標子區塊；一汲極側滲漏驅動器，用以觸發關聯於該目標子區塊之一或多個目標選擇閘汲極側(SGD)裝置中之一漏電流狀態，其中該汲極側滲漏驅動器係經由多數閘極脈波將該一或多個目標SGD裝置之一閘極電壓設定為一數值，該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓；一汲極側滲漏禁止器，用以禁止關聯於該記憶體之其餘子區塊之一或多個其餘SGD裝置中之該漏電流狀態，其中該汲極側滲漏禁止器係將該一或多個其餘SGD裝置之一閘極電壓設定為一數值，該數值不產生超過該臨界值之一反向偏壓；以及一源極側滲漏禁止器，用以禁止關聯於該目標子區塊之一或多個選擇閘源極側(SGS)裝置中之該漏電流狀態，其中該目標子區塊包括一共用SGD選擇線，用以將該目標子區塊中的一第一NAND串列之一第一SGD裝置的閘極連接至該目標子區塊中的一第二NAND串列之一第二SGD裝置的閘極，並且其中該第一NAND串列係連接至一第一源極線，且該第二NAND串列係連接至一第二源極線。
  2. 如請求項1之記憶體裝置，進一步包括一串列分段器，用以辨識該目標子區塊中將被抹除之一目標NAND串列，其中該漏電流狀態係僅在關聯於該目標NAND串列之一個目標SGD裝置中被觸發，以及該漏電流狀態係在關聯於該目標子區塊中其餘NAND串列之一或多個其餘SGD裝置中被禁 止。
  3. 如請求項2之記憶體裝置，進一步包括：一位元線選擇器，用以經由多數汲極脈波將施加至該一個目標SGD裝置之一汲極之一位元線電壓設定為一數值，該數值產生超過該臨界值之一反向偏壓，以及一位元線禁止器，用以將施加至該一或多個其餘SGD裝置之一汲極之一位元線電壓設定為一數值，該數值不產生超過該臨界值之一反向偏壓。
  4. 如請求項1之記憶體裝置，進一步包括一字線管理器，用以將施加至該目標子區塊及該等其餘子區塊之線電壓分級。
  5. 一種記憶體系統，包含：至少一處理器；一網路介面，通訊式耦接至該至少一處理器；一記憶體，包含多數區塊，其中每一區塊包含多數子區塊及每一子區塊包括多數NAND串列；以及一記憶體控制器，通訊式耦接至該至少一處理器及該記憶體，該記憶體控制器包含，一子區塊分段器，用以辨識將被部份或整體抹除之該記憶體之一目標子區塊，一汲極側滲漏驅動器，用以觸發關聯於該目標子區塊之一或多個目標選擇閘汲極側(SGD)裝置中之一漏電流狀態，以及一汲極側滲漏禁止器，用以禁止關聯於該記憶體之其餘子區塊之一或多個其餘SGD裝置中之該漏電流狀態，其中該目標子區塊包括一共用SGD選擇線，用以將該目標子區塊中的一第一NAND串列之一第一SGD裝置的閘極連接至該目標子區塊中的一第二NAND串列之一第二SGD裝置的閘極，並且 其中該第一NAND串列係連接至一第一源極線，且該第二NAND串列係連接至一第二源極線。
  6. 如請求項5之記憶體系統，其中該汲極側滲漏驅動器係經由多數閘極脈波將該一或多個目標SGD裝置之一閘極電壓設定為一數值，該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
  7. 如請求項5之記憶體系統，其中該汲極側滲漏禁止器係將該一或多個其餘SGD裝置之一閘極電壓設定為一數值，該數值不產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
  8. 如請求項5之記憶體系統，其中該記憶體控制器進一步包括一源極側滲漏禁止器，用以禁止關聯於該目標子區塊之一或多個選擇閘源極側(SGS)裝置中之該漏電流狀態。
  9. 如請求項5之記憶體系統，其中該記憶體控制器進一步包括一串列分段器，用以辨識該目標子區塊中將被抹除之一目標NAND串列，其中該漏電流狀態係僅在關聯於該目標NAND串列之一個目標SGD裝置中被觸發，以及該漏電流狀態係在關聯於該目標子區塊中其餘NAND串列之一或多個其餘SGD裝置中被禁止。
  10. 如請求項9之記憶體系統，其中該記憶體控制器進一步包括：一位元線選擇器，用以經由多數汲極脈波將施加至該一個目標SGD裝置之一汲極之一位元線電壓設定為一數值，該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓；以及一位元線禁止器，用以將施加至該一或多個其餘SGD裝置之一汲極之一位元線電壓設定為一數值，該數值不產生超過該臨界值之一反向偏壓。
  11. 如請求項5之記憶體系統，其中該記憶體控制器進一步包括一字線管理器，用以將施加至該目標子區塊及該等其餘子區塊之字線電壓分級。
  12. 一種記憶體裝置，包含：一子區塊分段器，用以辨識將被部份或整體抹除之記憶體之一目標子區塊；一汲極側滲漏驅動器，用以觸發關聯於該目標子區塊之一或多個目標選擇閘汲極側(SGD)裝置中之一漏電流狀態；以及一汲極側滲漏禁止器，用以禁止關聯於該記憶體之其餘子區塊之一或多個其餘SGD裝置中之該漏電流狀態，其中該目標子區塊包括一共用SGD選擇線，用以將該目標子區塊中的一第一NAND串列之一第一SGD裝置的閘極連接至該目標子區塊中的一第二NAND串列之一第二SGD裝置的閘極，並且其中該第一NAND串列係連接至一第一源極線，且該第二NAND串列係連接至一第二源極線。
  13. 如請求項12之記憶體裝置，其中該汲極側滲漏驅動器係經由多數閘極脈波將該一或多個目標SGD裝置之一閘極電壓設定為一數值，該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
  14. 如請求項12之記憶體裝置，其中該汲極側滲漏禁止器係將該一或多個其餘SGD裝置之一閘極電壓設定為一數值，該數值不產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
  15. 如請求項12之記憶體裝置，進一步包括一源極側滲漏禁止器，用以禁止關聯於該目標子區塊之一或多個選擇閘源極側(SGS)裝置中之該漏電流狀態。
  16. 如請求項12之記憶體裝置，進一步包括一串列分段器，用以辨識該目標子區塊中將被抹除之一目標NAND串列，其中該漏電流狀態係僅在關聯於該目標NAND串列之一個目標SGD裝置中被觸發，以及該漏電流狀態係在關聯於該目標子區塊中其餘NAND串列之一或多個其餘SGD裝置中被禁止。
  17. 如請求項16之記憶體裝置，進一步包括：一位元線選擇器，用以經由多數汲極脈波將施加至該一個目標SGD裝置之一汲極之一位元線電壓設定為一數值，該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓；以及一位元線禁止器，用以將施加至該一或多個其餘SGD裝置之一汲極之一位元線電壓設定為一數值，該數值不產生超過該臨界值之一反向偏壓。
  18. 如請求項12之記憶體裝置，進一步包括一字線管理器，用以將施加至該目標子區塊及該等其餘子區塊之字線電壓分級。
  19. 一種用於操作一記憶體裝置之方法，包含：連接一共用選擇閘汲極側(SGD)選擇線，以將記憶體之一目標子區塊中的一第一NAND串列之一第一SGD裝置的閘極連接至該目標子區塊中的一第二NAND串列之一第二SGD裝置的閘極；將該第一NAND串列連接至一第一源極線，且將該第二NAND串列連接至一第二源極線辨識將被部份或整體抹除之記憶體之該目標子區塊；觸發關聯於該目標子區塊之一或多個目標SGD裝置中之一漏電流狀態；以及禁止關聯於該記憶體之其餘子區塊之一或多個其餘 SGD裝置中之該漏電流狀態。
  20. 如請求項19之方法，其中觸發該一或多個目標SGD裝置中之該漏電流狀態包括經由多數閘極脈波將該一或多個目標SGD裝置之一閘極電壓設定為一數值，該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
  21. 如請求項19之方法，其中禁止該一或多個其餘SGD裝置中之該漏電流狀態包括將該一或多個其餘SGD裝置之一閘極電壓設定為一數值，該數值不產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
  22. 如請求項19之方法，進一步包括禁止關聯於該目標子區塊之一或多個選擇閘源極側(SGS)裝置中之該漏電流狀態。
  23. 如請求項19之方法，進一步包括辨識該目標子區塊中將被抹除之一目標NAND串列，其中該漏電流狀態係僅在關聯於該目標NAND串列之一個目標SGD裝置中被觸發，以及該漏電流狀態係在關聯於該目標子區塊中其餘NAND串列之一或多個其餘SGD裝置中被禁止。
  24. 如請求項23之方法，其中觸發該一個目標SGD裝置中之該漏電流狀態包括經由多數汲極脈波將施加至該一個目標SGD裝置之一汲極之一位元線電壓設定為一數值，該數值產生超過對應於該漏電流狀態之一臨界值之一反向偏壓。
  25. 如請求項23之方法，其中禁止該一或多個其餘SGD裝置中之該漏電流狀態包括將施加至該一或多個其餘SGD裝置之一汲極之一位元線電壓設定為一數值，該數值不產生超過一臨界值之一反向偏壓。
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