TWI696215B - 積體電路及其製造方法 - Google Patents

積體電路及其製造方法 Download PDF

Info

Publication number
TWI696215B
TWI696215B TW107115043A TW107115043A TWI696215B TW I696215 B TWI696215 B TW I696215B TW 107115043 A TW107115043 A TW 107115043A TW 107115043 A TW107115043 A TW 107115043A TW I696215 B TWI696215 B TW I696215B
Authority
TW
Taiwan
Prior art keywords
gate
pair
logic
layer
metal
Prior art date
Application number
TW107115043A
Other languages
English (en)
Other versions
TW201911392A (zh
Inventor
曹鈞涵
吳啟明
陳奕寰
蔡正原
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201911392A publication Critical patent/TW201911392A/zh
Application granted granted Critical
Publication of TWI696215B publication Critical patent/TWI696215B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供一種製造多電壓裝置的方法，此方法包含在半導體基底的邏輯區中形成一對邏輯閘極堆疊並且在多電壓裝置區中形成一對裝置閘極堆疊，這對邏輯閘極堆疊和這對裝置閘極堆疊包含第一虛設閘極材料，這對裝置閘極堆疊也包含功函數調整層。此方法更包含在這對邏輯閘極堆疊上方沉積第二虛設閘極材料。以n型閘極材料從這對邏輯閘極堆疊的第一邏輯閘極堆疊上方置換第一虛設閘極材料和第二虛設閘極材料。以p型閘極材料從這對邏輯閘極堆疊的第二邏輯閘極堆疊上方置換第一虛設閘極材料和第二虛設閘極材料。

Description

積體電路及其製造方法
本發明實施例是關於半導體製造技術，特別是有關於積體電路(integrated circuit，IC)及其製造方法。
半導體積體電路(integrated circuit，IC)產業在過去數十年已經經歷了指數型(exponential)成長。在積體電路演進的歷程中，高電壓技術已經廣泛地用於電源管理、調節器(regulators)、電池保護器(battery protectors)、直流電動機(DC motors)、汽車電路(automotive circuits)、平板顯示驅動器等。另一方面，低電壓技術通常用於邏輯核心(logic cores)、微處理器(microprocessors)和微控制器(microcontrollers)。一些當代的積體電路設計將高電壓和低電壓裝置兩者整合在一個單晶片上。
在高電壓和低電壓技術兩者中，當幾何尺寸(亦即使用生產製程可以產生的最小元件(或線))縮減時，功能密度(亦即單位晶片面積的互連裝置數量)通常也增加。在一些積體電路設計中，隨著技術節點(node)縮減而實現的一個進展是用金屬閘極電極取代典型的多晶矽閘極電極，以具有縮減的部件(features)尺寸來提高裝置效能。以邏輯核心(logic core)將 取代閘極技術的多個半導體裝置整合在同一晶片上，其支持邏輯核心完成預期的功能，並且限制或消除晶片間通訊(inter-chip communication)的需求。然而，對於在相同的晶片上嵌入低電壓裝置和高電壓裝置存在著挑戰，特別是在28nm節點及以下的製程上。
根據本發明的一些實施例，提供積體電路的製造方法。此方法包含在半導體基底的邏輯區中形成一對邏輯閘極堆疊，這對邏輯閘極堆疊包含第一邏輯閘極堆疊和第二邏輯閘極堆疊，且在半導體基底的多電壓裝置區中形成一對裝置閘極堆疊，其中這對邏輯閘極堆疊和這對裝置閘極堆疊包含第一虛設閘極材料，且其中這對裝置閘極堆疊包含功函數調整層；在這對邏輯閘極堆疊的第一虛設閘極材料上方沉積第二虛設閘極材料；以n型閘極材料從第一邏輯閘極堆疊置換第一虛設閘極材料和第二虛設閘極材料；以p型閘極材料從第二邏輯閘極堆疊置換第一虛設閘極材料和第二虛設閘極材料；在這對邏輯閘極堆疊上方沉積氧化物層；在邏輯區和多電壓裝置區上方沉積金屬層；以及處理金屬層，以在這對裝置閘極堆疊的第一裝置閘極堆疊和第二裝置閘極堆疊中形成金屬矽化物層。
根據本發明的一些實施例，提供積體電路。此積體電路包含半導體基底；裝置，位於半導體基底上，其中裝置包含在半導體基底中的一對源極/汲極區，且更包含第一完全矽化的閘極和第二完全矽化的閘極，其中第一完全矽化的 閘極和第二完全矽化的閘極係藉由功函數調整層從半導體基底垂直地分開；以及邏輯裝置，位於半導體基底上，橫向地從裝置隔開，其中邏輯裝置包含邏輯閘極堆疊。
根據本發明的一些實施例，提供積體電路的製造方法。此方法包含在半導體基底的邏輯區上形成一對邏輯閘極堆疊，這對邏輯閘極堆疊包含第一邏輯閘極堆疊和第二邏輯閘極堆疊，且在半導體基底的多電壓裝置區上形成一對裝置閘極堆疊，其中這對邏輯閘極堆疊和這對裝置閘極堆疊包含第一虛設閘極材料，且其中這對裝置閘極堆疊包含功函數調整層；在這對邏輯閘極堆疊和這對裝置閘極堆疊上方形成蝕刻停止層和犧牲層；從這對邏輯閘極堆疊上方移除蝕刻停止層，且在這對邏輯閘極堆疊上方形成多個開口；在這對邏輯閘極堆疊上方的犧牲層中的這些開口中沉積第二虛設閘極材料；以n型閘極材料從第一邏輯閘極堆疊置換第一虛設閘極材料和第二虛設閘極材料，產生第一高介電常數金屬閘極堆疊，第一高介電常數金屬閘極堆疊包含第一高介電常數介電層和在第一高介電常數介電層上方的第一閘極金屬材料；以p型閘極材料從第二邏輯閘極堆疊置換第一虛設閘極材料和第二虛設閘極材料，產生第二高介電常數金屬閘極堆疊，第二高介電常數金屬閘極堆疊包含第二高介電常數介電層和在第二高介電常數介電層上方的第二閘極金屬材料；在這對邏輯閘極堆疊和這對裝置閘極堆疊的這些閘極堆疊的任一側上形成多個側壁間隔物；在這對邏輯閘極堆疊和這對裝置閘極堆疊的這些閘極堆疊之間的半導體基底中形成多個源極和汲極 區；在這對邏輯閘極堆疊上方沉積氧化物層；在邏輯區和多電壓裝置區上方沉積金屬層；以及處理金屬層，以在這對裝置閘極堆疊的第一裝置閘極堆疊和第二多電壓裝置閘極堆疊中形成金屬矽化物層。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400、2500:剖面示意圖
102:邏輯區
104:多電壓裝置區
106:半導體基底
108:邏輯裝置
110a:第一裝置
110b:第二裝置
112a:第一邏輯閘極堆疊
112b:第二邏輯閘極堆疊
114、132、136:邏輯源極/汲極區
116、134、138:隔離結構
118、502、512:介電層
120、504、514:高介電常數介電層
122、506、516:阻障層
124:第一邏輯閘極材料
126:第二邏輯閘極材料
128:側壁間隔物
130a:第一裝置閘極
130b:第二裝置閘極
130c:第三裝置閘極
130d:第四裝置閘極
140:閘極氧化層
142、518:功函數調整層
144:矽化物層
230c、230d:完全矽化的閘極
302:第一矽化區
304:第二矽化區
306:第三矽化區
508、520:第一虛設閘極層
510:閘極氧化物層
518:功函數調整層
522、522’:第一遮罩
602、802:圖案化
604、606、608、610、612、614:閘極堆疊
702:第一犧牲層
704:第二遮罩
804、806、1104、1106、1402、1702:開口
902:蝕刻停止層
1002:第二犧牲層
1102:第三遮罩
1202:第二虛設閘極層
1302、1902:平坦化
1502:n型閘極材料
1802:p型閘極材料
2202:氧化物層
2302:金屬層
2402、2404:金屬矽化物層
2600:流程圖
2602、2604、2606、2608、2610、2612、2614、2616、2618、2620、2622:步驟
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1圖繪示使用高介電常數金屬閘極(HKMG)技術並包含多電壓裝置的積體電路(IC)的一些實施例的剖面示意圖。
第2圖繪示第1圖的使用高介電常數金屬閘極技術並包含多電壓裝置的積體電路的一些更詳細的實施例的剖面示意圖。
第3圖繪示第2圖的使用高介電常數金屬閘極技術並包含多電壓裝置的積體電路的一些更詳細的實施例的剖面示意圖。
第4-25圖繪示使用高介電常數金屬閘極技術製造具有多電壓裝置的積體電路的方法的一些實施例的一系列剖面示意圖。
第26圖繪示第4-25圖的方法的一些實施例之流程圖。
以下內容提供了許多不同的實施例或範例，用於實施所提供之標的之不同部件。組件和配置的具體範例描述 如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上或上方，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本發明實施例在不同範例中可重複使用參考數字及/或字母，此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，其中可能用到與空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述圖示中一個(些)元件或部件與另一個(些)元件或部件之間的關係，這些空間相對用語包含使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。甚至，用語「第一」、「第二」、「第三」、「第四」及類似的用語只是通用的標誌，且因此可以在不同實施例中互換。舉例來說，在一些實施例中，元件(例如蝕刻、介電層或基底)可以被稱為「第一」元件，但是在其他實施例中，此元件可以被稱為「第二」元件。
高介電常數金屬閘極(high-k metal gate，HKMG)技術已經成為下一世代的互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)裝置的領 先者之一。高介電常數金屬閘極技術採用高介電常數介電質，以增加電晶體電容並降低閘極漏電(gate leakage)。金屬閘極電極係用於幫助費米能階(Fermi-level)釘扎(pinning)，並允許將閘極調整至低臨界電壓(threshold voltage)。藉由結合金屬閘極電極和高介電常數介電質，高介電常數金屬閘極技術更擴大了可能性，並允許積體晶片以降低的功耗運作。高介電常數金屬閘極技術可以使用於記憶裝置、顯示裝置、感測裝置以及其他需要高電壓區的應用中，並且整合在積體電路中，以提供比傳統的金屬氧化物半導體(metal oxide semiconductor，MOS)裝置更高的功率和更高的崩潰電壓(breakdown voltage)。
藉由金屬閘極電極的金屬功函數(work function)控制高介電常數金屬閘極電晶體的臨界電壓。與具有易於調整的功函數的多晶矽閘極不同，調整金屬功函數是更複雜的，因為金屬功函數是金屬材料的性質且不容易被改變。然而，許多電路利用電路上的多個電壓，在不同的電壓下操作不同的電晶體，且不同的電晶體具有不同的臨界電壓。因此，對這些電路來說，想要可調整的金屬功函數。結合具有不同功函數的金屬閘極電極的高介電常數閘極介電質已經被用於促進多電壓(multi-voltage)調整。然而，在傳統方法中，使用高介電常數金屬閘極製造方法整合這些閘極材料和不同的功函數金屬已經被證明是困難且時間密集的。舉例來說，在傳統的多電壓方法中的矽化(silicidation)製程已經不能達到下一世代技術的薄片電阻(sheet resistance，RS)的規格，並且 也已經無法提供符合期望製程規格的可行的功函數調整。
有鑑於此，本案的各種實施例係針對使用高介電常數金屬閘極技術製造多電壓裝置的方法。在一些實施例中，在半導體基底上形成多電壓裝置的閘極堆疊。多電壓裝置的閘極堆疊包含介電層、阻障(barrier)層、功函數調整層和矽化物層。功函數調整層允許矽化物層的金屬功函數的調整，從而產生多電壓裝置。此外，邏輯裝置和多電壓裝置具有完全矽化的(fully silicided，FUSI)閘極。因為矽化物的雜質溶解度低，摻雜物在完全矽化的閘極之界面聚集。雜質有助於電荷偶極子(dipoles)影響功函數。因此，摻雜物可以用於調變功函數。
參照第1圖，積體電路的一些實施例的剖面示意圖100，積體電路包含在半導體基底106上的邏輯區102和多電壓裝置區104。邏輯區102包含邏輯裝置108，其由一對電晶體組成，且多電壓裝置區104包含第一裝置110a和第二裝置110b。舉例來說，邏輯裝置108可以是金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)、一些其他種類的絕緣閘極場效電晶體(insulated gate field-effect transistor，IGFET)或一些其他種類的半導體裝置。舉例來說，裝置110a/110b可以是記憶體單元(memory cell)。
邏輯裝置108包含對應第一電晶體的第一邏輯閘極堆疊112a和對應第二電晶體的第二邏輯閘極堆疊112b。藉由邏輯源極/汲極區114和隔離結構116將第一邏輯閘極堆疊 112a和第二邏輯閘極堆疊112b隔開。邏輯源極/汲極區114嵌在半導體基底106中，從半導體基底106的頂表面進入半導體基底106。第一邏輯閘極堆疊112a和第二邏輯閘極堆疊112b包含介電層118、高介電常數(κ)介電層120和阻障層122，其自形成在半導體基底106中的通道將第一邏輯閘極堆疊112a和第二邏輯閘極堆疊112b共同地電性絕緣，同時允許將電場導入電晶體的通道中。在一些實施例中，第一邏輯閘極堆疊112a的介電層118、高介電常數介電層120和阻障層122具有第二邏輯閘極堆疊112b的介電層118、高介電常數介電層120和阻障層122的組成和尺寸。
將第一邏輯閘極堆疊112a和第二邏輯閘極堆疊112b相反地摻雜。舉例來說，第一邏輯閘極堆疊112a具有第一邏輯閘極材料124，其可以是適於nMOSFET的n型功函數金屬。在一些實施例中，第一邏輯閘極材料124可以具有約4.1電子伏特(electron volt，eV)(+/-約0.3eV)的n型。因此，第二邏輯閘極材料126的第二邏輯閘極堆疊112b可以是適於pMOSFET的p型功函數金屬。在一些實施例中，第二邏輯閘極材料126可以具有p型摻雜材料的功函數。第二邏輯閘極材料126可以具有約5.2eV(+/-約0.3eV)的p型功函數。
在一些實施例中，沿著第一邏輯閘極堆疊112a和第二邏輯閘極堆疊112b的側壁放置側壁間隔物128。舉例來說，一對側壁間隔物128可以位於第一邏輯閘極堆疊112a的兩側上。作為另一範例，一對側壁間隔物128可以位於第二邏輯閘極堆疊112b的兩側上。舉例來說，側壁間隔物128可以是氧 化物、氮化物或一些其他的介電質。此外，為了方便說明，只標示出一些側壁間隔物128。
多電壓裝置區104包含藉由邏輯源極/汲極區132和隔離結構134隔開的第一裝置閘極130a和第二裝置閘極130b，以及藉由邏輯源極/汲極區136和隔離結構138隔開的第三裝置閘極130c和第四裝置閘極130d。第一裝置閘極130a、第二裝置閘極130b、第三裝置閘極130c和第四裝置閘極130d包含閘極氧化層140，以及介電層118、高介電常數介電層120和阻障層122。在第一裝置閘極130a、第二裝置閘極130b、第三裝置閘極130c和第四裝置閘極130d上方的介電層118、高介電常數介電層120和阻障層122與參照第一邏輯閘極堆疊112a和第二邏輯閘極堆疊112b的介電層118、高介電常數介電層120和阻障層122的描述相似。
在第一裝置閘極130a和第二裝置閘極130b的阻障層122上方的是功函數調整層142和矽化物層144。功函數調整層142是可調整的金屬功函數材料。在一些實施例中，功函數調整層142的功函數可以是約4.5eV(+/-約0.3eV)。矽化物層144促進調整功函數調整層142。矽化物層144的形成係藉由將第一裝置閘極130a和第二裝置閘極130b完全矽化，其表示閘極的主要體積是完全矽化的材料。相較於其他的方法，完全矽化的裝置閘極容易具有較低的薄片電阻(RS)。矽化物層144的下表面直接接觸功函數調整層142的上表面。藉由功函數調整層142調整完全矽化的第一裝置閘極130a/第二裝置閘極130b。
功函數調整層142可不在邏輯裝置108的第一邏輯閘極堆疊112a或第二邏輯閘極堆疊112b上出現。因此，不形成用於第一邏輯閘極堆疊112a或第二邏輯閘極堆疊112b的功函數調整層142簡化了製造和整合。
與第一裝置閘極130a和第二裝置閘極130b不同的是，將第三裝置閘極130c和第四裝置閘極130d的閘極材料移除，產生虛設(dummy)電晶體結構。閘極材料的移除可以容納其他結構。裝置110a可以由高介電常數金屬閘極(HKMG)或完全矽化(FUSI)技術形成，並且具有低功耗和高開關速度(switching speed)。功函數調整層142允許調整矽化物層的金屬功函數，產生裝置。此外，在裝置(又稱為第一裝置)110a使用介電常數金屬閘極技術的情況下，裝置110a/110b可以在不同的製程節點中有利地縮放，舉例來說，例如10、16、20和28奈米(nanometer)製程節點。
參照第2圖，提供第1圖的積體電路的一些更詳細的實施例的剖面示意圖200。如前所述，參照第1圖，將第三裝置閘極130c和第四裝置閘極130d平坦化(planarized)。在此，裝置(又可稱為第二裝置)110b也包含完全矽化的閘極230c和230d，使得裝置110b為可操作的。因此，積體電路可以具有多個裝置，這些裝置係配置成與邏輯裝置108在不同的特定電壓下操作。
參照第3圖，提供第1圖的積體電路的一些更詳細的實施例的剖面示意圖300。如先前參照第1圖所描述的，邏輯區102包含邏輯裝置108，以及多電壓裝置區104包含第一裝 置110a和第二裝置110b。以上述方式操作邏輯裝置108、第一裝置110a和第二裝置110b。在此，第一矽化區302放置在第一邏輯閘極堆疊112a和第二邏輯閘極堆疊112b之間的半導體基底106中。第一矽化區302係安排在源極/汲極區114上方。
第二矽化區304放置在第一裝置閘極130a和第二裝置閘極130b之間的半導體基底106中。垂直來看，第二矽化區304係安排在源極/汲極區132上方並且在半導體基底106的頂表面底下。
第三矽化區306設置在第三裝置閘極130c和第四裝置閘極130d之間的半導體基底106中。垂直來看，第三矽化區306係配置在源極/汲極區136上方並且在半導體基底106的頂表面底下。
參照第4-25圖，一系列的剖面示意圖400-2500繪示使用高介電常數金屬閘極(HKMG)技術製造具有嵌入式記憶體的積體電路的方法的一些實施例。舉例來說，此積體電路可以是第1圖的積體電路。
如第4圖的剖面示意圖400所示，在半導體基底106上方形成邏輯區102和多電壓裝置區104。形成延伸進入半導體基底106的頂表面之隔離結構，例如隔離結構116、134和138，以從多電壓裝置區104界定半導體基底106的邏輯區102。舉例來說，隔離結構116、134和138可以是淺溝槽隔離結構、深溝槽隔離結構或一些其他種類的隔離結構。在一些實施例中，用於製造隔離結構116、134和138的製程包含形成多個溝槽，這些溝槽界定半導體基底106的邏輯區102和多電 壓裝置區104，並且接著以介電材料填充溝槽。為了方便說明，僅標示一些隔離結構116、134和138。
如第5圖的剖面示意圖500所示，在半導體基底106上的邏輯區102和多電壓裝置區104上方形成多層膜層。在邏輯區102上方形成第一組膜層502-508，並且在多電壓裝置區104上方形成第二組膜層510-520。藉由按順序地執行多個成長及/或沉積製程，第一組膜層502-508包含介電層502、高介電常數介電層504、阻障層506和第一虛設閘極層508。舉例來說，這些成長及/或沉積製程可以包含熱氧化(thermal oxidation)、化學或物理氣相沉積(chemical or physical vapor deposition)、濺鍍(sputtering)、一些其他的成長或沉積製程或前述之組合。
介電層502係由約10至30Å厚的介電材料形成，舉例來說，介電層502的厚度可以是20Å。高介電常數介電層504係由約10至30Å厚的高介電常數介電材料形成，舉例來說，高介電常數介電層504的厚度可以是20Å。阻障層506係由約10至30Å厚的金屬材料形成，舉例來說，阻障層506的厚度可以是20Å。在一些實施例中，阻障層506可以是氮化物或其他介電質，舉例來說，氮化鈦(titanium nitride，TiN)。這些膜層502-506可以統稱為介電質堆疊。
第一虛設閘極層508的厚度可以少於或約300Å。舉例來說，第一虛設閘極層508的厚度可以是約100至300Å。第一虛設閘極層508可以由第一虛設閘極材料形成，並且可以是例如多晶矽或一些其他可以被矽化的材料。
藉由按順序地執行多個成長及/或沉積製程，第二組膜層510-520包含閘極氧化物(gate oxide，GOX)層510、介電層512、高介電常數介電層514、阻障層516、功函數調整層518和第一虛設閘極層520。舉例來說，這些成長及/或沉積製程可以包含熱氧化、化學或物理氣相沉積、濺鍍、一些其他的成長或沉積製程或前述之組合。
閘極氧化物層510由閘極氧化物形成。第一組膜層502-508可以與第二組膜層512-516的一些膜層同時沉積，並且在多電壓裝置區104的閘極氧化物層510上方形成介電質堆疊。因此，對應的膜層，例如介電層502和介電層512，如果不同，在組成和尺寸上與第一組膜層502-508的組成和尺寸可以是相似的。
功函數調整層518可以由例如約0.4至10微米(micrometers，μm)厚的金屬材料形成。在一些實施例中，功函數調整層518可以是鉑(platinum，Pt)、鈀(palladium，Pd)、鉭(tantalum，Ta)、鐿(ytterbium，Yb)、鋁(aluminum，Al)、銀(silver，Ag)、鈦(titanium，Ti)、釕(ruthenium，Ru)和鉬(molybdenum，Mo)、鉻(chromium，Cr)、鎢(tungsten，W)、銅(copper，Cu)或類似的材料。或者，功函數調整層518可以是第III族(例如硼(boron，B))或第V族(例如氮(nitrogen，N))摻雜的材料。第一虛設閘極層520的厚度為約100至300Å，舉例來說，第一虛設閘極層520可以是200Å。第一虛設閘極層520可以由第一虛設閘極材料形成，並且可以是例如多晶矽或一些其他包含矽的材料。
第一遮罩522選擇性沉積於第一組膜層502-508和第二組膜層510-520上方。第一遮罩522沉積於隔離結構116、134和138之間。在一些實施例中，第一遮罩522是光阻層。舉例來說，第一遮罩522’放置於隔離結構134和138之間和上方。
如第6圖的剖面示意圖600所示，在第一遮罩522就位的情況下，將邏輯區102的第一組膜層502-508和多電壓裝置區104的第二組膜層510-520圖案化。舉例來說，可以使用微影來執行圖案化602，以將第一組膜層502-508和第二組膜層510-520圖案化，並且隨後剝除第一遮罩522，產生閘極堆疊604-614。在另一實施例中，可以藉由蝕刻第一組膜層502-508和第二組膜層510-520來執行圖案化。
如第7圖的剖面示意圖700所示，在邏輯區102和多電壓裝置區104上方形成第一犧牲層702。在一些實施例中，第一犧牲層702的最上表面與在邏輯區102和多電壓裝置區104兩者上方的閘極堆疊608-614的最上表面共線。在第一犧牲層702上方選擇性地沉積第二遮罩704。第二遮罩704在邏輯區102中的閘極堆疊604和606上方具有多個開口。
如第8圖的剖面示意圖800所示，在第二遮罩704(見第7圖)就位的情況下，將邏輯區102的第一組膜層502-508和多電壓裝置區104的第二組膜層510-520圖案化。圖案化802分別在閘極堆疊604和606上方形成開口804和806，並且隨後從邏輯區102和多電壓裝置區104移除。
如第9圖的剖面示意圖900所示，在邏輯區102和 多電壓裝置區104上方形成蝕刻停止層902。蝕刻停止層902填充開口804和806。舉例來說，蝕刻停止層902可以是氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、二氧化矽(silicon dioxide)或其他介電質。蝕刻停止層902的厚度可以是約300至400Å，舉例來說，蝕刻停止層902的厚度可以是342Å。
如第10圖的剖面示意圖1000所示，保持在閘極堆疊608-614上方的部分蝕刻停止層902，並且從多電壓裝置區104移除剩餘部分的蝕刻停止層902。在邏輯區102和多電壓裝置區104上方形成第二犧牲層1002，使得第二犧牲層1002在邏輯區102和多電壓裝置區104兩者上方共線。
如第11圖的剖面示意圖1100所示，在合併的犧牲層(又稱為第一犧牲層)702、(又稱為第二犧牲層)1002上方沉積第三遮罩1102，並且將合併的犧牲層702、1002圖案化，以分別在閘極堆疊604和606上方形成開口1104和1106。在圖案化中，也移除在閘極堆疊604和606上方的蝕刻停止層902。隨後，從邏輯區102和多電壓裝置區104移除第三遮罩1102。
如第12圖的剖面示意圖1200所示，第二虛設閘極層1202的厚度為約400至600Å，舉例來說，第二虛設閘極層1202的厚度可以是480Å。第二虛設閘極層1202由第二虛設閘極材料形成。在一些實施例中，第二虛設閘極材料可以是例如多晶矽或一些其他材料。並且，第二虛設閘極材料可以是與第一虛設閘極材料相同的材料。
如第13圖的剖面示意圖1300所示，將邏輯區102 和多電壓裝置區104的最上表面平坦化。舉例來說，可以藉由化學機械研磨(chemical mechanical polish，CMP)執行平坦化1302。
如第14圖的剖面示意圖1400所示，移除閘極堆疊604上方的虛設閘極材料的一部分。在一些實施例中，移除第二虛設閘極層1202(如第12圖所示)，形成開口1402。
如第15圖的剖面示意圖1500所示，在邏輯區102和多電壓裝置區104上沉積n型閘極材料1502。n型閘極材料1502填充開口1402(如第14圖所示)。n型閘極材料1502可以是適於功函數在約3.9eV和4.2eV之間的nMOSFET的n型功函數金屬。在一些實施例中，n型閘極材料1502可以是例如具有類似於n型摻雜半導體材料的釕(ruthenium，Ru)、鋯(zirconium，Zr)、鈮(niobium，Nb)、鉭(tantalum，Ta)、矽化鈦(titanium silicide，TiSi2)。
如第16圖的剖面示意圖1600所示，將邏輯區102和多電壓裝置區104的最上表面平坦化，以移除在第一高介電常數金屬閘極(HKMG)堆疊中的多餘n型閘極材料1502，第一高介電常數金屬閘極包含第一高介電常數介電層以及在第一高介電常數介電層上方的第一閘極金屬材料。舉例來說，可以藉由化學機械研磨(CMP)執行平坦化。
如第17圖的剖面示意圖1700所示，移除在閘極堆疊606上方的虛設閘極材料的一部分。在一些實施例中，移除第二虛設閘極層1202(如第12圖所示)，形成開口1702。
如第18圖的剖面示意圖1800所示，在邏輯區102 和多電壓裝置區104上方沉積p型閘極材料1802。p型閘極材料1802填充開口1702(如第17圖所示)。p型閘極材料1802可以是適於功函數在約4.9eV和5.2eV之間的pMOSFET的p型功函數金屬。在一些實施例中，鎳(nickel，Ni)、氧化釕(ruthenium oxide，RuO)和氮化鉬(molybdenum nitride，MoN)具有類似p型摻雜的半導體材料之功函數。
如第19圖的剖面示意圖1900所示，將邏輯區102和多電壓裝置區104的最上表面平坦化，以移除多餘的p型閘極材料1802，產生第二高介電常數金屬閘極(HKMG)堆疊，第二高介電常數金屬閘極堆疊包含第二高介電常數介電層和在第二高介電常數介電層上方的第二閘極金屬材料。舉例來說，可以藉由化學機械研磨(CMP)執行平坦化1902。
如第20圖的剖面示意圖2000所示，移除合併的犧牲層702、1002，並且沿著閘極堆疊604-614的各個側壁形成側壁間隔物128。舉例來說，側壁間隔物128可以是氧化物或一些其他的介電質。在一些實施例中，用於形成側壁間隔物128的製程包含形成共形地(conformally)覆蓋並襯化(lining)閘極堆疊604-616的閘極間隔層。舉例來說，此閘極間隔層的形成可以藉由高溫氧化(high temperature oxidation，HTO)，其可以是例如接著是快速熱退火(rapid thermal annealing，RTA)。此外，在一些實施例中，此製程包含對閘極間(inter-gate)間隔層實施回蝕(etch back)，以移除閘極間間隔層的水平區段，而不會移除閘極間間隔層的垂直區段。此垂直區段對應側壁間隔物128。
如第21圖的剖面示意圖2100所示，在閘極堆疊604-614之間，在半導體基底106中形成源極/汲極區114、132、136。在一些實施例中，藉由離子植入形成源極/汲極區136，同時圖案化光阻層覆蓋半導體基底106的邏輯區102和半導體基底106的裝置區104。
如第22圖的剖面示意圖2200所示，氧化物層2202沉積於閘極堆疊604-614的子集(subset)上方，舉例來說，閘極堆疊604、606、612和614。從閘極堆疊608和610移除蝕刻停止層902，露出第一虛設閘極層520。
如第23圖的剖面示意圖2300所示，在邏輯區102和多電壓裝置區104上方形成金屬層2302。在一些實施例中，金屬層2302可以是鎳(Ni)、鈷(cobalt，Co)、鈦(Ti)或其他適於矽化的金屬。金屬層2302的厚度是基於矽化和消耗虛設閘極層520所需的金屬材料的量。
如第24圖的剖面示意圖2400所示，對金屬層2302進行適當處理，以分別在閘極堆疊608和610上方形成金屬矽化物層2402和2404。此處理藉由將金屬層2302和包含矽的第一虛設閘極層520反應來形成金屬矽化物層2402和2404。舉例來說，此處理可以包含快速熱退火(RTA)至450℃，維持約180秒。
在此處理之後，可以藉由例如濕式蝕刻移除剩餘的金屬層2302的任何多餘部分。相反地，可以執行第二快速熱退火，以移除金屬層2302(如第23圖所示)的未反應部分。
如第25圖的剖面示意圖2500所示，從閘極堆疊移 除不想要的膜層，以形成邏輯區102的邏輯裝置108和多電壓裝置區104的第一裝置110a和第二裝置110b。舉例來說，可以移除氧化物層2202(如第24圖所示)。
參照第26圖，提供第4-25圖的方法的一些實施例的流程圖2600。
在2602，在半導體基底上的邏輯區上形成一對邏輯閘極堆疊，並且在半導體基底上的裝置區上形成一對裝置閘極堆疊。這對邏輯閘極堆疊各自包含介電質堆疊和第一虛設閘極材料。這對裝置閘極堆疊具有閘極氧化層、介電質堆疊、功函數調整層和第一虛設閘極材料。舉例來說，見第4-6圖。
在2604，在這對邏輯閘極堆疊和這對裝置閘極堆疊上方形成蝕刻停止層，且犧牲層環繞蝕刻停止層。舉例來說，見第7-10圖。
在2606，接著從這對邏輯閘極堆疊上方移除蝕刻停止層，以形成在這對邏輯閘極堆疊上方的多個開口。舉例來說，見第11圖。
在2608，以第二虛設閘極材料填充在這對邏輯閘極堆疊上方的這些開口，並且平坦化。舉例來說，見第12圖。
在2610，移除這對邏輯閘極堆疊的第一邏輯堆疊的第一虛設閘極材料和第二虛設閘極材料，並且以n型閘極材料取代。舉例來說，見第13-16圖。
在2612，移除這對邏輯閘極堆疊的第二邏輯閘極 堆疊的第一虛設閘極材料和第二虛設閘極材料，並且以p型閘極材料取代。舉例來說，見第17-19圖。
在2614，在這對邏輯閘極堆疊和這對裝置閘極堆疊的閘極堆疊的任一側上形成側壁間隔物。舉例來說，見第20圖。
在2616，在這對邏輯閘極堆疊和這對裝置閘極堆疊的閘極堆疊之間的半導體基底中形成源極/汲極區。舉例來說，見第21圖。
在2618，在這對邏輯閘極堆疊上方沉積氧化物層，並且移除在這對裝置閘極堆疊上方的蝕刻停止層。舉例來說，見第22圖。
在2620，在這對邏輯閘極堆疊和這對裝置閘極堆疊的閘極堆疊上方形成金屬層。舉例來說，見第23圖。
在2622，對金屬層進行適當的處理，以在裝置閘極堆疊的閘極堆疊上方形成金屬矽化物層。舉例來說，見第24圖。有利地，功函數調整層允許調整矽化物層的金屬功函數，產生可調整的裝置。
雖然第26圖的流程圖2600於此說明或描述成一系列的動作或事件，但應理解的是，這些動作或事件的說明用順序不應被解釋成用於限制。舉例來說，一些動作可能以不同的順序發生及/或與於此說明及/或描述的那些動作或事件以外的其他動作或事件同時發生。此外，對於實施於此所述的一或多個面向或實施例，並非所有說明用動作都可能需要，並且於此所述的一或多個動作可以在一或多個分開的動作及/ 或階段中執行。
鑒於上述情況，本案的一些實施例提供一種使用高介電常數金屬閘極(HKMG)技術製造多電壓裝置的方法。此方法包含在半導體基底的邏輯區中形成一對邏輯閘極堆疊，這對邏輯閘極堆疊包含第一邏輯閘極堆疊和第二邏輯閘極堆疊，且在半導體基底的多電壓裝置區中形成一對裝置閘極堆疊。這對邏輯閘極堆疊和這對裝置閘極堆疊包含第一虛設閘極材料。這對裝置閘極堆疊也包含功函數調整層。此方法更包含在這對邏輯閘極堆疊的第一虛設閘極材料上方沉積第二虛設閘極材料。以n型邏輯閘極材料從第一邏輯閘極堆疊置換第一虛設閘極材料和第二虛設閘極材料。以p型邏輯閘極材料從第二邏輯閘極堆疊置換第一虛設閘極材料和第二虛設閘極材料。此方法也包含在這對邏輯閘極堆疊上方沉積氧化物層。在邏輯區和多電壓裝置區上方沉積金屬層。此外，此方法包含處理金屬層，以在這對裝置閘極堆疊的第一裝置閘極堆疊和第二裝置閘極堆疊中形成金屬矽化物層。第一虛設閘極材料和第二虛設閘極材料係由多晶矽形成。金屬矽化物層的厚度小於300Å。金屬層的處理包含執行第一快速熱退火。金屬層的處理更包含執行第二快速熱退火，以從第一裝置閘極堆疊或第二裝置閘極堆疊消耗剩餘的第一虛設閘極材料。金屬層係由鎳形成，且金屬矽化物層係由矽化鎳形成。功函數調整層係配置成調整金屬矽化物層的功函數。功函數調整層的功函數約4.5電子伏特(eV)。此處理使得這對裝置閘極堆疊成為形成裝置的多個完全矽化的閘極。
此外，本案的其他實施例提供具有多電壓裝置的積體電路。此積體電路包含半導體基底。此積體電路也包含位於半導體基底上的裝置。此裝置包含在半導體基底中的一對源極/汲極區。此裝置更包含第一完全矽化的閘極和第二完全矽化的閘極。第一完全矽化的閘極和第二完全矽化的閘極係藉由功函數調整層從半導體基底垂直地分開。此積體電路也包含位於半導體基底上的邏輯裝置，橫向地從裝置隔開。此邏輯裝置包含邏輯閘極堆疊。第一完全矽化的閘極和第二完全矽化的閘極具有厚度小於300Å的一金屬矽化物層。金屬矽化物層係由矽化鎳形成。功函數調整層係配置成調整金屬矽化物層的功函數。功函數調整層的最低表面接觸阻障層的最高表面，且其中邏輯閘極堆疊的最低表面接觸阻障層的最高表面。邏輯閘極堆疊係高介電常數金屬閘極(HKMG)堆疊，包含高介電常數介電層和在高介電常數介電層上方的閘極金屬材料。功函數調整層的功函數約4.5電子伏特(eV)。
另外，本案的其他實施例提供一種使用高介電常數金屬閘極(HKMG)技術製造裝置的方法。此方法包含在半導體基底的邏輯區上形成一對邏輯閘極堆疊，這對邏輯閘極堆疊包含第一邏輯閘極堆疊和第二邏輯閘極堆疊，並且在半導體基底的多電壓裝置區上形成一對裝置閘極堆疊。這對邏輯閘極堆疊和這對裝置閘極堆疊包含第一虛設閘極材料。這對裝置閘極堆疊包含功函數調整層。在這對邏輯閘極堆疊和這對裝置閘極堆疊上方形成蝕刻停止層和犧牲層。然後從這對邏輯閘極堆疊上方移除蝕刻停止層，並且在這對邏輯閘極堆 疊上方形成多個開口。此方法更包含在這對邏輯閘極堆疊上方的犧牲層中的這些開口中沉積第二虛設閘極材料。以n型邏極閘極材料從第一邏輯閘極堆疊置換第一虛設閘極材料和第二虛設閘極材料，產生第一高介電常數金屬閘極(HKMG)堆疊，此第一高介電常數金屬閘極堆疊包含第一高介電常數介電層和在第一高介電常數介電層上方的第一閘極金屬材料。同樣地，以p型邏極閘極材料從第二邏輯閘極堆疊置換第一虛設閘極材料和第二虛設閘極材料，產生第二高介電常數金屬閘極(HKMG)堆疊，此第二高介電常數金屬閘極堆疊包含第二高介電常數介電層和在第二高介電常數介電層上方的第二閘極金屬材料。在這對邏輯閘極堆疊和這對裝置閘極堆疊的這些閘極堆疊的任一側上形成多個側壁間隔物。然後在這對邏輯閘極堆疊和這對裝置閘極堆疊的這些閘極堆疊之間的半導體基底中形成多個源極和汲極區。此方法也包含在這對邏輯閘極堆疊上方沉積氧化物層。在邏輯區和多電壓裝置區上方沉積金屬層。此外，此方法也包含處理金屬層，以在這對裝置閘極堆疊的第一裝置閘極堆疊和第二多電壓裝置閘極堆疊中形成金屬矽化物層。金屬層的處理包含：執行第一快速熱退火，以使得金屬層與第一虛設閘極材料反應，以產生金屬矽化物層；以及執行第二快速熱退火，以從第一裝置閘極堆疊和第二裝置閘極堆疊消耗任何剩餘的第一金屬閘極材料。金屬層係由鎳形成，且金屬矽化物層係由矽化鎳形成。功函數調整層係配置成調整金屬矽化物層的功函數。
以上概述數個實施例之部件，使得在本發明所屬 技術領域中具有通常知識者可以更加理解本發明實施例的面向。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並未悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。
102:邏輯區
104:多電壓裝置區
106:半導體基底
108:邏輯裝置
110a:第一裝置
110b:第二裝置
112a:第一邏輯閘極堆疊
112b:第二邏輯閘極堆疊
114、132、136:邏輯源極/汲極區
116、134、138:隔離結構
118:介電層
120:高介電常數介電層
122:阻障層
124:第一邏輯閘極材料
126:第二邏輯閘極材料
128:側壁間隔物
130a:第一裝置閘極
130b:第二裝置閘極
130c:第三裝置閘極
130d:第四裝置閘極
140:閘極氧化層
142:功函數調整層
144:矽化物層
300:剖面示意圖
302:第一矽化區
304:第二矽化區
306:第三矽化區

Claims (11)

  1. 一種積體電路(IC)的製造方法，包括：在一半導體基底的一邏輯區中形成一對邏輯閘極堆疊，該對邏輯閘極堆疊包括一第一邏輯閘極堆疊和一第二邏輯閘極堆疊，且在該半導體基底的一多電壓裝置區中形成一對裝置閘極堆疊，其中該對邏輯閘極堆疊和該對裝置閘極堆疊包含一第一虛設閘極材料，且其中該對裝置閘極堆疊包含一功函數調整層；在該對邏輯閘極堆疊的該第一虛設閘極材料上方沉積一第二虛設閘極材料；以一n型閘極材料從該第一邏輯閘極堆疊置換該第一虛設閘極材料和該第二虛設閘極材料；以一p型閘極材料從該第二邏輯閘極堆疊置換該第一虛設閘極材料和該第二虛設閘極材料；在該對邏輯閘極堆疊上方沉積一氧化物層；在該邏輯區和該多電壓裝置區上方沉積一金屬層；以及處理該金屬層，以在該對裝置閘極堆疊的一第一裝置閘極堆疊和一第二裝置閘極堆疊中形成一金屬矽化物層。
  2. 如申請專利範圍第1項所述之積體電路的製造方法，其中該第一虛設閘極材料和該第二虛設閘極材料係由多晶矽形成，且該金屬層係由鎳形成，且該金屬矽化物層係由矽化鎳形成。
  3. 如申請專利範圍第1或2項所述之積體電路的製造方法，其中該金屬矽化物層的厚度小於300Å。
  4. 如申請專利範圍第1或2項所述之積體電路的製造方法，其中該金屬層的處理包含執行一第一快速熱退火(rapid thermal anneal)，且該處理使得該對裝置閘極堆疊成為形成一裝置的複數個完全矽化的閘極。
  5. 如申請專利範圍第4項所述之積體電路的製造方法，其中該金屬層的處理更包括執行一第二快速熱退火，以從該第一裝置閘極堆疊或該第二裝置閘極堆疊消耗剩餘的第一虛設閘極材料。
  6. 如申請專利範圍第1或2項所述之積體電路的製造方法，其中該功函數調整層係配置以調整該金屬矽化物層的功函數。
  7. 如申請專利範圍第1或2項所述之積體電路的製造方法，其中該功函數調整層的功函數約4.5電子伏特(eV)。
  8. 一種積體電路(IC)，包括：一半導體基底；一裝置，位於該半導體基底上，其中該裝置包括在該半導體基底中的一對源極/汲極區，且更包括一第一完全矽化的閘極和一第二完全矽化的閘極，其中該第一完全矽化的閘極和該第二完全矽化的閘極係藉由一功函數調整層從該半導體基底垂直地分開；以及一邏輯裝置，位於該半導體基底上，橫向地從該裝置隔開，其中該邏輯裝置包括一邏輯閘極堆疊，且該邏輯閘極堆疊包括一閘極金屬材料，其中該閘極金屬材料的一底表面低於該第一完全矽化的閘極的一底表面。
  9. 如申請專利範圍第8項所述之積體電路，其中該功函數調整層的一底表面接觸一阻障層的一頂表面，且其中該閘極金屬材料的該底表面接觸該阻障層的該頂表面。
  10. 如申請專利範圍第8或9項所述之積體電路，其中該邏輯閘極堆疊係一高介電常數金屬閘極(high-κ-metal-gate，HKMG)堆疊，包括一高介電常數(κ)介電層和在該高介電常數介電層上方的該閘極金屬材料。
  11. 一種積體電路(IC)的製造方法，包括：在一半導體基底的一邏輯區上形成一對邏輯閘極堆疊，該對邏輯閘極堆疊包括一第一邏輯閘極堆疊和一第二邏輯閘極堆疊，且在該半導體基底的一多電壓裝置區上形成一對裝置閘極堆疊，其中該對邏輯閘極堆疊和該對裝置閘極堆疊包含一第一虛設閘極材料，且其中該對裝置閘極堆疊包含一功函數調整層；在該對邏輯閘極堆疊和該對裝置閘極堆疊上方形成一蝕刻停止層和一犧牲層；從該對邏輯閘極堆疊上方移除該蝕刻停止層，且在該對邏輯閘極堆疊上方形成複數個開口；在該對邏輯閘極堆疊上方的該犧牲層中的該些開口中沉積一第二虛設閘極材料；以一n型閘極材料從該第一邏輯閘極堆疊置換該第一虛設閘極材料和該第二虛設閘極材料，產生一第一高介電常數金屬閘極(high-κ-metal-gate，HKMG)堆疊，該第一高介電常數金屬閘極堆疊包括一第一高介電常數(κ)介電層和在該 第一高介電常數介電層上方的一第一閘極金屬材料；以一p型閘極材料從該第二邏輯閘極堆疊置換該第一虛設閘極材料和該第二虛設閘極材料，產生一第二高介電常數金屬閘極(high-κ-metal-gate，HKMG)堆疊，該第二高介電常數金屬閘極堆疊包括一第二高介電常數(κ)介電層和在該第二高介電常數介電層上方的一第二閘極金屬材料；在該對邏輯閘極堆疊和該對裝置閘極堆疊的複數個閘極堆疊的任一側上形成複數個側壁間隔物；在該對邏輯閘極堆疊和該對裝置閘極堆疊的該些閘極堆疊之間的該半導體基底中形成複數個源極和汲極區；在該對邏輯閘極堆疊上方沉積一氧化物層；在該邏輯區和該多電壓裝置區上方沉積一金屬層；以及處理該金屬層，以在該對裝置閘極堆疊的一第一裝置閘極堆疊和一第二多電壓裝置閘極堆疊中形成一金屬矽化物層。
TW107115043A 2017-08-14 2018-05-03 積體電路及其製造方法 TWI696215B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762545207P 2017-08-14 2017-08-14
US62/545,207 2017-08-14
US15/793,163 US10177043B1 (en) 2017-08-14 2017-10-25 Method for manufacturing multi-voltage devices using high-K-metal-gate (HKMG) technology
US15/793,163 2017-10-25

Publications (2)

Publication Number Publication Date
TW201911392A TW201911392A (zh) 2019-03-16
TWI696215B true TWI696215B (zh) 2020-06-11

Family

ID=64815711

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107115043A TWI696215B (zh) 2017-08-14 2018-05-03 積體電路及其製造方法

Country Status (3)

Country Link
US (2) US10177043B1 (zh)
CN (1) CN109390284B (zh)
TW (1) TWI696215B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289578B2 (en) 2019-04-30 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching to increase threshold voltage spread

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090014809A1 (en) * 2006-07-31 2009-01-15 Katsuyuki Sekine Semiconductor device and method for manufacturing the same
TW201230160A (en) * 2010-12-10 2012-07-16 Globalfoundries Sg Pte Ltd High-k metal gate device
US20150050787A1 (en) * 2013-08-13 2015-02-19 Globalfoundries Inc. Fully silicided gate formed according to the gate-first hkmg approach
TW201724373A (zh) * 2015-12-30 2017-07-01 台灣積體電路製造股份有限公司 積體電路
US20170200729A1 (en) * 2016-01-12 2017-07-13 United Microelectronics Corp. Integrated circuit and process thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7145208B2 (en) * 2004-06-25 2006-12-05 United Microelectronics Corp. MOS transistor having a work-function-dominating layer
JP2009059882A (ja) * 2007-08-31 2009-03-19 Nec Electronics Corp 半導体装置
US7799628B2 (en) * 2008-10-06 2010-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced metal gate method and device
US20120261770A1 (en) * 2011-04-14 2012-10-18 Kun-Hsien Lin Metal gate structure
US8735269B1 (en) * 2013-01-15 2014-05-27 United Microelectronics Corp. Method for forming semiconductor structure having TiN layer
US9202817B2 (en) * 2014-01-22 2015-12-01 Taiwan Semiconductorr Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US9349741B2 (en) * 2014-07-14 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090014809A1 (en) * 2006-07-31 2009-01-15 Katsuyuki Sekine Semiconductor device and method for manufacturing the same
TW201230160A (en) * 2010-12-10 2012-07-16 Globalfoundries Sg Pte Ltd High-k metal gate device
US20150050787A1 (en) * 2013-08-13 2015-02-19 Globalfoundries Inc. Fully silicided gate formed according to the gate-first hkmg approach
TW201724373A (zh) * 2015-12-30 2017-07-01 台灣積體電路製造股份有限公司 積體電路
US20170200729A1 (en) * 2016-01-12 2017-07-13 United Microelectronics Corp. Integrated circuit and process thereof

Also Published As

Publication number Publication date
US10177043B1 (en) 2019-01-08
US10535568B2 (en) 2020-01-14
CN109390284B (zh) 2021-05-04
CN109390284A (zh) 2019-02-26
US20190139837A1 (en) 2019-05-09
TW201911392A (zh) 2019-03-16

Similar Documents

Publication Publication Date Title
US11018241B2 (en) Polysilicon design for replacement gate technology
US7776680B2 (en) Complementary metal oxide semiconductor device with an electroplated metal replacement gate
TWI726128B (zh) 半導體元件及其製作方法
DE102005063582B3 (de) Verfahren zum Herstellen eines Halbleiterbauelements
US10050033B1 (en) High voltage integration for HKMG technology
TW201349310A (zh) 半導體裝置及其製造方法
US8384166B2 (en) Method for manufacturing semiconductor device and semiconductor device
US11799014B2 (en) Gate structure and methods thereof
US10431664B2 (en) Gate structure and methods thereof
JP2009267180A (ja) 半導体装置
US7755145B2 (en) Semiconductor device and manufacturing method thereof
JP2006108355A (ja) 半導体装置およびその製造方法
TWI696215B (zh) 積體電路及其製造方法
JP2010062499A (ja) 半導体装置および半導体装置の製造方法
JP2007287793A (ja) 半導体装置の製造方法
US20080179687A1 (en) Semiconductor device and method for manufacturing the same
TWI782941B (zh) 製作ｐ型場效電晶體的方法
TW202420442A (zh) 半導體元件及其製作方法
TW202015112A (zh) 半導體元件及其製作方法