CN109390284B - 集成电路及其制造方法 - Google Patents

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Abstract

提供一种制造多电压装置的方法，此方法包含在半导体基底的逻辑区中形成一对逻辑栅极堆叠并且在多电压装置区中形成一对装置栅极堆叠，这对逻辑栅极堆叠和这对装置栅极堆叠包含第一虚设栅极材料，这对装置栅极叠层也包含功函数调整层。此方法还包含在这对逻辑栅极堆叠上方沉积第二虚设栅极材料。以n型材料从这对逻辑栅极堆叠的第一逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料。以p型材料从这对逻辑栅极堆叠的第二逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料。

Description

集成电路及其制造方法
技术领域
本公开实施例是关于半导体制造技术，特别是有关于集成电路(integratedcircuit，IC)及其制造方法。
背景技术
半导体集成电路(integrated circuit，IC)产业在过去数十年已经经历了指数型(exponential)成长。在集成电路演进的历程中，高电压技术已经广泛地用于电源管理、调节器(regulators)、电池保护器(battery protectors)、直流电动机(DC motors)、汽车电路(automotive circuits)、平板显示驱动器等。另一方面，低电压技术通常用于逻辑核心(logic cores)、微处理器(microprocessors)和微控制器(microcontrollers)。一些当代的集成电路设计将高电压和低电压装置两者整合在一个单芯片上。
在高电压和低电压技术两者中，当几何尺寸(亦即使用生产工艺可以产生的最小元件(或线))缩减时，功能密度(亦即单位芯片面积的互连装置数量)通常也增加。在一些集成电路设计中，随着技术节点(node)缩减而实现的一个进展是用金属栅极电极取代典型的多晶硅栅极电极，以具有缩减的部件(features)尺寸来提高装置效能。以逻辑核心(logiccore)将取代栅极技术的多个半导体装置整合在同一芯片上，其支持逻辑核心完成预期的功能，并且限制或消除芯片间通信(inter-chip communication)的需求。然而，对于在相同的芯片上嵌入低电压装置和高电压装置存在着挑战，特别是在28nm节点及以下的工艺上。
发明内容
根据本公开的一些实施例，提供集成电路的制造方法。此方法包含在半导体基底的逻辑区中形成一对逻辑栅极堆叠，且在半导体基底的多电压装置区中形成一对装置栅极堆叠，其中这对逻辑栅极堆叠和这对装置栅极堆叠包含第一虚设栅极材料，且其中这对装置栅极堆叠包含功函数调整层；在这对逻辑栅极堆叠上方沉积第二虚设栅极材料；以n型栅极材料从这对逻辑栅极堆叠的第一逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料；以p型栅极材料从这对逻辑栅极堆叠的第二逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料；在这对逻辑栅极堆叠上方沉积氧化物层；在逻辑区和多电压装置区上方沉积金属层；以及处理金属层，以在这对装置栅极堆叠的第一装置栅极堆叠和第二装置栅极堆叠中形成金属硅化物层。
根据本公开的一些实施例，提供集成电路。此集成电路包含半导体基底；装置，位于半导体基底上，其中装置包含在半导体基底中的一对源极/漏极区，且还包含第一完全硅化的栅极和第二完全硅化的栅极，其中第一完全硅化的栅极和第二完全硅化的栅极系通过功函数调整层从半导体基底垂直地分开；以及逻辑装置，位于半导体基底上，横向地从装置隔开，其中逻辑装置包含逻辑栅极。
根据本公开的一些实施例，提供集成电路的制造方法。此方法包含在半导体基底的逻辑区上形成一对逻辑栅极堆叠，且在半导体基底的多电压装置区上形成一对装置栅极堆叠，其中这对逻辑栅极堆叠和这对装置栅极堆叠包含第一虚设栅极材料，且其中这对装置栅极堆叠包含功函数调整层；在这对逻辑栅极堆叠和这对装置栅极堆叠上方形成蚀刻停止层和牺牲层；从这对逻辑栅极堆叠上方移除蚀刻停止层，且在这对逻辑栅极堆叠上方形成多个开口；在这对逻辑栅极堆叠上方的牺牲层中的这些开口中沉积第二虚设栅极材料；以n型栅极材料从这对逻辑栅极堆叠的第一逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料，产生第一高介电常数金属栅极堆叠，第一高介电常数金属栅极堆叠包含第一高介电常数介电层和在第一高介电常数介电层上方的第一栅极金属材料；以p型栅极材料从这对逻辑栅极堆叠的第二逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料，产生第二高介电常数金属栅极堆叠，第二高介电常数金属栅极堆叠包含第二高介电常数介电层和在第二高介电常数介电层上方的第二栅极金属材料；在这对逻辑栅极堆叠和这对装置栅极堆叠的这些栅极堆叠的任一侧上形成多个侧壁间隔物；在这对逻辑栅极堆叠和这对装置栅极堆叠的这些栅极堆叠之间的半导体基底中形成多个源极和漏极区；在这对逻辑栅极堆叠上方沉积氧化物层；在逻辑区和多电压装置区上方沉积金属层；以及处理金属层，以在这对装置栅极堆叠的第一装置栅极堆叠和第二多电压装置栅极堆叠中形成金属硅化物层。
附图说明
通过以下的详细描述配合所附附图，可以更加理解本公开实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1示出使用高介电常数金属栅极(HKMG)技术并包含多电压装置的集成电路(IC)的一些实施例的剖面示意图。
图2示出图1的使用高介电常数金属栅极技术并包含多电压装置的集成电路的一些更详细的实施例的剖面示意图。
图3示出图2的使用高介电常数金属栅极技术并包含多电压装置的集成电路的一些更详细的实施例的剖面示意图。
图4-图25示出使用高介电常数金属栅极技术制造具有多电压装置的集成电路的方法的一些实施例的一系列剖面示意图。
图26示出图4-图25的方法的一些实施例的流程图。
附图标记说明：
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400、2500～剖面示意图
102～逻辑区
104～多电压装置区
106～半导体基底
108～逻辑装置
110a～第一装置
110b～第二装置
112a～第一逻辑栅极堆叠
112b～第二逻辑栅极堆叠
114、132、136～逻辑源极/漏极区
116、134、138～隔离结构
118、502、512～介电层
120、504、514～高介电常数介电层
122、506、516～阻挡层
124～第一逻辑栅极材料
126～第二逻辑栅极材料
128～侧壁间隔物
130a～第一装置栅极
130b～第二装置栅极
130c～第三装置栅极
130d～第四装置栅极
140～栅极氧化层
142、518～功函数调整层
144～硅化物层
230c、230d～完全硅化的栅极
302～第一硅化区
304～第二硅化区
306～第三硅化区
508、520～第一虚设栅极层
510～栅极氧化物层
518～功函数调整层
522、522’～第一掩模
602、802～图案化
604、606、608、610、612、614～栅极堆叠
702～第一牺牲层
704～第二掩模
804、806、1104、1106、1402、1702～开口
902～蚀刻停止层
1002～第二牺牲层
1102～第三掩模
1202～第二虚设栅极层
1302、1902～平坦化
1502～n型功函数金属
1802～p型功函数金属
2202～氧化物硬掩模
2302～金属层
2402、2404～金属硅化物层
2600～流程图
2602、2604、2606、2608、2610、2612、2614、2616、2618、2620、2622～步骤
具体实施方式
以下内容提供了许多不同的实施例或范例，用于实施所提供的标的的不同部件。组件和配置的具体范例描述如下，以简化本公开实施例。当然，这些仅仅是范例，并非用以限定本公开实施例。举例来说，叙述中若提及第一部件形成于第二部件之上或上方，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。此外，本公开实施例在不同范例中可重复使用参考数字和/或字母，此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例和/或组态之间有特定的关系。
此外，其中可能用到与空间相对用语，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及类似的用词，这些空间相对用语系为了便于描述图示中一个(些)元件或部件与另一个(些)元件或部件之间的关系，这些空间相对用语包含使用中或操作中的装置之不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。甚至，用语「第一」、「第二」、「第三」、「第四」及类似的用语只是通用的标志，且因此可以在不同实施例中互换。举例来说，在一些实施例中，元件(例如蚀刻、介电层或基底)可以被称为「第一」元件，但是在其他实施例中，此元件可以被称为「第二」元件。
高介电常数金属栅极(high-k metal gate，HKMG)技术已经成为下一世代的互补式金属氧化物半导体(complementary metal oxide semiconductor，CMOS)装置的领先者之一。高介电常数金属栅极技术采用高介电常数介电质，以增加晶体管电容并降低栅极漏电(gate leakage)。金属栅极电极系用于帮助费米能阶(Fermi-level)钉扎(pinning)，并允许将栅极调整至低临界电压(threshold voltage)。通过结合金属栅极电极和高介电常数介电质，高介电常数金属栅极技术更扩大了可能性，并允许集成芯片以降低的功耗运作。高介电常数金属栅极技术可以使用于记忆装置、显示装置、传感装置以及其他需要高电压区的应用中，并且整合在集成电路中，以提供比传统的金属氧化物半导体(metal oxidesemiconductor，MOS)装置更高的功率和更高的崩溃电压(breakdown voltage)。
通过金属栅极电极的金属功函数(work function)控制高介电常数金属栅极晶体管的临界电压。与具有易于调整的功函数的多晶硅栅极不同，调整金属功函数是更复杂的，因为金属功函数是金属材料的性质且不容易被改变。然而，许多电路利用电路上的多个电压，在不同的电压下操作不同的晶体管，且不同的晶体管具有不同的临界电压。因此，对这些电路来说，想要可调整的金属功函数。结合具有不同功函数的金属栅极电极的高介电常数栅极介电质已经被用于促进多电压(multi-voltage)调整。然而，在传统方法中，使用高介电常数金属栅极制造方法整合这些栅极材料和不同的功函数金属已经被证明是困难且时间密集的。举例来说，在传统的多电压方法中的硅化(silicidation)工艺已经不能达到下一世代技术的薄片电阻(sheet resistance，RS)的规格，并且也已经无法提供符合期望工艺规格的可行的功函数调整。
有鉴于此，本案的各种实施例系针对使用高介电常数金属栅极技术制造多电压装置的方法。在一些实施例中，在半导体基底上形成多电压装置的栅极堆叠。多电压装置的栅极堆叠包含介电层、阻障(barrier)层、功函数调整层和硅化物层。功函数调整层允许硅化物层的金属功函数的调整，从而产生多电压装置。此外，逻辑装置和多电压装置具有完全硅化的(fully silicided，FUSI)栅极。因为硅化物的杂质溶解度低，掺杂物在完全硅化的栅极的界面聚集。杂质有助于电荷偶极子(dipoles)影响功函数。因此，掺杂物可以用于调变功函数。
参照图1，集成电路的一些实施例的剖面示意图100，集成电路包含在半导体基底106上的逻辑区102和多电压装置区104。逻辑区102包含逻辑装置108，其由一对晶体管组成，且多电压装置区104包含第一装置110a和第二装置110b。举例来说，逻辑装置108可以是金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)、一些其他种类的绝缘栅极场效晶体管(insulated gate field-effecttransistor，IGFET)或一些其他种类的半导体装置。举例来说，装置110a/110b可以是存储器单元(memory cell)。
逻辑装置108包含对应第一晶体管的第一逻辑栅极堆叠112a和对应第二晶体管的第二逻辑栅极堆叠112b。通过逻辑源极/漏极区114和隔离结构116将第一逻辑栅极堆叠112a和第二逻辑栅极堆叠112b隔开。逻辑源极/漏极区114嵌在半导体基底106中，从半导体基底106的顶表面进入半导体基底106。第一逻辑栅极堆叠112a和第二逻辑栅极堆叠112b包含介电层118、高介电常数(κ)介电层120和阻挡层122，其自形成在半导体基底106中的沟道将第一逻辑栅极堆叠112a和第二逻辑栅极堆叠112b共同地电性绝缘，同时允许将电场导入晶体管的沟道中。在一些实施例中，第一逻辑栅极堆叠112a的介电层118、高介电常数介电层120和阻挡层122具有第二逻辑栅极堆叠112b的介电层118、高介电常数介电层120和阻挡层122的组成和尺寸。
将第一逻辑栅极堆叠112a和第二逻辑栅极堆叠112b相反地掺杂。举例来说，第一逻辑栅极堆叠112a具有第一逻辑栅极材料124，其可以是适于nMOSFET的n型功函数金属。在一些实施例中，第一逻辑栅极材料124可以具有约4.1电子伏特(electron volt，eV)(+/-约0.3eV)的n型。因此，第二逻辑栅极材料126的第二逻辑栅极堆叠112b可以是适于pMOSFET的p型功函数金属。在一些实施例中，第二逻辑栅极材料126可以具有p型掺杂材料的功函数。第二逻辑栅极材料126可以具有约5.2eV(+/-约0.3eV)的p型功函数。
在一些实施例中，沿着第一逻辑栅极堆叠112a和第二逻辑栅极堆叠112b的侧壁放置侧壁间隔物128。举例来说，一对侧壁间隔物128可以位于第一逻辑栅极堆叠112a的两侧上。作为另一范例，一对侧壁间隔物128可以位于第二逻辑栅极堆叠112b的两侧上。举例来说，侧壁间隔物128可以是氧化物、氮化物或一些其他的介电质。此外，为了方便说明，只标示出一些侧壁间隔物128。
多电压装置区104包含通过逻辑源极/漏极区132和隔离结构134隔开的第一装置栅极130a和第二装置栅极130b，以及通过逻辑源极/漏极区136和隔离结构138隔开的第三装置栅极130c和第四装置栅极130d。装置栅极130a、130b、130c和130d包含栅极氧化层140，以及介电层118、高介电常数介电层120和阻挡层122。在装置栅极130a、130b、130c和130d上方的介电层118、高介电常数介电层120和阻挡层122与参照第一逻辑栅极堆叠112a和第二逻辑栅极堆叠112b的介电层118、高介电常数介电层120和阻挡层122的描述相似。
在第一装置栅极130a和第二装置栅极130b的阻挡层122上方的是功函数调整层142和硅化物层144。功函数调整层142是可调整的金属功函数材料。在一些实施例中，功函数调整层142的功函数可以是约4.5eV(+/-约0.3eV)。硅化物层144促进调整功函数调整层142。硅化物层144的形成系通过将第一装置栅极130a和第二装置栅极130b完全硅化，其表示栅极的主要体积是完全硅化的材料。相较于其他的方法，完全硅化的装置栅极容易具有较低的薄片电阻(RS)。硅化物层144的下表面直接接触功函数调整层142的上表面。通过功函数调整层142调整完全硅化的装置栅极130a/130b。
功函数调整层142可不在逻辑装置108的第一逻辑栅极堆叠112a或第二逻辑栅极堆叠112b上出现。因此，不形成用于第一逻辑栅极堆叠112a或第二逻辑栅极堆叠112b的功函数调整层142简化了制造和整合。
与装置栅极堆叠130a和130b不同的是，将装置栅极堆叠130c和130d的栅极材料移除，产生虚设(dummy)晶体管结构。栅极材料的移除可以容纳其他结构。装置110a可以由高介电常数金属栅极(HKMG)或完全硅化(FUSI)技术形成，并且具有低功耗和高开关速度(switching speed)。功函数调整层142允许调整硅化物层的金属功函数，产生装置。此外，在装置(又称为第一装置)110a使用介电常数金属栅极技术的情况下，装置110a/110b可以在不同的工艺节点中有利地缩放，举例来说，例如10、16、20和28纳米(nanometer)工艺节点。
参照图2，提供图1的集成电路的一些更详细的实施例的剖面示意图200。如前所述，参照图1，将装置栅极堆叠130c和130d平坦化(planarized)。在此，装置(又可称为第二装置)110b也包含完全硅化的栅极230c和230d，使得装置110b为可操作的。因此，集成电路可以具有多个装置，这些装置系配置成与逻辑装置108在不同的特定电压下操作。
参照图3，提供图1的集成电路的一些更详细的实施例的剖面示意图300。如先前参照图1所描述的，逻辑区102包含逻辑装置108，以及多电压装置区104包含第一装置110a和第二装置110b。以上述方式操作逻辑装置108、第一装置110a和第二装置110b。在此，第一硅化区302放置在第一逻辑栅极堆叠112a和第二逻辑栅极堆叠112b之间的半导体基底106中。第一硅化区302系安排在源极/漏极区114上方。
第二硅化区304放置在第一装置栅极堆叠130a和第二装置栅极堆叠130b之间的半导体基底106中。垂直来看，第二硅化区304系安排在源极/漏极区132上方并且在半导体基底106的顶表面底下。
第三硅化区306设置在第三装置栅极堆叠130c和第四装置栅极堆叠130d之间的半导体基底106中。垂直来看，第三硅化区306系配置在源极/漏极区136上方并且在半导体基底106的顶表面底下。
参照图4-图25，一系列的剖面示意图400-2500示出使用高介电常数金属栅极(HKMG)技术制造具有嵌入式存储器的集成电路的方法的一些实施例。举例来说，此集成电路可以是图1的集成电路。
如图4的剖面示意图400所示，在半导体基底106上方形成逻辑区102和多电压装置区104。形成延伸进入半导体基底106的顶表面的隔离结构，例如隔离结构116、134和138，以从多电压装置区104界定半导体基底106的逻辑区102。举例来说，隔离结构116、134和138可以是浅沟槽隔离结构、深沟槽隔离结构或一些其他种类的隔离结构。在一些实施例中，用于制造隔离结构116、134和138的工艺包含形成多个沟槽，这些沟槽界定半导体基底106的逻辑区102和多电压装置区104，并且接着以介电材料填充沟槽。为了方便说明，仅标示一些隔离结构116、134和138。
如图5的剖面示意图500所示，在半导体基底106上的逻辑区102和多电压装置区104上方形成多层膜层。在逻辑区102上方形成第一组膜层502-508，并且在多电压装置区104上方形成第二组膜层510-520。通过按顺序地执行多个生长和/或沉积工艺，第一组膜层502-508包含介电层502、高介电常数介电层504、阻挡层506和第一虚设栅极层508。举例来说，这些生长和/或沉积工艺可以包含热氧化(thermal oxidation)、化学或物理气相沉积(chemical or physical vapor deposition)、溅镀(sputtering)、一些其他的生长或沉积工艺或前述的组合。
介电层502系由约10至
Figure BDA0001647749390000101
厚的介电材料形成，举例来说，介电层502的厚度可以是
Figure BDA0001647749390000102
高介电常数介电层504系由约10至
Figure BDA0001647749390000103
厚的高介电常数介电材料形成，举例来说，高介电常数介电层504的厚度可以是
Figure BDA0001647749390000105
阻挡层506系由约10至
Figure BDA0001647749390000104
厚的金属材料形成，举例来说，阻挡层506的厚度可以是
Figure BDA0001647749390000106
在一些实施例中，阻挡层506可以是氮化物或其他介电质，举例来说，氮化钛(titanium nitride，TiN)。这些膜层502-506可以统称为介电质堆叠。
第一虚设栅极层508的厚度可以少于或约
Figure BDA0001647749390000108
举例来说，第一虚设栅极层508的厚度可以是约100至
Figure BDA0001647749390000107
第一虚设栅极层508可以由第一虚设栅极材料形成，并且可以是例如多晶硅或一些其他可以被硅化的材料。
通过按顺序地执行多个生长和/或沉积工艺，第二组膜层510-520包含栅极氧化物(gate oxide，GOX)层510、介电层512、高介电常数介电层514、阻挡层516、功函数调整层518和第一虚设栅极层520。举例来说，这些生长和/或沉积工艺可以包含热氧化、化学或物理气相沉积、溅镀、一些其他的生长或沉积工艺或前述的组合。
栅极氧化物层510由栅极氧化物形成。第一组膜层502-508可以与第二组膜层512-516的一些膜层同时沉积，并且在多电压装置区104的栅极氧化物层510上方形成介电质堆叠。因此，对应的膜层，例如介电层502和介电层512，如果不同，在组成和尺寸上与第一组膜层502-508的组成和尺寸可以是相似的。
功函数调整层518可以由例如约0.4至10微米(micrometers，μm)厚的金属材料形成。在一些实施例中，功函数调整层518可以是铂(platinum，Pt)、钯(palladium，Pd)、钽(tantalum，Ta)、镱(ytterbium，Yb)、铝(aluminum，Al)、银(silver，Ag)、钛(titanium，Ti)、钌(ruthenium，Ru)和钼(molybdenum，Mo)、铬(chromium，Cr)、钨(tungsten，W)、铜(copper，Cu)或类似的材料。或者，功函数调整层518可以是第III族(例如硼(boron，B))或第V族(例如氮(nitrogen，N))掺杂的材料。第一虚设栅极层520的厚度为约100至
Figure BDA0001647749390000111
举例来说，第一虚设栅极层520可以是
Figure BDA0001647749390000112
第一虚设栅极层520可以由第一虚设栅极材料形成，并且可以是例如多晶硅或一些其他包含硅的材料。
第一掩模522选择性沉积于第一组膜层502-508和第二组膜层510-520上方。第一掩模522沉积于隔离结构116、134和138之间。在一些实施例中，第一掩模522是光致抗蚀剂层。举例来说，第一掩模522’放置于隔离结构134和138之间和上方。
如图6的剖面示意图600所示，在第一掩模522就位的情况下，将逻辑区102的第一组膜层502-508和多电压装置区104的第二组膜层510-520图案化。举例来说，可以使用光刻来执行图案化602，以将第一组膜层502-508和第二组膜层510-520图案化，并且随后剥除第一掩模522，产生栅极堆叠604-614。在另一实施例中，可以通过蚀刻第一组膜层502-508和第二组膜层510-520来执行图案化。
如图7的剖面示意图700所示，在逻辑区102和多电压装置区104上方形成第一牺牲层702。在一些实施例中，第一牺牲层702的最上表面与在逻辑区102和多电压装置区104两者上方的栅极堆叠608-614的最上表面共线。在第一牺牲层702上方选择性地沉积第二掩模704。第二掩模704在逻辑区102中的栅极堆叠604和606上方具有多个开口。
如图8的剖面示意图800所示，在第二掩模704(见图7)就位的情况下，将逻辑区102的第一组膜层502-508和多电压装置区104的第二组膜层510-520图案化。图案化802分别在栅极堆叠604和606上方形成开口804和806，并且随后从逻辑区102和多电压装置区104移除。
如图9的剖面示意图900所示，在逻辑区102和多电压装置区104上方形成蚀刻停止层902。蚀刻停止层902填充开口804和806。举例来说，蚀刻停止层902可以是氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、二氧化硅(silicon dioxide)或其他介电质。蚀刻停止层902的厚度可以是约300至
Figure BDA0001647749390000121
举例来说，蚀刻停止层902的厚度可以是
Figure BDA0001647749390000122
如图10的剖面示意图1000所示，保持在栅极堆叠608-614上方的部分蚀刻停止层902，并且从多电压装置区104移除剩余部分的蚀刻停止层902。在逻辑区102和多电压装置区104上方形成第二牺牲层1002，使得第二牺牲层1002在逻辑区102和多电压装置区104两者上方共线。
如图11的剖面示意图1100所示，在合并的牺牲层(又称为第一牺牲层)702、(又称为第二牺牲层)1002上方沉积第三掩模1102，并且将合并的牺牲层702、1002图案化，以分别在栅极堆叠604和606上方形成开口1104和1106。在图案化中，也移除在栅极堆叠604和606上方的蚀刻停止层902。随后，从逻辑区102和多电压装置区104移除第三掩模1102。
如图12的剖面示意图1200所示，第二虚设栅极层1202的厚度为约400至
Figure BDA0001647749390000123
举例来说，第二虚设栅极层1202的厚度可以是
Figure BDA0001647749390000124
第二虚设栅极层1202由第二虚设栅极材料形成。在一些实施例中，第二虚设栅极材料可以是例如多晶硅或一些其他材料。并且，第二虚设栅极材料可以是与第一虚设栅极材料相同的材料。
如图13的剖面示意图1300所示，将逻辑区102和多电压装置区104的最上表面平坦化。举例来说，可以通过化学机械研磨(chemical mechanical polish，CMP)执行平坦化1302。
如图14的剖面示意图1400所示，移除栅极堆叠604上方的虚设栅极材料的一部分。在一些实施例中，移除第二虚设栅极层1202(如图12所示)，形成开口1402。
如图15的剖面示意图1500所示，在逻辑区102和多电压装置区104上沉积n型功函数金属1502。n型功函数金属1502填充开口1402(如图14所示)。n型功函数金属1502可以是适于功函数在约3.9eV和4.2eV之间的nMOSFET的n型功函数金属。在一些实施例中，n型功函数金属1502可以是例如具有类似于n型掺杂半导体材料的钌(ruthenium，Ru)、锆(zirconium，Zr)、铌(niobium，Nb)、钽(tantalum，Ta)、硅化钛(titanium silicide，TiSi2)。
如图16的剖面示意图1600所示，将逻辑区102和多电压装置区104的最上表面平坦化，以移除在第一高介电常数金属栅极(HKMG)堆叠中的多余n型功函数金属1502，第一高介电常数金属栅极包含第一高介电常数介电层以及在第一高介电常数介电层上方的第一栅极金属材料。举例来说，可以通过化学机械研磨(CMP)执行平坦化。
如图17的剖面示意图1700所示，移除在栅极堆叠606上方的虚设栅极材料的一部分。在一些实施例中，移除第二虚设栅极层1202(如图12所示)，形成开口1702。
如图18的剖面示意图1800所示，在逻辑区102和多电压装置区104上方沉积p型功函数金属1802。p型功函数金属1802填充开口1702(如图17所示)。p型功函数金属1802可以是适于功函数在约4.9eV和5.2eV之间的pMOSFET的p型功函数金属。在一些实施例中，镍(nickel，Ni)、氧化钌(ruthenium oxide，RuO)和氮化钼(molybdenum nitride，MoN)具有类似p型掺杂的半导体材料的功函数。
如图19的剖面示意图1900所示，将逻辑区102和多电压装置区104的最上表面平坦化，以移除多余的p型功函数金属1802，产生第二高介电常数金属栅极(HKMG)堆叠，第二高介电常数金属栅极堆叠包含第二高介电常数介电层和在第二高介电常数介电层上方的第二栅极金属材料。举例来说，可以通过化学机械研磨(CMP)执行平坦化1902。
如图20的剖面示意图2000所示，移除合并的牺牲层702、1002，并且沿着栅极堆叠604-614的各个侧壁形成侧壁间隔物128。举例来说，侧壁间隔物128可以是氧化物或一些其他的介电质。在一些实施例中，用于形成侧壁间隔物128的工艺包含形成共形地(conformally)覆盖并衬化(lining)栅极堆叠604-616的栅极间隔层。举例来说，此栅极间隔层的形成可以通过高温氧化(high temperature oxidation，HTO)，其可以是例如接着是快速热退火(rapid thermal annealing，RTA)。此外，在一些实施例中，此工艺包含对栅极间(inter-gate)间隔层实施回蚀(etch back)，以移除栅极间间隔层的水平区段，而不会移除栅极间间隔层的垂直区段。此垂直区段对应侧壁间隔物128。
如图21的剖面示意图2100所示，在栅极堆叠604-614之间，在半导体基底106中形成源极/漏极区114、132、136。在一些实施例中，通过离子注入形成源极/漏极区136，同时图案化光致抗蚀剂层覆盖半导体基底106的逻辑区102和半导体基底106的装置区104。
如图22的剖面示意图2200所示，氧化物硬掩模2202沉积于栅极堆叠604-614的子集(subset)上方，举例来说，栅极堆叠604、606、612和614。从栅极堆叠608和610移除蚀刻停止层902，露出第一虚设栅极层520。
如图23的剖面示意图2300所示，在逻辑区102和多电压装置区104上方形成金属层2302。在一些实施例中，金属层2302可以是镍(Ni)、钴(cobalt，Co)、钛(Ti)或其他适于硅化的金属。金属层2302的厚度是基于硅化和消耗虚设栅极层520所需的金属材料的量。
如图24的剖面示意图2400所示，对金属层2302进行适当处理，以分别在栅极堆叠608和610上方形成金属硅化物层2402和2404。此处理通过将金属层2302和包含硅的第一虚设栅极层520反应来形成金属硅化物层2402和2404。举例来说，此处理可以包含快速热退火(RTA)至450℃，维持约180秒。
在此处理之后，可以通过例如湿式蚀刻移除剩余的金属层2302的任何多余部分。相反地，可以执行第二快速热退火，以移除金属层2302(如图23所示)的未反应部分。
如图25的剖面示意图2500所示，从栅极堆叠移除不想要的膜层，以形成逻辑区102的逻辑装置108和多电压装置区104的第一装置110a和第二装置110b。举例来说，可以移除氧化物硬掩模2202(如图24所示)。
参照图26，提供图4-图25的方法的一些实施例的流程图2600。
在2602，在半导体基底上的逻辑区上形成一对逻辑栅极堆叠，并且在半导体基底上的装置区上形成一对装置栅极堆叠。这对逻辑栅极堆叠各自包含介电质堆叠和第一虚设栅极材料。这对装置栅极堆叠具有栅极氧化层、介电质堆叠、功函数调整层和第一虚设栅极材料。举例来说，见图4-图6。
在2604，在这对逻辑栅极堆叠和这对装置栅极堆叠上方形成蚀刻停止层，且牺牲层环绕蚀刻停止层。举例来说，见图7-图10。
在2606，接着从这对逻辑栅极堆叠上方移除蚀刻停止层，以形成在这对逻辑栅极堆叠上方的多个开口。举例来说，见图11。
在2608，以第二虚设栅极材料填充在这对逻辑栅极堆叠上方的这些开口，并且平坦化。举例来说，见图12。
在2610，移除这对逻辑栅极堆叠的第一逻辑堆叠的第一虚设栅极材料和第二虚设栅极材料，并且以n型栅极材料取代。举例来说，见图13-图16。
在2612，移除这对逻辑栅极堆叠的第二逻辑栅极堆叠的第一虚设栅极材料和第二虚设栅极材料，并且以p型栅极材料取代。举例来说，见图17-图19。
在2614，在这对逻辑栅极堆叠和这对装置栅极堆叠的栅极堆叠的任一侧上形成侧壁间隔物。举例来说，见图20。
在2616，在这对逻辑栅极堆叠和这对装置栅极堆叠的栅极堆叠之间的半导体基底中形成源极/漏极区。举例来说，见图21。
在2618，在这对逻辑栅极堆叠上方沉积氧化物层，并且移除在这对装置栅极堆叠上方的蚀刻停止层。举例来说，见图22。
在2620，在这对逻辑栅极堆叠和这对装置栅极堆叠的栅极堆叠上方形成金属层。举例来说，见图23。
在2622，对金属层进行适当的处理，以在装置栅极堆叠的栅极堆叠上方形成金属硅化物层。举例来说，见图24。有利地，功函数调整层允许调整硅化物层的金属功函数，产生可调整的装置。
虽然图26的流程图2600于此说明或描述成一系列的动作或事件，但应理解的是，这些动作或事件的说明用顺序不应被解释成用于限制。举例来说，一些动作可能以不同的顺序发生和/或与于此说明和/或描述的那些动作或事件以外的其他动作或事件同时发生。此外，对于实施于此所述的一或多个面向或实施例，并非所有说明用动作都可能需要，并且于此所述的一或多个动作可以在一或多个分开的动作和/或阶段中执行。
鉴于上述情况，本案的一些实施例提供一种使用高介电常数金属栅极(HKMG)技术制造多电压装置的方法。此方法包含在半导体基底的逻辑区中形成一对逻辑栅极堆叠，且在半导体基底的多电压装置区中形成一对装置栅极堆叠。这对逻辑栅极堆叠和这对装置栅极堆叠包含第一虚设栅极材料。这对装置栅极堆叠也包含功函数调整层。此方法还包含在这对逻辑栅极堆叠上方沉积第二虚设栅极材料。以n型逻辑栅极材料从这对逻辑栅极堆叠的第一逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料。以p型逻辑栅极材料从这对逻辑栅极堆叠的第二逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料。此方法也包含在这对逻辑栅极堆叠上方沉积氧化物层。在逻辑区和多电压装置区上方沉积金属层。此外，此方法包含处理金属层，以在这对装置栅极堆叠的第一装置栅极堆叠和第二装置栅极堆叠中形成金属硅化物层。第一虚设栅极材料和第二虚设栅极材料系由多晶硅形成。金属硅化物层的厚度小于
Figure BDA0001647749390000161
金属层的处理包含执行第一快速热退火。金属层的处理还包含执行第二快速热退火，以从第一装置栅极堆叠或第二装置栅极堆叠消耗剩余的第一虚设栅极材料。金属层系由镍形成，且金属硅化物层系由硅化镍形成。功函数调整层系配置成调整金属硅化物层的功函数。功函数调整层的功函数约4.5电子伏特(eV)。此处理使得这对装置栅极堆叠成为形成装置的多个完全硅化的栅极。
此外，本案的其他实施例提供具有多电压装置的集成电路。此集成电路包含半导体基底。此集成电路也包含位于半导体基底上的装置。此装置包含在半导体基底中的一对源极/漏极区。此装置还包含第一完全硅化的栅极和第二完全硅化的栅极。第一完全硅化的栅极和第二完全硅化的栅极系通过功函数调整层从半导体基底垂直地分开。此集成电路也包含位于半导体基底上的逻辑装置，横向地从装置隔开。此逻辑装置包含逻辑栅极。第一完全硅化的栅极和第二完全硅化的栅极具有厚度小于
Figure BDA0001647749390000162
的一金属硅化物层。金属硅化物层系由硅化镍形成。功函数调整层系配置成调整金属硅化物层的功函数。功函数调整层的最低表面接触阻挡层的最高表面，且其中逻辑栅极的最低表面接触阻挡层的最高表面。逻辑栅极系高介电常数金属栅极(HKMG)堆叠，包含高介电常数介电层和在高介电常数介电层上方的栅极金属材料。功函数调整层的功函数约4.5电子伏特(eV)。
另外，本案的其他实施例提供一种使用高介电常数金属栅极(HKMG)技术制造装置的方法。此方法包含在半导体基底的逻辑区上形成一对逻辑栅极堆叠，并且在半导体基底的多电压装置区上形成一对装置栅极堆叠。这对逻辑栅极堆叠和这对装置栅极堆叠包含第一虚设栅极材料。这对装置栅极堆叠包含功函数调整层。在这对逻辑栅极堆叠和这对装置栅极堆叠上方形成蚀刻停止层和牺牲层。然后从这对逻辑栅极堆叠上方移除蚀刻停止层，并且在这对逻辑栅极堆叠上方形成多个开口。此方法还包含在这对逻辑栅极堆叠上方的牺牲层中的这些开口中沉积第二虚设栅极材料。以n型逻极栅极材料从这对逻辑栅极堆叠的第一逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料，产生第一高介电常数金属栅极(HKMG)堆叠，此第一高介电常数金属栅极堆叠包含第一高介电常数介电层和在第一高介电常数介电层上方的第一栅极金属材料。同样地，以p型逻极栅极材料从这对逻辑栅极堆叠的第二逻辑栅极堆叠上方置换第一虚设栅极材料和第二虚设栅极材料，产生第二高介电常数金属栅极(HKMG)堆叠，此第二高介电常数金属栅极堆叠包含第二高介电常数介电层和在第二高介电常数介电层上方的第二栅极金属材料。在这对逻辑栅极堆叠和这对装置栅极堆叠的这些栅极堆叠的任一侧上形成多个侧壁间隔物。然后在这对逻辑栅极堆叠和这对装置栅极堆叠的这些栅极堆叠之间的半导体基底中形成多个源极和漏极区。此方法也包含在这对逻辑栅极堆叠上方沉积氧化物层。在逻辑区和多电压装置区上方沉积金属层。此外，此方法也包含处理金属层，以在这对装置栅极堆叠的第一装置栅极堆叠和第二多电压装置栅极堆叠中形成金属硅化物层。金属层的处理包含：执行第一快速热退火，以使得金属层与第一虚设栅极材料反应，以产生金属硅化物层；以及执行第二快速热退火，以从第一装置栅极堆叠和第二装置栅极堆叠消耗任何剩余的第一金属栅极材料。金属层系由镍形成，且金属硅化物层系由硅化镍形成。功函数调整层系配置成调整金属硅化物层的功函数。
以上概述数个实施例的部件，使得本领域技术人员可以更加理解本公开实施例的面向。本领域技术人员应该理解，他们能以本公开实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的和/或优势。本领域技术人员也应该理解到，此类等效的结构并未悖离本公开的构思与范围，且他们能在不违背本公开的构思和范围下，做各式各样的改变、取代和替换。

Claims (19)

1.一种集成电路的制造方法，包括：
在一半导体基底的一逻辑区中形成一对逻辑栅极堆叠，且在该半导体基底的一多电压装置区中形成一对装置栅极堆叠，其中该对逻辑栅极堆叠和该对装置栅极堆叠包含一第一虚设栅极材料，且其中该对装置栅极堆叠包含一功函数调整层；
在该对逻辑栅极堆叠上方沉积一第二虚设栅极材料；
以一n型栅极材料从该对逻辑栅极堆叠的一第一逻辑栅极堆叠上方置换该第一虚设栅极材料和该第二虚设栅极材料；
以一p型栅极材料从该对逻辑栅极堆叠的一第二逻辑栅极堆叠上方置换该第一虚设栅极材料和该第二虚设栅极材料；
在该对逻辑栅极堆叠上方沉积一氧化物层；
在该逻辑区和该多电压装置区上方沉积一金属层；
处理该金属层，以在该对装置栅极堆叠的一第一装置栅极堆叠和一第二装置栅极堆叠中形成一金属硅化物层；以及
在该半导体基底的该多电压装置区中形成一虚设晶体管结构，其中该虚设晶体管结构包括一虚设介电层，该虚设介电层上不设置栅极。
2.如权利要求1所述的集成电路的制造方法，其中该第一虚设栅极材料和该第二虚设栅极材料系由多晶硅形成。
3.如权利要求1所述的集成电路的制造方法，其中该金属硅化物层的厚度小于
Figure FDA0002887018440000011
4.如权利要求1所述的集成电路的制造方法，其中该金属层的处理包含执行一第一快速热退火。
5.如权利要求1所述的集成电路的制造方法，其中该金属层由镍形成，且该金属硅化物层由硅化镍形成。
6.如权利要求1所述的集成电路的制造方法，其中该功函数调整层配置以调整该金属硅化物层的功函数。
7.如权利要求1所述的集成电路的制造方法，其中该功函数调整层的功函数为4.5电子伏特。
8.如权利要求1所述的集成电路的制造方法，其中该处理使得该对装置栅极堆叠成为形成一装置的复数个完全硅化的栅极。
9.一种集成电路，包括：
一半导体基底；
一装置，位于该半导体基底上，其中该装置包括在该半导体基底中的一对源极/漏极区，且还包括一第一完全硅化的栅极和一第二完全硅化的栅极，其中该第一完全硅化的栅极和该第二完全硅化的栅极系通过一功函数调整层从该半导体基底垂直地分开；
一逻辑装置，位于该半导体基底上，横向地从该装置隔开，其中该逻辑装置包括一逻辑栅极；以及
一虚设晶体管结构，位于该半导体基底上，包括一虚设介电层，其中该虚设介电层上不设置栅极。
10.如权利要求9所述的集成电路，其中该第一完全硅化的栅极和该第二完全硅化的栅极具有厚度小于
Figure FDA0002887018440000021
的一金属硅化物层。
11.如权利要求10所述的集成电路，其中该金属硅化物层由硅化镍形成。
12.如权利要求10所述的集成电路，其中该功函数调整层配置成调整该金属硅化物层的功函数。
13.如权利要求9所述的集成电路，其中该功函数调整层的一最低表面接触一阻挡层的一最高表面，且其中该逻辑栅极的逻辑栅极材料的一最低表面接触该阻挡层的该最高表面。
14.如权利要求9所述的集成电路，其中该逻辑栅极系一高介电常数金属栅极堆叠，包括一高介电常数介电层和在该高介电常数介电层上方的一栅极金属材料。
15.如权利要求9所述的集成电路，其中该功函数调整层的功函数为4.5电子伏特(eV)。
16.一种集成电路的制造方法，包括：
在一半导体基底的一逻辑区上形成一对逻辑栅极堆叠，且在该半导体基底的一多电压装置区上形成一对装置栅极堆叠，其中该对逻辑栅极堆叠和该对装置栅极堆叠包含一第一虚设栅极材料，且其中该对装置栅极堆叠包含一功函数调整层；
在该对逻辑栅极堆叠和该对装置栅极堆叠上方形成一蚀刻停止层和一牺牲层；
从该对逻辑栅极堆叠上方移除该蚀刻停止层，且在该对逻辑栅极堆叠上方形成多个开口；
在该对逻辑栅极堆叠上方的该牺牲层中的所述多个开口中沉积一第二虚设栅极材料；
以一n型栅极材料从该对逻辑栅极堆叠的一第一逻辑栅极堆叠上方置换该第一虚设栅极材料和该第二虚设栅极材料，产生一第一高介电常数金属栅极堆叠，该第一高介电常数金属栅极堆叠包括一第一高介电常数介电层和在该第一高介电常数介电层上方的一第一栅极金属材料；
以一p型栅极材料从该对逻辑栅极堆叠的一第二逻辑栅极堆叠上方置换该第一虚设栅极材料和该第二虚设栅极材料，产生一第二高介电常数金属栅极堆叠，该第二高介电常数金属栅极堆叠包括一第二高介电常数介电层和在该第二高介电常数介电层上方的一第二栅极金属材料；
在该对逻辑栅极堆叠和该对装置栅极堆叠的多个栅极堆叠的任一侧上形成一个侧壁间隔物；
在该对逻辑栅极堆叠和该对装置栅极堆叠的所述多个栅极堆叠之间的该半导体基底中形成多个源极和漏极区；
在该对逻辑栅极堆叠上方沉积一氧化物层；
在该逻辑区和该多电压装置区上方沉积一金属层；
处理该金属层，以在该对装置栅极堆叠的一第一装置栅极堆叠和一第二装置栅极堆叠中形成一金属硅化物层；以及
在该半导体基底的该多电压装置区中形成一虚设晶体管结构，其中该虚设晶体管结构包括一虚设介电层，该虚设介电层上不设置栅极。
17.如权利要求16所述的集成电路的制造方法，其中该金属层的处理包含：
执行一快速热退火，以使得该金属层与该第一虚设栅极材料反应，以产生该金属硅化物层。
18.如权利要求16所述的集成电路的制造方法，其中该金属层由镍形成，且该金属硅化物层由硅化镍形成。
19.如权利要求16所述的集成电路的制造方法，其中该功函数调整层系配置成调整该金属硅化物层的功函数。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289578B2 (en) 2019-04-30 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching to increase threshold voltage spread

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101714522A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 制造半导体元件的方法与半导体元件
US8735269B1 (en) * 2013-01-15 2014-05-27 United Microelectronics Corp. Method for forming semiconductor structure having TiN layer

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7145208B2 (en) * 2004-06-25 2006-12-05 United Microelectronics Corp. MOS transistor having a work-function-dominating layer
JP2008060538A (ja) * 2006-07-31 2008-03-13 Toshiba Corp 半導体装置およびその製造方法
JP2009059882A (ja) * 2007-08-31 2009-03-19 Nec Electronics Corp 半導体装置
US8691638B2 (en) * 2010-12-10 2014-04-08 Globalfoundries Singapore Pte. Ltd. High-K metal gate device
US20120261770A1 (en) * 2011-04-14 2012-10-18 Kun-Hsien Lin Metal gate structure
US9218976B2 (en) * 2013-08-13 2015-12-22 Globalfoundries Inc. Fully silicided gate formed according to the gate-first HKMG approach
US9202817B2 (en) * 2014-01-22 2015-12-01 Taiwan Semiconductorr Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US9349741B2 (en) * 2014-07-14 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US9793286B2 (en) * 2015-12-30 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
US20170200729A1 (en) * 2016-01-12 2017-07-13 United Microelectronics Corp. Integrated circuit and process thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101714522A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 制造半导体元件的方法与半导体元件
US8735269B1 (en) * 2013-01-15 2014-05-27 United Microelectronics Corp. Method for forming semiconductor structure having TiN layer

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