TWI685917B - 具有整合之電熔絲的半導體裝置及其製造方法 - Google Patents

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Abstract

本發明關於一種半導體裝置，包括位於互連結構上方並橫向偏離該互連結構的金屬薄膜例如eFUSE或精密電阻器。第一介電層設於該互連結構上方以及可選地於該金屬薄膜下方，並用以在圖案化該金屬薄膜期間防止蝕刻該互連結構。穿過設於該金屬薄膜上方及該互連上方的第二介電層建立至該金屬薄膜及該互連的接觸。

Description

具有整合之電熔絲的半導體裝置及其製造方法
本申請通常關於半導體裝置，尤其關於具有電子可程式化熔絲(electronically programmable fuse；eFUSE)的半導體裝置及其製造方法。
電子可程式化熔絲(eFUSE)在積體電路(integrated circuit；IC)中被用作被動裝置以針對不同的功能的程式化電路。為降低製造成本，晶片上的電晶體及其它元件可與其它電晶體。記憶體(memory)陣列及類似物(包括用於程式化的連結元件)初始連接。在完成標準化半導體晶片以後，利用輸入資料可客製化該晶片(也就是，程式化)。
使用eFUSE程式化通常包括使大電流通過該eFUSE，以斷開該eFUSE結構，從而導致永久電性開路。eFUSE也可經配置以電性修復IC產品內的故障。eFUSE使用電遷移來形成開路以及修復。
在程式化期間，對於給定的施加電壓，如果eFUSE電阻(R)太高，電流可能不足以熔斷熔絲且裝置功能不會如期望那樣實現。因此，期望至原始製造的eFUSE的電性連接穩健，以允許高效且有效地程式化積體電路。
在許多裝置架構中，同時形成至eFUSE及其它IC元件的電性連接。幾何效應、蝕刻選擇性以及其它因素為成功整合之eFUSE架構與其它IC架構帶來挑戰。例如，在同時蝕刻eFUSE接觸與電晶體溝槽矽化物接觸期間，已觀察到eFUSE金屬薄膜的過蝕刻(或刨削(gouging))。
需要改進的結構及方法以在IC製造流程中整合之eFUSE及其它金屬薄膜架構。依據本申請的實施例，一種半導體裝置包括：互連結構，設於該互連結構的暴露表面上方的第一介電層，可選地設於該第一介電層上方並橫向偏離該互連結構的圖案化金屬薄膜，以及設於該圖案化金屬薄膜上方以及於橫向偏離該圖案化金屬薄膜的該第二介電層的暴露表面上方(也就是，該互連結構上方)的第二介電層。
一種形成半導體裝置的方法包括：在互連結構的暴露表面上方形成第一介電層，橫向偏離該互連結構形成圖案化金屬薄膜，以及在該圖案化金屬薄膜上方及該互連結構上方(也就是，直接在該第一介電層的一部分上方)形成第二介電層，以使位於該圖案化金屬薄膜上方的該第二介電層的厚度及蝕刻速率與位於該互連結構上方的該第一介電層及該第二介電層的組合厚度及組合蝕刻速率相差小於25%。
蝕刻第一過孔開口穿過該第二介電層，以暴 露該圖案化金屬薄膜的頂部表面，以及蝕刻第二過孔開口穿過該第二介電層，以暴露該互連結構的頂部表面。在該第一過孔開口內形成與該圖案化金屬薄膜電性接觸的第一接觸，以及在該第二過孔開口內形成與該互連結構電性接觸的第二接觸。在蝕刻期間，位於該互連結構上方的該第二介電層及該第一介電層的平均蝕刻速率是位於該圖案化金屬薄膜上方的該第二介電層的平均蝕刻速率的25%以內。
一種半導體裝置包括：設於互連結構的暴露表面上方的第一介電層，橫向偏離該互連結構的圖案化金屬薄膜，以及設於該圖案化金屬薄膜上方以及於橫向偏離該圖案化金屬薄膜的該第一介電層的暴露表面上方的第二介電層。第一接觸延伸穿過該第二介電層並與該圖案化金屬薄膜電性接觸。第二接觸延伸穿過該第二介電層及該第一介電層並與該互連結構電性接觸，其中，位於該圖案化金屬薄膜上方的該第二介電層的厚度與位於該互連結構上方的該第一介電層及該第二介電層的組合厚度相差小於25%。
12、120‧‧‧層間介電質
20、80、200、800‧‧‧互連結構
32‧‧‧覆蓋層、溝槽矽化物覆蓋層或擴散阻擋物
42、420‧‧‧金屬薄膜
62、620‧‧‧接觸層級介電層
70A、70B‧‧‧開口或過孔開口
320‧‧‧第一覆蓋層、(覆被)覆蓋層或擴散阻擋物
520‧‧‧第二覆蓋層或覆蓋層
530‧‧‧覆蓋層
700A、700B‧‧‧過孔開口
710至780‧‧‧步驟
822‧‧‧阻擋層
824‧‧‧接觸金屬化層
882‧‧‧阻擋層
A‧‧‧箭頭
I‧‧‧第一區域
II‧‧‧第二區域
t0‧‧‧厚度或原始沉積厚度
tcap‧‧‧總厚度
tetch‧‧‧蝕刻後厚度
下面有關本申請的具體實施例的詳細說明與下面的附圖結合閱讀時可被最好地理解，附圖中，類似的附圖標記表示類似的結構，且其中：第1圖顯示包括eFUSE金屬薄膜及溝槽矽化物接觸的比較半導體裝置的一部分的示意剖視圖； 第2圖顯示在接觸形成之前的第1圖的金屬薄膜架構的透射電子顯微鏡(transmission electron microscope；TEM)顯微照片；第3圖顯示第1圖的金屬薄膜刨削(gouging)的TEM顯微照片；第4圖顯示依據各種實施例用以共整合金屬薄膜與設於晶片的不同層級上的互連結構例如溝槽矽化物結構的製造流程圖；第5A圖顯示在溝槽矽化物製程之後的半導體裝置架構的示意剖視圖；第5B圖顯示在第5A圖的結構上方形成溝槽矽化物覆蓋層；第5C圖顯示在該溝槽矽化物覆蓋層上方形成金屬薄膜；第5D圖顯示圖案化金屬薄膜及部分蝕刻的溝槽矽化物覆蓋層；第5E圖顯示在該圖案化金屬薄膜及該溝槽矽化物覆蓋層上方形成另一個覆蓋層；第5F圖顯示在第5E圖的結構上方設置平坦化接觸層級介電層；第5G圖顯示形成穿過該接觸層級介電層及覆蓋層至該半導體裝置的第一區域中的該圖案化金屬薄膜以及至該半導體裝置的第二區域中的該溝槽矽化物互連結構的接觸過孔； 第5H圖顯示在該接觸過孔內形成互連結構；第6圖顯示依據各種實施例包括eFUSE金屬薄膜及溝槽矽化物接觸的半導體裝置的一部分的示意剖視圖；第7圖顯示依據各種實施例在接觸形成之前的第6圖的金屬薄膜架構的TEM顯微照片；以及第8圖是對應第6圖的結構的TEM顯微照片，顯示設於eFUSE金屬薄膜上方的接觸區。
現在將詳細討論有關本申請的發明主題的各種實施例，其中一些實施例被顯示於附圖中。附圖中相同的附圖標記將用以表示相同或類似的部件。
應當瞭解，所揭示的方法及結構可結合各種半導體裝置架構使用，以在積體電路的製造流程中成功納入金屬薄膜結構。示例裝置架構包括但不限於記憶體裝置、電阻器、電容器、二極體、整流器，以及其它半導體裝置，例如晶閘管(thyristor)、金屬-半導體場效電晶體、金屬-氧化物-半導體場效電晶體(metal-oxide-semiconductor field effect transistor；MOSFET)、鰭式場效電晶體(fin field effect transistor；FinFET)、肖特基能障(Schottky barrier)MOSFET以及雙極結型電晶體。另外，儘管在eFUSE金屬薄膜的背景下說明各種實施例，但應當瞭解，可將該金屬薄膜結構配置為其它導電結構，例如精密電阻器。
第1圖顯示比較半導體裝置的一部分的示意 剖視圖。在所示裝置中，互連結構20延伸穿過層間介電質12以與下方裝置結構(未顯示)建立電性接觸。互連結構20可包括任意合適的導電結構例如溝槽矽化物(trench silicide；TS)，如本領域技術人員所已知。
在層間介電質12及互連結構20的暴露部分上方沉積溝槽矽化物覆蓋層32。在這樣的比較架構中，接著在溝槽矽化物覆蓋層32上方沉積金屬薄膜42，並利用光刻及蝕刻技術對其圖案化，以定義eFUSE的形狀。金屬薄膜42的該蝕刻可蝕刻未被金屬薄膜42覆蓋的溝槽矽化物覆蓋層的部分，以使其厚度(tetch)小於直接位於金屬薄膜42下方的溝槽矽化物覆蓋層32的厚度(t0)，如第1圖中所示。
在蝕刻金屬薄膜42以後，在圖案化金屬薄膜42上方以及溝槽矽化物覆蓋層32的暴露部分上方沉積接觸層級介電層62。第2圖中顯示在圖案化金屬薄膜42並沉積接觸層級介電層62以後的示例裝置結構的剖切透射電子顯微鏡(TEM)顯微照片。
請再參照第1圖，在該裝置的第一區域(I)內，在接觸層級介電層62中形成過孔開口70A，以暴露金屬薄膜42。在該裝置的第二區域(II)內，在接觸層級介電層62中及下方覆蓋層32中形成過孔開口70B，以暴露互連結構20。
可使用第一蝕刻化學以在接觸層級介電層62中形成開口70A及70B，同時可通過使用不同於該第一蝕 刻化學的第二蝕刻化學的額外蝕刻自開口70B內移除覆蓋層32，以暴露互連結構20的頂部表面。不過，由於用以蝕刻覆蓋層32的該蝕刻化學對金屬薄膜42通常不具有選擇性，因此用以暴露互連結構20的在該第二區域(II)內的過孔開口70B中的覆蓋層32的蝕刻可在特定程度上不合期望地引起金屬薄膜42的蝕刻，從而引起該第一區域(I)中的過孔開口70A內的金屬薄膜42的刨削。金屬薄膜42在該第一區域(I)中形成為eFUSE的部分。
在定義過孔開口70A、70B以後，在該過孔開口內形成互連結構80(也被稱為擴散接觸(diffusion contact；CA))。第3圖中顯示TEM顯微照片，顯示位於該第一區域(I)內的互連結構80，其延伸穿過接觸層級介電層62並與金屬薄膜42建立接觸。由於用以移除覆蓋層32的該蝕刻製程(執行此製程以確保暴露互連結構20的位於該第二區域中的完全開放的過孔70B)，顯而易見金屬薄膜42具有顯著刨削。因此，該過孔開口蝕刻可能移除該第一區域(I)中的金屬薄膜42的厚度的較大部分，且在一些情況下超過90%。
金屬薄膜42的刨削可顯著減少介面面積(interfacial area)並相應增加互連結構80與金屬薄膜42之間的電阻。尤其，如果完全蝕刻穿過金屬薄膜42，互連結構80的底部表面將接觸覆蓋層32而不是金屬薄膜42，且僅互連結構80的側壁表面會與金屬薄膜42建立電性接觸。
另外，也如第3圖所示，接觸層級介電層 62的材料可沿互連結構80的側壁設於互連結構80與金屬薄膜42之間，從而進一步促進該導電元件之間的電阻增加。箭頭(A)標示設於互連結構80與金屬薄膜42之間的接觸層級介電層62的材料。
本文中揭示一種改進的結構以及相關方法，以依據特定實施例促進金屬薄膜(例如用以形成eFUSE的金屬薄膜)與設於晶片的不同層級上的互連結構(例如，溝槽矽化物結構)的共整合。該架構及相應的製造流程支援金屬薄膜的一部分的光刻、蝕刻以及剝離，以形成例如eFUSE或精密電阻器結構。另外，該改進結構支援穩健的過孔開口製程，由此可形成至該金屬薄膜及相鄰互連結構兩者的頂部表面的接觸過孔，而不刨削該金屬薄膜。
第4圖的流程圖中總結一個示例製程，其包含使用位於該互連結構上方以及可選地設於該金屬薄膜(RM)下方的第一覆蓋層(TS覆蓋層)、以及位於該金屬薄膜上方及該互連結構上方的第二覆蓋層(RM覆蓋層)，而第5A圖至第5H圖中示意顯示該示例製程的各種步驟。
第5A圖中顯示在溝槽矽化物製程(對應第4圖中的步驟710)之後的半導體裝置架構的示意剖視圖，在該製程中，在層間介電質120內設置互連結構200。第5B圖顯示在第5A圖中所示的平坦化結構上方形成第一覆蓋層320(TS覆蓋層)，對應第4圖中的步驟720。在特定實施例中，在層間介電質120及互連結構200的暴露表面上方沉積一覆被(blanket)覆蓋層320。
第一覆蓋層320可包括介電材料，例如氮化矽(Si3N4)或矽碳氮化物(SiCN)。第一覆蓋層320適於抑制金屬原子例如銅的擴散，並且還具有低漏電流。因此，第一覆蓋層320可被用作含金屬結構(例如，線及過孔)與介電層之間的擴散阻擋層，以防止金屬原子擴散至介電材料中。第一覆蓋層320在後續製程步驟期間也可被用作鈍化層或蝕刻停止層且可保護下方的互連結構200。
可使用各種方法來形成第一覆蓋層320，包括電漿增強型化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)(例如，使用SiH4、CH4及NH3作為前驅氣體)或高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDP CVD)(例如，使用SiH4、C2H4及N2作為前驅氣體)。原始沉積的第一覆蓋層320的厚度可在從5至35奈米的範圍內變化，例如5、10、15、20、25、30或35奈米，包括在任意上述值之間的範圍。
在各種實施例中，較佳地，第一覆蓋層320是薄的，例如薄於該比較佈局(第1圖)中所使用的覆蓋層32，但足夠厚，以在後續光刻、蝕刻及剝離鄰近該互連結構(例如，在覆蓋層320的頂部上)所形成的金屬薄膜期間保護下方互連結構200，以及層間介電質120。第一覆蓋層320具有原始沉積厚度(t0)。
接著，如第5C圖中所示，在第一覆蓋層320上方形成金屬薄膜420，對應第4圖中的步驟730。請參照 第5D圖，對應第4圖的步驟740，通過使用光刻及蝕刻技術，圖案化金屬薄膜420，以在該裝置的第一區域(I)內形成例如eFUSE或精密電阻器的幾何結構。在橫向鄰近該第一區域(I)的該裝置的第二區域(II)內，移除金屬薄膜420，以暴露第一覆蓋層320，其可在移除該第二區域(II)內的金屬薄膜420期間被部分移除。
作為用以圖案化金屬薄膜420的該蝕刻的結果，與金屬薄膜420相鄰的第一覆蓋層320的蝕刻後厚度(tetch)可小於原始沉積厚度(t0)。例如，第一覆蓋層320的厚度可降低10至50%，例如10、20、30、40或50%，包括在任意上述值之間的範圍。該厚度降低可取決於金屬薄膜420的初始厚度、該蝕刻的選擇性、第一覆蓋層320的組成及密度，以及用以圖案化金屬薄膜420的總蝕刻時間的其中一種或多種。在任何情況下，互連結構200仍會被第一覆蓋層320的剩餘部分保護。
金屬薄膜420(也被稱為RM)可包括金屬矽化物例如矽化鎢，WSix。金屬薄膜420可具有±5x10-6/℃的電阻熱係數(thermal coefficient of resistance；TCR)變化率。金屬薄膜420的厚度可在從10至40奈米的範圍內變化，例如10、15、20、25、30、35或40奈米，包括在任意上述值之間的範圍，且可由該金屬薄膜的所需電阻以及/或者所需的熔絲熔斷電壓確定。
在蝕刻以圖案化金屬薄膜420期間，期望避免蝕刻互連結構200。在各種實施例中，第一覆蓋層320 保護下方的互連結構200免予暴露於用以移除該金屬薄膜的蝕刻化學。儘管在選擇性蝕刻製程期間第一覆蓋層320可能被部分蝕刻，但第一覆蓋層320適於保護下方互連結構200、以及層間介電質120。
接著，請參照第5E圖，對應第4圖中的步驟750，在蝕刻金屬薄膜420以定義該eFUSE的幾何結構以後，在該第一區域(I)內的圖案化金屬薄膜420上方例如直接在金屬薄膜420上方以及在該第二區域(II)內的第一覆蓋層320上方例如直接在第一覆蓋層320上方形成第二覆蓋層520(RM覆蓋層)。
如此，第二覆蓋層520設於圖案化金屬薄膜420上方以及互連結構200上方，而第一覆蓋層320設於互連結構200上方並可選地設於圖案化金屬薄膜420下方。原始沉積的第二覆蓋層520的厚度可在從5至35奈米的範圍內變化，例如5、10、15、20、25、30或35奈米，包括在任意上述值之間的範圍。
在各種實施例中，位於該第二區域(II)內(也就是，在互連結構200上方)的第二覆蓋層520及第一覆蓋層320的總厚度(tcap)相當於位於該第二區域(II)內(也就是，在第1圖的比較架構中的互連結構20上方)的覆蓋層32的厚度(tcap)。在各種實施例中，位於該第二區域(II)內的第二覆蓋層520及第一覆蓋層320的平均蝕刻速率相當於位於第1圖中的該第二區域(II)內的覆蓋層32的平均蝕刻速率。該互連結構上方的覆蓋層厚度以及/或者該互連結 構上方的層的平均蝕刻速率的此對等允許用於該比較結構的蝕刻製程以最小修改用於該發明結構中。例如，該第二區域(II)內的第二覆蓋層520及第一覆蓋層320的總厚度(tcap)可在從10至70奈米的範圍內變化，例如10、20、30、40、50、60或70奈米，包括在任意上述值之間的範圍。
可以如上關於第一覆蓋層320的形成所述的方式形成第二覆蓋層520。例如，第二覆蓋層520可包括介電材料例如氮化矽(例如，Si3N4)或矽碳氮化物(SiCN)。用以形成第二覆蓋層520的材料可與用以形成第一覆蓋層320的材料相同。依據示例實施例，第二覆蓋層520及第一覆蓋層320分別包括Si3N4或SiCN，其可簡化用以穿過這些層蝕刻過孔開口的製程，如下面進一步說明。
如第5F圖中所示(步驟760)，在第二覆蓋層520上方沉積接觸層級介電層620並平坦化。例如，接觸層級介電層620可包括二氧化矽或氮氧化矽。接觸層級介電層620可利用例如四乙氧基矽烷(tetraethylorthosilicate；TEOS)作為前驅體通過CVD形成且可包括二氧化矽(SiO2)。接觸層級介電層620的厚度可在從50至150奈米的範圍內變化，例如50、100或150奈米，包括在任意上述值之間的範圍。在各種實施例中，用以形成接觸層級介電層620的材料不同於用以形成第一覆蓋層320及第二覆蓋層520的材料，以例如在蝕刻過孔開口期間，接觸層級介電層620以大於第一覆蓋層320及第二覆蓋層520的蝕刻速率的速率蝕刻。例如在接觸圖案化之前，可使用可選的化學機械 拋光(chemical mechanical polishing；CMP)步驟來平坦化接觸層級介電層620。
在步驟770，過孔開口700A經圖案化並蝕刻穿過接觸層級介電層620及第二覆蓋層520，以暴露位於該裝置的該第一區域(I)內的金屬薄膜420，以及過孔開口700B經圖案化並蝕刻穿過接觸層級介電層620、第二覆蓋層520及第一覆蓋層320，以暴露位於該裝置的該第二區域(II)內的互連結構200。如下面進一步詳細說明，該接觸過孔蝕刻可減少金屬薄膜420的刨削，從而過孔開口700A延伸穿過第一區域(I)內的圖案化金屬薄膜420的小於50%的厚度，有時更小(第5G圖)。
與該比較結構相比，在該第一區域(I)中的過孔開口700A的形成以及在該第二區域(II)中的過孔開口700B的形成分別包括蝕刻穿過接觸層級介電層620以及至少第二覆蓋層520。依據特定實施例，在該第一區域及第二區域內的過孔開口700A、700B的形成可同時執行。
過孔開口700A、700B可通過本領域技術人員已知的光刻及蝕刻製程形成。例如，蝕刻遮罩例如光阻層(未顯示)可沉積於接觸層級介電層620的上表面上，曝光於輻射圖案，並接著通過光阻顯影劑顯影。
依據各種實施例，用以形成過孔開口700A、700B的該蝕刻步驟可包括單個蝕刻步驟或多個蝕刻步驟。在多步驟製程中，在該第一區域(I)與該第二區域(II)兩者中的接觸層級介電層620的蝕刻可通過第一蝕刻步驟 執行。例如，該第一蝕刻步驟可包括反應離子蝕刻，且可通過使用合適的蝕刻化學執行，例如氨(NH3)與三氟化氮(NF3)的混合物，或CF4及O2混合H2及N2氣體。在特定的實施例中，可使用包括從1：1摩爾比(molar ratio)至3：1摩爾比的氨與三氟化氮的氣體混合物。
在第一蝕刻步驟中蝕刻穿過接觸層級介電層620以後，通過第二蝕刻步驟可執行該第一區域及第二區域內的第二覆蓋層520的蝕刻以及該第二區域(II)內的第一覆蓋層320的蝕刻。例如，該第二蝕刻步驟可包括使用合適的化學例如基於NF3的蝕刻化學(例如，NF3與O2的混合物或NF3與Ar的混合物)的過孔開口的反應離子蝕刻或感應耦合電漿(inductively coupled plasma；ICP)蝕刻。在各種實施例中，設於該金屬薄膜上方的層的平均蝕刻速率相當於設於該互連結構上方的層的平均蝕刻速率。本文中所使用的“相當(comparable)”值，例如相當的蝕刻速率或相當的厚度相差小於25%，例如0、5、10、15、20或25%，包括在任意上述值之間的範圍。
在各種實施例中，位於金屬薄膜420上方的該第二覆蓋層的組成及/或密度大體等於位於互連結構200上方的第一覆蓋層320的組成及/或密度。通過在互連結構200上方使用擴散阻擋物320(其薄於該比較架構中的擴散阻擋物32)，在各種實施例中，位於該金屬薄膜上方的第二覆蓋層520的厚度相當於位於該互連結構上方的第二覆蓋層520及第一覆蓋層320的總厚度。也就是說，將要被蝕刻以形成開口700A的第二覆蓋層520的厚度相當於將要被蝕刻以形成開口700B的第二覆蓋層520及第一覆蓋層320的組合厚度。
由於位於該裝置的該第一區域(I)內的第二覆蓋層520的平均蝕刻速率(及厚度)相當於位於該裝置的該第二區域(II)內的覆蓋層520、530的平均蝕刻速率(及厚度)，因此有效移除該第二區域內的該覆蓋層並暴露互連結構200的蝕刻製程也有效移除該第一區域內的第二覆蓋層520並暴露金屬薄膜420，而沒有過蝕刻(或者至少沒有顯著過蝕刻)該金屬薄膜，因而最大限度地降低金屬薄膜420(eFUSE)的蝕刻以及伴隨的刨削或穿通。申請人已發現，以上可通過將該第一區域(I)內的第二覆蓋層520與該第二區域(II)內的第一覆蓋層320及第二覆蓋層520之間的蝕刻速率及厚度差限於25%或更小來實現。
相比之下，位於該比較結構的該第一區域(I)內的圖案化金屬薄膜42上方的接觸層級介電層62的厚度遠小於位於該第二區域(II)內的互連結構20上方的接觸層級介電層62及溝槽矽化物覆蓋層31的組合厚度。因此，在該比較架構內的過孔開口的蝕刻通常導致在蝕刻溝槽矽化物覆蓋層32期間過度蝕刻圖案化金屬薄膜42。
第5H圖(步驟780)顯示在各該第一區域(I)及第二區域(II)中的過孔開口700A、700B內的互連結構800的形成。在各種實施例中，互連結構800(也被稱為擴散接觸(CA))包括阻擋層822及接觸金屬化層(contact metallization)824。阻擋層822可包括鉭、鈦鉭氮化物、氮化鈦，或其組合。例如，阻擋層822可包括Ta層及TaN層。接觸金屬化層824可包括鎢。適於接觸金屬化層824的其它金屬包括但不限於銅(Cu)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鈷(Co)、銀(Ag)、鋁(Al)、鉑(Pt)、金(Au)及其合金。
可使用CMP步驟以自接觸層級介電層620的頂部表面上方移除多餘的阻擋層及接觸金屬化層材料，從而在特定的實施例中形成全域平坦化結構。例如，互連結構800的頂部表面可與接觸層級介電層620的頂部表面大體共面。
第6圖示意顯示位於該裝置的第一區域(I)內的圖案化金屬薄膜420以及位於該裝置的第二區域(II)內的部分蝕刻覆蓋層320。第7圖中顯示剖切透射電子顯微鏡(TEM)顯微照片，其中，覆蓋層320在(在第一區域(I)內)金屬薄膜420下方具有原始沉積厚度(t0)，並與第二區域內(II)內橫向鄰近金屬薄膜420具有蝕刻後厚度(tetch，tetch
Figure 106141369-A0202-12-0016-17
t0)。在所示實施例中，覆蓋層320的原始沉積厚度(t0)(也就是，在圖案化金屬薄膜420下方)為約5至10奈米，而在圖案化金屬薄膜420以後，未被該金屬薄膜覆蓋的覆蓋層320的厚度(tetch)為約2.5至5奈米。在各種實施例中，鄰近圖案化金屬薄膜420並設於互連結構200上方的覆蓋層320的蝕刻後厚度足以保護互連結構200。
第8圖顯示延伸穿過接觸層級介電層620及覆蓋層520並與金屬薄膜420建立接觸的位於該裝置的該 第一區域(I)內的互連結構800的TEM顯微照片。沿互連結構800的底部及側壁表面兩者形成至金屬薄膜420的穩健接觸。在第8圖中，該過孔開口蝕刻移除金屬薄膜420的小於20%的厚度。在各種實施例中，該過孔開口蝕刻基本不蝕刻該金屬薄膜。例如，在金屬薄膜420上方的該過孔開口蝕刻(伴隨在互連結構200上方的該過孔開口蝕刻)移除該金屬薄膜的小於50%的厚度，例如小於5、10、20、30、40或50%的厚度，包括在任意上述值之間的範圍，這代表相對該比較結構及方法的顯著改進。
依據各種實施例，在金屬薄膜420的圖案化及蝕刻期間，覆蓋層320(設於互連結構200上方)保護互連結構200。覆蓋層520經配置以抑制金屬原子例如銅的擴散，且可在含金屬結構與相鄰介電層之間充當擴散阻擋層，以防止金屬原子擴散至該介電層中。
測量了製程對該圖案化金屬薄膜的接觸電阻的影響。與比較架構對應的資料包括較厚(20奈米)的覆被SiCN覆蓋層32。金屬薄膜42的過度刨削導致相對基線電阻增加12至25%以及伴隨的eFUSE關鍵尺寸的退化。
依據各種實施例，包括位於金屬薄膜420下方及互連結構200上方的第一覆蓋層320(TS覆蓋層)及位於該金屬薄膜上方的第二覆蓋層(RM覆蓋層)的結構的資料呈現相較該基線，接觸電阻降低8至10%。例如，依據各種實施例，與該改進架構關聯的該接觸電阻相對該比較結構可提升5至20%。
如本文中所揭示，第一覆蓋層320設於互連結構200上方，橫向偏離該金屬薄膜。在金屬薄膜420上方及互連結構200上方設置另一覆蓋層520。在特定實施例中，該金屬薄膜因此被覆蓋層320、520包覆。
互連結構200上方的覆蓋層520、320的接觸蝕刻伴隨金屬薄膜420上方的覆蓋層520的接觸蝕刻。由於該覆蓋層的相當的平均蝕刻速率及厚度，蝕刻該互連結構上方的該覆蓋層並暴露該互連結構的時間相當於蝕刻該金屬薄膜上方的該覆蓋層的時間。因此，與該比較結構(其中，用以暴露該互連結構的蝕刻時間顯著大於用以暴露該金屬薄膜的蝕刻時間，從而導致該金屬薄膜的蝕刻及伴隨的刨削)相比，依據各種實施例用以暴露該互連結構的蝕刻時間相當於用以暴露該金屬薄膜的蝕刻時間。所揭示的製程及相應結構通過提供穩健並可靠的接觸來消除eFUSE程式化的挑戰。
除非上下文中另外明確指出，否則本文中所使用的單數形式“一”、“一個”以及“該”包括複數形式。因此，除非上下文中另外明確指出，否則，例如，提到“介電層”包括具有兩個或更多此類“介電層”的例子。
除非另外明確指出，否則本文中所闡述的任意方法並不意圖被解釋為需要以特定循序執行其步驟。相應地，若方法申請專利範圍沒有實際敘述其步驟將要遵循的順序或者沒有在申請專利範圍或說明中另外具體陳述該些步驟限於特定的順序，則不意圖推定任意特定的順序。 在任意一個申請專利範圍中任意敘述的單個或多個特徵或態樣可與任意其它一個或多個申請專利範圍中的任意其它敘述特徵或態樣組合或交換。
應當理解，當提到一個元件例如層、區或襯底形成於、沉積於或設於另一個元件“上”或“上方”時，它可直接位於該另一個元件上或者也可存在中間元件。相比之下，當提到一個元件“直接位於另一個元件上”或“直接位於另一個元件上方”時，不存在中間元件。
儘管可通過使用連接詞“包括”來揭示特定實施例的各種特徵、元件或步驟，但應當理解，其隱含了包括可通過使用連接詞“由...組成”或“基本由...組成”說明的那些的替代實施例。因此，例如，包括SiCN的覆蓋層的隱含替代實施例包括該覆蓋層基本由SiCN組成的實施例以及該覆蓋層由SiCN組成的實施例。
本領域的技術人員將清楚，可對本發明作各種修改及變更而不背離本發明的精神及範圍。由於包含本發明的精神及實質的所揭示實施例的修改、組合、子組合及變更可發生於本領域的技術人員，因此，本發明應當被解釋為包括所附申請專利範圍及其等同的範圍內的全部。
12‧‧‧層間介電質
20、80‧‧‧互連結構
32‧‧‧覆蓋層、溝槽矽化物覆蓋層或擴散阻擋物
42‧‧‧金屬薄膜
62‧‧‧接觸層級介電層
70A、70B‧‧‧開口或過孔開口
I‧‧‧第一區域
II‧‧‧第二區域
t0‧‧‧厚度或原始沉積厚度
tcap‧‧‧總厚度
tetch‧‧‧蝕刻後厚度

Claims (20)

  1. 一種形成半導體裝置的方法，包括：在互連結構的暴露表面上方形成第一介電層；橫向偏離該互連結構形成圖案化金屬薄膜，其中，該圖案化金屬薄膜形成電子可程式化熔絲(eFUSE)或精密電阻器；在該圖案化金屬薄膜上方以及該互連結構上方的該第一介電層上方形成第二介電層；蝕刻第一過孔開口穿過該第二介電層，以暴露該圖案化金屬薄膜的頂部表面；蝕刻第二過孔開口穿過該第二介電層及該第一介電層，以暴露該互連結構的頂部表面；在該第一過孔開口中形成與該圖案化金屬薄膜電性接觸的第一接觸；以及在該第二過孔開口中形成與該互連結構電性接觸的第二接觸，其中，位於該圖案化金屬薄膜上方的該第二介電層的厚度及蝕刻速率與位於該互連結構上方的該第一介電層及該第二介電層的組合厚度及組合蝕刻速率相差小於25%。
  2. 如申請專利範圍第1項所述的方法，其中，同時蝕刻該第一過孔開口及該第二過孔開口。
  3. 如申請專利範圍第1項所述的方法，其中，該第一介電層包括選自由氮化矽及矽碳氮化物組成的群組的材料，且該第二介電層包括選自由氮化矽及矽碳氮化物組 成的群組的材料。
  4. 如申請專利範圍第1項所述的方法，其中，該第一介電層及該第二介電層分別包括矽碳氮化物。
  5. 如申請專利範圍第1項所述的方法，其中，位於該圖案化金屬薄膜上方的該第二介電層的平均蝕刻速率是位於該互連結構上方的該第二介電層及該第一介電層的平均蝕刻速率的25%以內。
  6. 如申請專利範圍第1項所述的方法，其中，用以暴露該圖案化金屬薄膜的該第二介電層的平均蝕刻時間是用以暴露該互連結構的該第二介電層及該第一介電層的平均蝕刻時間的25%以內。
  7. 如申請專利範圍第1項所述的方法，其中，該圖案化金屬薄膜形成於該第一介電層的一部分上方。
  8. 如申請專利範圍第1項所述的方法，其中，該第二介電層的一部分直接形成於該圖案化金屬薄膜上方。
  9. 如申請專利範圍第1項所述的方法，其中，該第二介電層的一部分直接形成於該第一介電層上方。
  10. 如申請專利範圍第1項所述的方法，其中，蝕刻該第一過孔開口蝕刻該第一過孔開口內的該圖案化金屬薄膜的小於50%的厚度。
  11. 如申請專利範圍第1項所述的方法，進一步包括在蝕刻該第一過孔開口及該第二過孔開口之前，在該第一介電層上方及該第二介電層上方形成接觸層級介電層，其中，該接觸層級介電層包括二氧化矽。
  12. 一種半導體裝置，包括：第一介電層，設於互連結構的暴露表面上方；圖案化金屬薄膜，橫向偏離該互連結構；第二介電層，設於該圖案化金屬薄膜上方以及於橫向偏離該圖案化金屬薄膜的該第一介電層的暴露表面上方；第一接觸，延伸穿過該第二介電層並與該圖案化金屬薄膜電性接觸；以及第二接觸，延伸穿過該第二介電層及該第一介電層並與該互連結構電性接觸，其中，位於該圖案化金屬薄膜上方的該第二介電層的厚度與位於該互連結構上方的該第一介電層及該第二介電層的組合厚度相差小於25%。
  13. 如申請專利範圍第12項所述的半導體裝置，其中，該第一介電層包括選自由氮化矽及矽碳氮化物組成的群組的材料，且該第二介電層包括選自由氮化矽及矽碳氮化物組成的群組的材料。
  14. 如申請專利範圍第12項所述的半導體裝置，其中，該第一介電層及該第二介電層分別包括矽碳氮化物。
  15. 如申請專利範圍第12項所述的半導體裝置，其中，該圖案化金屬薄膜包括矽化鎢。
  16. 如申請專利範圍第12項所述的半導體裝置，其中，該第一接觸的底部表面及側壁表面分別直接接觸該圖案化金屬薄膜。
  17. 如申請專利範圍第12項所述的半導體裝置，其中，該圖案化金屬薄膜設於該第一介電層的一部分上方。
  18. 如申請專利範圍第12項所述的半導體裝置，其中，該第二介電層直接設於該圖案化金屬薄膜上方。
  19. 如申請專利範圍第12項所述的半導體裝置，其中，該圖案化金屬薄膜形成電子可程式化熔絲(eFUSE)或精密電阻器。
  20. 如申請專利範圍第12項所述的半導體裝置，其中，該第一接觸延伸穿過該圖案化金屬薄膜的小於50%的厚度。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120104622A1 (en) * 2010-10-27 2012-05-03 Kim Sunoo Through Level Vias and Methods of Formation Thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020009877A1 (en) * 2000-07-13 2002-01-24 United Microelectronics Corp., Taiwan, R.O.C. Method for forming via holes by using retardation layers to reduce overetching
KR100948078B1 (ko) * 2008-05-21 2010-03-16 주식회사 하이닉스반도체 반도체 장치의 제조방법
US9257325B2 (en) * 2009-09-18 2016-02-09 GlobalFoundries, Inc. Semiconductor structures and methods for forming isolation between Fin structures of FinFET devices
JP5654794B2 (ja) * 2010-07-15 2015-01-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9349635B2 (en) * 2013-02-19 2016-05-24 GlobalFoundries, Inc. Integrated circuits and methods of forming the same with multi-level electrical connection
JP2014232810A (ja) * 2013-05-29 2014-12-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120104622A1 (en) * 2010-10-27 2012-05-03 Kim Sunoo Through Level Vias and Methods of Formation Thereof

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