TWI685875B - 封裝件解析方法 - Google Patents

封裝件解析方法 Download PDF

Info

Publication number
TWI685875B
TWI685875B TW108120613A TW108120613A TWI685875B TW I685875 B TWI685875 B TW I685875B TW 108120613 A TW108120613 A TW 108120613A TW 108120613 A TW108120613 A TW 108120613A TW I685875 B TWI685875 B TW I685875B
Authority
TW
Taiwan
Prior art keywords
package
wafer
push
cut
substrate
Prior art date
Application number
TW108120613A
Other languages
English (en)
Other versions
TW202046373A (zh
Inventor
徐志龍
陳盈錡
Original Assignee
志盈科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 志盈科技有限公司 filed Critical 志盈科技有限公司
Priority to TW108120613A priority Critical patent/TWI685875B/zh
Priority to CN201910712717.1A priority patent/CN111180358A/zh
Application granted granted Critical
Publication of TWI685875B publication Critical patent/TWI685875B/zh
Publication of TW202046373A publication Critical patent/TW202046373A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2898—Sample preparation, e.g. removing encapsulation, etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Sampling And Sample Adjustment (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

一種相關於半導體晶片逆向工程解析的封裝件解析方法，先以濕式製程分解封裝件的一層由聚合材料構成的外覆層體，得到一個包括一塊基板，及一組藉由銲膠附著於該基板的晶片組合的初始解析物，然後於不高於200℃的製程環境下逐步移除初始解析物的銲膠，使晶片組合與基板分離，最後以去離子水清洗晶片組合後，於不高於95℃的環境烘乾；本發明提供一種可以完整移除封裝件最外層由聚合材料構成的外覆層體、且不損及晶片和植線於晶片的銲線的表層結構的解析方法，特別適用於分析植線的金球區域結構，以及量化進行以得到高經濟效益。

Description

封裝件解析方法
本發明是有關於一種適用於製造或處理半導體或固體裝置或部件之方法或設備，特別是指一種關於半導體晶片逆向工程解析的封裝件解析方法。
「IC封裝」是半導體工藝的一部份，主要是將晶圓中的多數顆分別製作有積體電路(integrated circuit)的晶片(die)獨立分離，之後將其個別地以銲膠(glue)連接至導線架(leadframe)，或更廣義地稱為基板(board))上，並植接(bonding)銲線(gold bond wire)以電連接彼此後，用聚合物(compound)包覆，再冲切(triming)、成型(forming)成封裝件(assembly)的程序。
參閱圖1，而為了對封裝件100進行品質檢測、或是錯誤分析，或是重工製程時，則必須依序將封裝件100解封裝成為『包括導線架101、晶片102，及電連接二者的銲線103的初始解析物110』、或『植接有銲線103的晶片102的晶片組合120』等種種各 式型態的待分析物件。
目前，常用的移除包覆的聚合物的方式就是以切割(cutting)配合研磨(grounding)，而，這樣的過程一來會容易使得晶片102受到損傷，二來更無法完整保留銲線103植接於晶片102上的銲墊時的結構。
雖然，各家業者皆有研發出各自的方式進行解封裝的過程，以期可以完整移除包覆的聚合物且同時不損傷銲線103植接於晶片102上的銲墊的結構，然而，已知目前尚未有一種好的方法是可以完全的移除包覆的聚合物而不留下殘留，或是可以完全移除包覆的聚合物而不傷及其他結構，或是可以針對多個封裝件批次量進行而具有經濟規模價值。
因此，本發明的目的，即在提供一種可以完全的移除包覆的聚合物而不傷及其他結構，且可以量化進行而具有高經濟價值的封裝件解析方法。
於是，本發明一種封裝件解析方法，包含一個步驟(a)、一個步驟(b)，及一個步驟(c)。
該步驟(a)是用濕式製程分解封裝件的一層由聚合材料構成的外覆層體，得到一個包括一塊基板，及一組藉由一層銲膠附 著於該基板的晶片組合的初始解析物。
該步驟(b)是於一不高於200℃的製程環境下逐步移除該初始解析物的該層銲膠，使該晶片組合與該基板分離。
該步驟(c)是以去離子水清洗該晶片組合後，於一不高於95℃的環境烘乾該晶片組合。
較佳地，該步驟(b)是將該初始解析物浸置於一保持在130℃-185℃的液體中移除該銲膠，其中，該液體選自下列所構成的組合：硝酸、二氧化氮、四氧化二氮，及此等的組合。
較佳地，該步驟(b)還將該晶片組合浸置於選自下列所構成的組合的液體中使得該晶片組合分開成各自不同的晶片：乙醇胺、異丙醇胺、水性高沸點助溶劑，及此等的組合。
較佳地，該步驟(c)將該晶片組合、該等晶片其中至少一個固定於一組真空吸附治具後再進行烘乾，其中，該真空吸附治具包括一個具有預定真平面的吸附面、多數塊定義於該吸附面上並成陣列排列而用以放置該晶片組合、該等晶片其中至少一個的固定區域，及多數個連通該吸附面的穿孔，該等穿孔個別的佈設於該等固定區域並與一組負壓系統連接，而當該負壓系統被控制於低於大氣壓力狀態時，使放置於該等固定區域的該晶片組合、該等晶片其中至少一個被相對固定於該吸附面。
較佳地，本發明一種封裝件解析方法還包含一個步驟 (d)，該步驟(d)是驅動一組推切組件自該晶片組合的一條銲線的金球區域推切，取得該推切組件推切該金球區域時的相對阻力值。
較佳地，該步驟(d)驅動該推切組件推切該銲線的金球區域時，該推切組件相對該晶片組合的該銲線的一片銲墊的垂直距離是20~600μm，且相對於該片銲墊的平行移動行進量是50~3000μm。
本發明的功效在於：提供一種採用濕式製程完全的移除包覆的聚合物而不傷及其他結構，再配合乾式製程交替實施，而可以完整分析得到的晶片、植線於晶片的銲線的表層結構的解析方法，不但可以分析得到封裝不良的真正原因，也可以針對多個封裝件批次量進行而具有高經濟規模價值。
100‧‧‧封裝件
101‧‧‧導線架
102‧‧‧晶片
103‧‧‧銲線
104‧‧‧聚合物
105‧‧‧銲墊
110‧‧‧初始解析物
120‧‧‧晶片組合
41‧‧‧晶片
411‧‧‧積體電路
412‧‧‧銲墊
42‧‧‧銲線
421‧‧‧金球區域
500‧‧‧負壓系統
51‧‧‧真空吸附治具
511‧‧‧吸附面
21‧‧‧步驟(a)
22‧‧‧步驟(b)
23‧‧‧步驟(c)
24‧‧‧步驟(d)
31‧‧‧初始解析物
311‧‧‧基板
312‧‧‧銲膠
313‧‧‧晶片組合
512‧‧‧固定區域
513‧‧‧穿孔
61‧‧‧推切組件
本發明的其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中：圖1是一示意圖，說明一封裝件解封裝成為二種型態的待分析物件；圖2是一流程圖，說明本發明的一實施例；圖3是一示意圖，說明本發明的該實施例的一步驟(a)得到的一初始解析物； 圖4是一示意圖，說明本發明的該實施例的一步驟(b)得到的一晶片組合；圖5是一示意圖，說明本發明的該實施例的一步驟(c)的一真空吸附治具；及圖6是一示意圖，說明本發明的該實施例的一步驟(d)。
在本發明被詳細描述前，應當注意在以下的說明內容中，類似的元件是以相同的編號來表示。
參閱圖2，本發明一種封裝件解析方法的一實施例，包含一個步驟(a)21、一個步驟(b)22、一個步驟(c)23，及一步驟(d)24，用於解封裝一封裝件，以分析是否因封裝不良所產生的過程探究，及/或再重工讓晶片341得以再生利用。
配合參閱圖3，該步驟(a)21是用濕式製程分解封裝件的一層由聚合材料構成的外覆層體，得到一個包括一塊基板311，及一組藉由一層銲膠312附著於該基板311的晶片組合313的初始解析物31。詳細地說，該步驟(a)21是將封裝件浸置於保持在150℃的溶劑中2分鐘進行溶膠，以25℃的去離子水清洗2分鐘後過濾得到藉由銲膠312附著於基板311上的晶片組合313的初始解析物31。在本實施中所說明基板311的種類包括導線架(Leadframe)。
參閱圖2、圖4，該步驟(b)22是於一不高於200℃的製程環境下逐步移除該初始解析物31的該層銲膠312，使該晶片組合313與該基板311分離，如圖4所示，該晶片組合313包括一塊製作有積體電路411和多數銲墊412的晶片41，及多數個別植接於每一銲墊412的銲線42。更詳細地說，該步驟(b)22是將該初始解析物31浸置於保持在130℃-185℃的溶液中3~6小時以移除該銲膠312，更佳的是170℃、4小時，其中，該溶液是選自下列所構成的組合：硝酸、二氧化氮、四氧化二氮，及此等的組合。
要另外說明的是，在本實施例中以該晶片組合313僅包括一塊晶片41作說明。若晶片組合41包括多數塊彼此疊置連結的晶片41，則該步驟(b)在移除該銲膠312而得到分離的該基板311和該晶片組合313後，還須將該晶片組合313再以去離子水清洗後，將該晶片組合313浸置於另一溶液中以移除晶片41間的黏膠，使得該晶片組合313分開成各自不同的晶片41，此時的溶液是選自下列所構成的組合：乙醇胺、異丙醇胺、水性高沸點助溶劑，及此等的組合。
參閱圖2、圖5，該步驟(c)是再以去離子水清洗該晶片組合313，且於一不高於95℃的環境烘乾該晶片組合313，進而可以視需要進行其他後續研究分析，已得知各式因封裝過程所產生的影響，從而反向對晶片封裝成封裝件的過程作出改善；較佳地是該晶 片組合313固定於一組與產線的負壓系統500連接的真空吸附治具51上後，於85℃烘乾10分鐘，其中，該真空吸附治具51包括一個具有預定真平度的吸附面511、多數塊定義於該吸附面511上並成陣列排列而用以放置該晶片組合313其中至少一個的固定區域512，及多數個連通該吸附面511的穿孔513，該等穿孔513個別的佈設於該等固定區域512並與負壓系統500連接，而當該負壓系統500被控制於低於大氣壓力狀態時，使放置於該等固定區域512的該晶片組合313被相對固定於該吸附面511。
參閱圖2、圖6，該步驟(d)是驅動一組推切組件61自該晶片組合313的一條銲線42的金球區域421推切，取得該推切組件61推切該金球區域421時的相對阻力值；特別地，在推切所有銲線42後，即得到可以再重新利用的晶片41。當該推切組件61位於銲線42的一金球區域421的高度的十二分之十時，平行移動時產生為往上捲之捲切力和往下壓力，此時可讓該推切組件61推切金球時穩定行進時而不讓共金球結構和銲墊412分離，造成晶片41破孔，更佳地，本實施例計算該推切組件61最小行進量應為定義的剪切速率(shear rate)與動力粘度(Viscosity)正相關考量，計算得到順利切割工件並求得較佳的表面粗糙度時，該推切組件61相對該晶片組合313的該銲線42的一片銲墊412的垂直距離H是20~600μm，且相對於該片銲墊412的平行移動行進量L是50~3000μm，由此，可以 改善傳統長行程推切。
綜上所述，本發明提供一種採用濕式製程完全的移除包覆的聚合物而不傷及其他結構，再配合乾式製程交替實施，而可以完整分析得到的晶片、植線於晶片的銲線的表層結構的封裝件解析方法，不但可以分析得到封裝不良的真正原因，也可以針對多個封裝件批次量進行而具有高經濟規模價值，故確實能達成本發明的目的。
惟以上所述者，僅為本發明的實施例而已，當不能以此限定本發明實施的範圍，凡是依本發明申請專利範圍及專利說明書內容所作的簡單的等效變化與修飾，皆仍屬本發明專利涵蓋的範圍內。
21‧‧‧步驟(a)
22‧‧‧步驟(b)
23‧‧‧步驟(c)
24‧‧‧步驟(d)

Claims (6)

  1. 一種封裝件解析方法，包含： (a) 用濕式製程分解封裝件的一層由聚合材料構成的外覆層體，得到一個包括一塊基板，及一組藉由一層銲膠附著於該基板的晶片組合的初始解析物； (b) 於一不高於200℃的製程環境下逐步移除該初始解析物的該層銲膠，使該晶片組合與該基板分離；及 (c) 以去離子水清洗該晶片組合後，於一不高於95℃的環境烘乾該晶片組合。
  2. 如請求項1所述的封裝件解析方法，其中，該步驟(b)是將該初始解析物浸置於一保持在130℃-185℃的液體中移除該銲膠，其中，該液體選自下列所構成的組合：硝酸、二氧化氮、四氧化二氮，及此等的組合。
  3. 如請求項1所述的封裝件解析方法，其中，該步驟(b)還將該晶片組合浸置於選自下列所構成的組合的液體中使得該晶片組合分開成各自不同的晶片：乙醇胺、異丙醇胺、水性高沸點助溶劑，及此等的組合。
  4. 如請求項1或3所述的封裝件解析方法，其中，該步驟(c)將該晶片組合、該等晶片其中至少一個固定於一組真空吸附治具後再進行烘乾，其中，該真空吸附治具包括一個具有預定真平面的吸附面、多數塊定義於該吸附面上並成陣列排列而用以放置該晶片組合、該等晶片其中至少一個的固定區域，及多數個連通該吸附面的穿孔，該等穿孔個別的佈設於該等固定區域並與一組負壓系統連接，而當該負壓系統被控制於低於大氣壓力狀態時，使放置於該等固定區域的該晶片組合、該等晶片其中至少一個被相對固定於該吸附面。
  5. 如請求項1所述的封裝件解析方法，還包含一步驟(d)，驅動一組推切組件自該晶片組合的一條銲線的金球區域推切，取得該推切組件推切該金球區域時的相對阻力值。
  6. 如請求項5所述的封裝件解析方法，該步驟(d)驅動該推切組件推切該銲線的金球區域時，該推切組件相對該晶片組合的該銲線的一片銲墊的垂直距離是20~600μm，且相對於該片銲墊的平行移動行進量是50~3000μm。
TW108120613A 2019-06-14 2019-06-14 封裝件解析方法 TWI685875B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW108120613A TWI685875B (zh) 2019-06-14 2019-06-14 封裝件解析方法
CN201910712717.1A CN111180358A (zh) 2019-06-14 2019-08-02 封装件解析方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108120613A TWI685875B (zh) 2019-06-14 2019-06-14 封裝件解析方法

Publications (2)

Publication Number Publication Date
TWI685875B true TWI685875B (zh) 2020-02-21
TW202046373A TW202046373A (zh) 2020-12-16

Family

ID=70413378

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108120613A TWI685875B (zh) 2019-06-14 2019-06-14 封裝件解析方法

Country Status (2)

Country Link
CN (1) CN111180358A (zh)
TW (1) TWI685875B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200818342A (en) * 2006-10-05 2008-04-16 United Microelectronics Corp Method for decapsulating package
CN102386005A (zh) * 2010-08-31 2012-03-21 刘平 一种新型开关
TW201246406A (en) * 2011-05-12 2012-11-16 Nanya Technology Corp Method for processing circuit in package
CN104658879A (zh) * 2013-11-22 2015-05-27 中芯国际集成电路制造(上海)有限公司 芯片封装体的开封方法
CN105428499A (zh) * 2015-11-20 2016-03-23 聚灿光电科技股份有限公司 一种led封装结构的开封方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000021912A (ja) * 1998-06-30 2000-01-21 Seiko Epson Corp 半導体パッケージの樹脂開封方法
CN1428823A (zh) * 2001-12-26 2003-07-09 旺宏电子股份有限公司 去除焊垫窗口蚀刻后残留聚合物的方法
US20030124831A1 (en) * 2001-12-27 2003-07-03 Chung-Liang Hsiao Method of forming a bump
CN1288728C (zh) * 2002-08-26 2006-12-06 联华电子股份有限公司 晶片的封装方法
TW200416920A (en) * 2003-02-20 2004-09-01 Kingpak Tech Inc Disassembling method of stacked-chip package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200818342A (en) * 2006-10-05 2008-04-16 United Microelectronics Corp Method for decapsulating package
CN102386005A (zh) * 2010-08-31 2012-03-21 刘平 一种新型开关
TW201246406A (en) * 2011-05-12 2012-11-16 Nanya Technology Corp Method for processing circuit in package
CN104658879A (zh) * 2013-11-22 2015-05-27 中芯国际集成电路制造(上海)有限公司 芯片封装体的开封方法
CN105428499A (zh) * 2015-11-20 2016-03-23 聚灿光电科技股份有限公司 一种led封装结构的开封方法

Also Published As

Publication number Publication date
TW202046373A (zh) 2020-12-16
CN111180358A (zh) 2020-05-19

Similar Documents

Publication Publication Date Title
KR102391159B1 (ko) 다이 처리
TWI505432B (zh) 三維積體電路封裝體及其製造方法
US20070275543A1 (en) Manufacturing method of a semiconductor device
JP2003234359A (ja) 半導体装置の製造方法
US20170005030A1 (en) Flat No-Leads Package With Improved Contact Pins
US8642390B2 (en) Tape residue-free bump area after wafer back grinding
TW201626473A (zh) 具有改良接觸引腳之平坦無引腳封裝
TW201714273A (zh) 製造堆疊封裝式半導體封裝的方法
US7985626B2 (en) Manufacturing tool for wafer level package and method of placing dies
TWI475606B (zh) 非均勻真空分佈晶粒附著尖端
TWI685875B (zh) 封裝件解析方法
KR101622453B1 (ko) 반도체 디바이스 및 그 제조 방법
JP2011181936A (ja) 半導体装置の製造方法
JP4057875B2 (ja) 半導体装置の製造方法
JP5507725B2 (ja) 半導体装置の製造方法
JP4769839B2 (ja) 半導体装置の製造方法
JP2002124527A (ja) チップ状電子部品の製造方法、及びその製造に用いる疑似ウェーハの製造方法
KR100681399B1 (ko) 반도체 패키지 리드 접합 기구의 세정 장치
KR102300626B1 (ko) 웨이퍼의 볼 단자 검사 장치
JP2005158944A (ja) 半導体装置の製造方法
JP2008060209A (ja) 半導体装置の製造方法
KR100355744B1 (ko) 반도체 패키지 구조
JP2017163059A (ja) 電極接合方法
KR20060005784A (ko) 반도체 패키지의 개별화 방법
JP2009290186A (ja) 半導体素子の製作方法