TWI670641B - 資料讀取方法及其記憶體儲存裝置 - Google Patents

Abstract

本發明提供一種用於記憶體儲存裝置的資料讀取方法。資料讀取方法包含：自主機系統接收第一讀取指令以讀取第一資料，計算第一資料的錯誤位元數，以及對第一資料進行更正。若錯誤位元數不大於預定數目，則完成對第一資料的更正，且在預先定義的時序上，回傳所更正的第一資料。若錯誤位元數大於預定數目，則完成對第一資料的更正，且在預先定義的時序之後，回傳所更正的第一資料。另外，本發明亦提供使用此資料讀取方法的記憶體儲存裝置。

Description

資料讀取方法及其記憶體儲存裝置

本發明是關於一種記憶體儲存裝置，特別是關於一種資料讀取方法以及一種使用此資料讀取方法的記憶體儲存裝置。

一般而言，待寫入可複寫式非揮發性記憶體（rewritable non-volatile memory，NVM）的資料可根據錯誤更正碼（Error Correcting Code，ECC）來進行編碼。自可複寫式非揮發性記憶體讀取的資料亦可藉由對應的解碼程序來加以處理。為改良可靠性，在非揮發性記憶體的技術中廣泛使用多位元錯誤更正碼機制。然而，在多位元錯誤更正碼機制下，與僅一位元的更正相比，更正多位元會產生更多的延遲與耗費更多電力。

幸運的是，現行可複寫式非揮發性記憶體中，同一筆讀取資料中很少出現多位元的錯誤。由於上述理由，儘管少數情況需要，每次都進行完整錯誤更正碼計算實屬不智又浪費。因此，對於本技術領域具通常知識者而言，如何提升在多位元錯誤更正碼機制下讀取資料的效率是一門重要的課題。

因此，本發明提供一種資料讀取方法以及一種使用此資料讀取方法的記憶體儲存裝置。藉由採取此資料讀取方法，可減少平均讀取時間，因而可提升系統效率。

本發明的一例示性實施例提供一種用於記憶體儲存裝置的資料讀取方法。資料讀取方法包含：自主機系統接收第一讀取指令以讀取第一資料；計算第一資料的錯誤位元數；以及對第一資料進行更正。若錯誤位元數不大於預定數目，則完成對第一資料的更正，且在預先定義的時序上，回傳所更正的第一資料。若錯誤位元數大於預定數目，則完成對第一資料的更正，且在預先定義的時序之後，回傳所更正的第一資料。

本發明的另一例示性實施例提供一種記憶體儲存裝置。記憶體儲存裝置包含主機介面、記憶體陣列以及記憶體控制器。主機介面用以耦接至主機系統。記憶體控制器耦接至主機介面與記憶體陣列。記憶體控制器自主機系統接收第一讀取指令以讀取第一資料，計算第一資料的錯誤位元數，以及對第一資料進行更正。若錯誤位元數不大於預定數目，記憶體控制器完成對第一資料的更正，且在預先定義的時序上，將所更正的第一資料回傳至主機系統。若錯誤位元數大於預定數目，記憶體控制器完成對第一資料的更正，且在預先定義的時序後，將所更正的第一資料回傳至主機系統。

基於上述，藉由採取本發明所提供的資料讀取方法以及記憶體儲存裝置，若所讀取資料的錯誤位元數不大於預定數目，所讀取的資料可被更正且在指定時序上回傳。另一方面，若所讀取資料的錯誤位元數大於預定數目，所讀取的資料可被更正且在後續的時序上回傳。因此，可減少平均讀取時間，因而提升系統效率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

將仔細參考本發明的較佳實施例，在所附圖式中說明實施例之實例。在所有圖式以及文字說明中，相同或類似的元件都使用相同的參考編號指出。

圖1為根據本發明一實施例說明記憶體儲存裝置的方塊圖。參見圖1，記憶體儲存裝置100包含主機介面110、記憶體陣列130以及記憶體控制器150。記憶體控制器150耦接至主機介面110與記憶體陣列130。在本實施例中，記憶體儲存裝置100為非揮發性記憶體，用於儲存資料以及供主機系統存取。

主機介面110耦接至記憶體控制器150，且經配置以耦接至主機系統。在本實施例中，主機介面110耦接至主機系統，用於在主機系統與記憶體控制器150之間建立通信。在本實施例中，主機介面110與通用快閃記憶體介面（Common Flash Memory Interface，CFI）標準相容，但本發明並不限於此。在其他實施例中，主機介面110可相容於序列先進附接（Serial Advanced Technology Attachment，SATA）標準、高速周邊零件連接（Peripheral Component Interconnect Express，PCI-E）介面標準、通用序列匯流排（Universal Serial Bus，USB）標準、整合式電子驅動（Integrated Device Electronics，IDE）介面標準或其他合適的標準。

記憶體陣列130耦接至記憶體控制器150，且包含多個記憶胞。在本實施例中，記憶體陣列130經配置以儲存資料且由主機系統讀寫。

記憶體控制器150耦接至主機介面110與記憶體陣列130。在本實施例中，記憶體控制器150自主機系統接收第一讀取指令，以讀取第一資料。記憶體控制器150可進行本發明中介紹的資料讀取方法，以正確且有效地讀取第一資料。應注意的是，記憶體控制器150可以硬體或韌體的形式實施，且可負責管理記憶體儲存裝置100的整體運作。

圖2為根據本發明一實施例說明資料讀取方法的流程圖。資料讀取方法可藉由圖1實施例的記憶體儲存裝置100進行。因此，可藉由參考本實施例中前述記憶體儲存裝置100來說明資料讀取方法。

在本實施例中，記憶體儲存裝置100採用多位元錯誤更正碼機制。舉例而言，當主機系統發出讀取指令至記憶體控制器150時，記憶體控制器150可根據讀取指令而自記憶體陣列130提取資料。為了正確回傳所讀取的資料，記憶體控制器150可先偵測與更正所讀取的資料的錯誤位元。在本實施例中，記憶體控制器150可偵測且更正最多三個錯誤位元，但本發明不限於此。

參照圖2，在步驟S210中，記憶體控制器150可自主機系統接收第一讀取指令，以讀取第一資料。在本實施例中，記憶體控制器150可經由主機介面110接收第一讀取指令。在接收第一讀取指令之後，記憶體控制器150可根據第一讀取指令，在預先定義的時序上試著將正確的第一資料回傳至主機系統。在本實施例中，預先定義的時序可為預先定義的系統時脈，所述預先定義的系統時脈的系統頻率為第一頻率，且根據所接收的第一讀取指令，記憶體控制器150在第一頻率的預先定義的系統時脈上可試著將正確的第一資料回傳至主機系統，但本發明不限於此。

在步驟S220中，為了回傳正確的第一資料，記憶體控制器150可計算第一資料的錯誤位元數。在本實施例中，根據第一讀取指令，藉由使用第一感測基準，記憶體控制器150可先自記憶體陣列130提取第一資料。第一感測基準可為參考電壓或參考電流。接著，在多位元錯誤更正碼機制下，記憶體控制器150可計算第一資料的錯誤位元數。在本實施例中，記憶體控制器150可在三位元錯誤更正碼機制下僅偵測第一資料的錯誤位元，而不更正錯誤位元，且因此可獲得第一資料的錯誤位元數。

在步驟S230中，記憶體控制器150可傳送錯誤旗標至主機系統。在本實施例中，記憶體控制器150可先產生用以指出第一資料的錯誤位元數的錯誤旗標。此後，記憶體控制器150可經由主機介面110，將所產生的錯誤旗標傳送至主機系統。所產生的錯誤旗標可在預先定義的時序前或預先定義的時序上傳送，本發明不限於此。

在本實施例中，一旦主機系統接收錯誤旗標，便可獲知是否在預先定義的時序上（例如：預先定義的系統時脈）接收自記憶體儲存裝置100所回傳的第一資料。詳細而言，若第一資料的錯誤位元數不大於預定數目，記憶體控制器150將更正第一資料，且在預先定義的時序上，將所更正的第一資料回傳至主機系統(步驟S240)。另一方面，若第一資料的錯誤位元數大於預定數目，則記憶體控制器150將更正第一資料，且在預先定義的時序後，將所更正的第一資料回傳至主機系統(步驟S250)。

上述預定數目可根據用於更正自記憶體儲存裝置100讀取的資料(例如第一資料)的更正成本來設定。簡言之，當更正自記憶體陣列130提取的資料時，更正多個錯誤位元的更正成本（例如：計算延遲、面積以及電力消耗）比僅更正一個錯誤位元高許多。因此，在本實施例中將上述預定數目設定為一。即，若所讀取的第一資料沒有錯誤或僅有一個錯誤位元，在步驟S240中，記憶體控制器150可直接更正第一資料，且在預先定義的時序上（例如：第一頻率的預先定義的系統時脈），將所更正的第一資料回傳至主機系統。如此，可以少許的時間或電力成本完成步驟S240。另一方面，若所讀取的第一資料具有多個錯誤位元，於步驟S250中，這些錯誤位元可能無法在第一頻率的預先定義的系統時脈上被完全地更正，因此，可延後讀取作業，以便在比預先定義的系統時脈長的期間內進行該作業，或藉由使用不同感測基準進行讀取作業，以降低錯誤位元數。亦即，記憶體控制器150在步驟S250中可完成具有多個錯誤位元的第一資料的更正，且在預先定義的時序後回傳所更正的第一資料。以下將敘述步驟S250的各種執行細節，但應理解為不限於此。

在一實施例中，一旦主機系統所接收的錯誤旗標指出第一資料中有多個錯誤位元，主機系統便可降低系統頻率，並發出另一讀取指令（亦即，第二讀取指令）以讀取第一資料。因此，記憶體控制器150接收第二讀取指令之後，可更正第一資料，並可在系統頻率為第二頻率的後續的第一系統時脈下，回傳所更正的第一資料。其中第二頻率低於第一頻率，且後續的第一系統時脈接續於預先定義的系統時脈。

應注意的是，在主機系統接收自記憶體儲存裝置100所回傳的第一資料之後，在一些實施例中主機系統可恢復系統頻率，亦即採用第一頻率。舉例而言，主機系統可接著發出第三讀取指令以讀取另一資料，亦即第二資料。記憶體控制器150可根據前述實施例，接收第三讀取指令並再次進行資料讀取方法。詳細而言，若主機系統維持系統頻率，記憶體控制器150可更正第二資料，並在系統頻率為第一頻率的後續的第二系統時脈上，回傳所更正的第二資料。其中後續的第二系統時脈接續於後續的第一系統時脈。

在另一實施例中，主機系統亦可不降低系統頻率，並發出第二讀取指令以讀取第一資料，一旦記憶體控制器150接收第二讀取指令，記憶體控制器150可更正具有多個錯誤位元的第一資料，並在系統頻率為第一頻率的至少兩個後續的系統時脈上，回傳所更正的第一資料。後續的系統時脈接續於預先定義的系統時脈。如此一來，具有多個錯誤位元的第一資料可在更長的週期內被更正並回傳至主機系統。

在又一實施例中，在不改變系統頻率的情況下(即系統頻率維持為第一頻率)，主機系統可發出第二讀取指令並提供至少一個第一頻率的虛擬時脈，且記憶體控制器150可接收第二讀取指令並更正具有多個錯誤位元的第一資料與回傳所更正的第一資料。換言之，記憶體控制器150可更正第一資料，且在預先定義的系統時脈之後的一個後續的系統時脈與至少一個虛擬時脈上，回傳所更正的第一資料。

因此，與預先定義的系統時脈的週期相比，記憶體控制器150可在更長的週期內，更正且回傳有兩個或多於兩個錯誤位元的第一資料。應注意的是，本發明不限於此。在此技術領域具有通常知識者可對所提供的實施例作適度修改。

此外，在一實施例中，記憶體控制器150可試著減少所讀取的第一資料的錯誤位元數。舉例而言，主機系統可發出另一讀取指令（亦即第二讀取指令）以讀取第一資料而不調整系統頻率。根據第二讀取指令，記憶體控制器150藉由使用第二感測基準，可自記憶體陣列130提取第一資料，其中第二感測基準與第一感測基準不同。舉例而言，若待更正的錯誤位元具有邏輯值「1」，第一感測基準可為第一參考電壓，且第二感測基準可為小於第一參考電壓的第二參考電壓。在替代性實例中，若待更正的錯誤位元具有邏輯值「0」，第一感測基準可為第一參考電壓，且第二感測基準可為大於第一參考電壓的第二參考電壓。藉由使用不同的感測基準，可減少第一資料的錯誤位元數，使得更正第一資料的成本亦可減少。

綜上所述，若所讀取資料的錯誤位元數不大於預定數目，可藉由採取本發明所提供之資料讀取方法以及記憶體儲存裝置，來更正所讀取的資料並在指定時序上回傳資料。另一方面，若所讀取資料的錯誤位元數大於預定數目，則更正所讀取的資料，且在至少一個後續的時序上回傳資料。因此，可減少平均讀取時間，因而改良系統效率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧記憶體儲存裝置

110‧‧‧主機介面

130‧‧‧記憶體陣列

150‧‧‧記憶體控制器

S210、S220、S230、S240、S250‧‧‧方法步驟

所附圖式用以提供對本發明的進一步理解，併入且構成本說明書之一部分。所附圖式說明本發明的實施例，且與文字敘述一同用以解釋本發明的原理。 圖1為根據本發明一實施例說明記憶體儲存裝置的方塊圖。 圖2為根據本發明一實施例說明資料讀取方法的流程圖。

Claims (15)

1. 一種適用於記憶體儲存裝置的記憶體控制器的資料讀取方法，包括：自主機系統接收第一讀取指令，以讀取第一資料；計算所述第一資料的錯誤位元數；比較所述第一資料的所述錯誤位元數與預定數目；若所述錯誤位元數不大於所述預定數目，採用n位元錯誤更正碼機制對所述第一資料進行更正，且在基於第一頻率的預先定義的時脈所提供的期間回傳已更正的所述第一資料至所述主機系統；以及若所述錯誤位元數大於所述預定數目，自所述主機系統接收第二讀取指令以讀取所述第一資料，採用m位元錯誤更正碼機制對所述第一資料進行所述更正，且在所述預先定義的時脈所提供的所述期間之後回傳已更正的所述第一資料至所述主機系統，其中n和m均為整數，且n小於m，其中若所述錯誤位元數大於所述預定數目，則在以下所提供的期間回傳已更正的所述第一資料：基於第二頻率的後續第一系統時脈，其中所述第二頻率低於所述第一頻率，且所述後續第一系統時脈接續於所述預先定義的時脈； 基於所述第一頻率的至少兩個後續第二系統時脈，其中所述後續第二系統時脈接續於所述預先定義的時脈；或者在所述預先定義的時脈之後的所述後續第二系統時脈加上基於所述第一頻率的至少一個虛擬時脈。
2. 如申請專利範圍第1項所述的資料讀取方法，其中所述預先定義的時脈為預先定義的系統時脈。
3. 如申請專利範圍第1項所述的資料讀取方法，其中計算所述第一資料的錯誤位元數之步驟包括：根據所述第一讀取指令，藉由使用第一感測基準提取所述第一資料；以及在多位元錯誤更正碼機制下，計算所述第一資料的錯誤位元數。
4. 如申請專利範圍第1項所述的資料讀取方法，更包括：在所述預先定義的時脈所提供的所述期間之前傳送錯誤旗標至所述主機系統，其中所述錯誤旗標指出所述第一資料的錯誤位元數，其中所述主機系統接收所述錯誤旗標，並根據所接收的所述錯誤旗標，在預先定義的時脈所提供的所述期間之後接收所述第一資料。
5. 如申請專利範圍第1項所述的資料讀取方法，更包括：在所述預先定義的時脈所提供的所述期間傳送錯誤旗標至所述主機系統，其中所述錯誤旗標指出所述第一資料的錯誤位元數，其中所述主機系統接收所述錯誤旗標，並根據所接收的所述錯誤旗標，在所述預先定義的時脈所提供的所述期間之後接收所述第一資料。
6. 一種適用於記憶體儲存裝置的記憶體控制器的資料讀取方法，包括：自主機系統接收第一讀取指令，以讀取第一資料；計算所述第一資料的錯誤位元數，包括：根據所述第一讀取指令，藉由使用第一感測基準提取所述第一資料；以及在多位元錯誤更正碼機制下，計算所述第一資料的所述錯誤位元數；比較所述第一資料的所述錯誤位元數與預定數目；若所述錯誤位元數不大於所述預定數目，採用n位元錯誤更正碼機制對所述第一資料進行更正，且在預先定義的時脈所提供的期間回傳已更正的所述第一資料至所述主機系統；以及 若所述錯誤位元數大於所述預定數目，自所述主機系統接收第二讀取指令以讀取所述第一資料，並採用m位元錯誤更正碼機制對所述第一資料進行所述更正，且在所述預先定義的時脈所提供的所述期間之後回傳已更正的所述第一資料至所述主機系統，其中n和m均為整數，且n小於m，其中，根據所述第二讀取指令，藉由使用第二感測基準提取所述第一資料，其中所述第二感測基準與所述第一感測基準不同。
7. 如申請專利範圍第1項所述的資料讀取方法，其中根據至少一個完成對所述第一資料的更正成本來設定所述預定數目。
8. 一種記憶體儲存裝置，包括：一主機介面，用於耦接至主機系統；一記憶體陣列；以及一記憶體控制器，耦接至所述主機介面與所述記憶體陣列，其中所述記憶體控制器被配置為自所述主機系統接收第一讀取指令以讀取第一資料，計算所述第一資料的錯誤位元數，並且將所述第一資料的所述錯誤位元數與預定數目相比，其中若所述錯誤位元數不大於所述預定數目，所述記憶體控制器採用n位元錯誤更正碼機制對所述第一資料進行更正，且在預先 定義的時脈所提供的期間回傳已更正的所述第一資料至所述主機系統，以及若所述錯誤位元數大於所述預定數目，所述記憶體控制器採用m位元錯誤更正碼機制對所述第一資料進行所述更正，且在所述預先定義的時脈所提供的所述期間後回傳已更正的所述第一資料至所述主機系統，其中n和m均為整數，且n小於m，其中當所述記憶體控制器計算所述第一資料的所述錯誤位元數時，所述記憶體控制器根據所述第一讀取指令，基於第一感測基準自所述記憶體陣列提取所述第一資料，並且在多位元錯誤更正碼機制下，計算所述第一資料的所述錯誤位元數，其中若所述錯誤位元數大於所述預定數目，所述記憶體控制器自所述主機系統接收第二讀取指令以讀取所述第一資料，且進一步根據所述第二讀取指令，基於第二感測基準提取所述第一資料，其中所述第二感測基準與所述第一感測基準不同。
9. 如專利申請範圍第8項所述的記憶體儲存裝置，其中所述預先定義的時脈為預先定義的系統時脈，且所述預先定義的系統時脈的系統頻率為第一頻率。
10. 如專利申請範圍第8項所述的記憶體儲存裝置，其中所述記憶體控制器更產生指出所述第一資料錯誤位元數的錯誤旗標，且在所述預先定義的時脈所提供的所述期間之前，傳送所述 錯誤旗標至所述主機系統，其中所述主機系統接收所述錯誤旗標，且根據所接收的所述錯誤旗標，在預先定義的時脈所提供的所述期間之後接收所述第一資料。
11. 如專利申請範圍第8項所述的記憶體儲存裝置，其中所述記憶體控制器更產生指出所述第一資料錯誤位元數的錯誤旗標，且在所述預先定義的時脈所提供的所述期間，傳送所述錯誤旗標至所述主機系統，其中所述主機系統接收所述錯誤旗標，且根據所接收的所述錯誤旗標，在預先定義的時脈所提供的所述期間之後接收所述第一資料。
12. 如專利申請範圍第9項所述的記憶體儲存裝置，其中若所述錯誤位元數大於所述預定數目，所述記憶體控制器在基於第二頻率的後續的第一系統時脈所提供的期間，回傳已更正的所述第一資料，其中所述第二頻率低於所述第一頻率，且所述後續的第一系統時脈接續於所述預先定義的系統時脈。
13. 如專利申請範圍第9項所述的記憶體儲存裝置，其中若所述錯誤位元數大於所述預定數目，所述記憶體控制器在至少兩個後續的系統時脈所提供的期間，回傳已更正的所述第一資料，其中所述後續的系統時脈接續於所述預先定義的系統時脈。
14. 如專利申請範圍第9項所述的記憶體儲存裝置，其中若所述錯誤位元數大於所述預定數目，所述記憶體控制器在所述預先定義的系統時脈後的一個後續的系統時脈加上基於所述第一頻率的至少一個虛擬時脈所提供的期間，回傳已更正的所述第一資料。
15. 如專利申請範圍第8項所述的記憶體儲存裝置，其中所述預定數目係根據至少一項用於更正自所述記憶體陣列讀取的資料而設定。