CN108469994B - 数据读取方法及其存储器存储装置 - Google Patents

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Abstract

本发明提供一种用于存储器存储装置的数据读取方法。数据读取方法包含：自主机系统接收第一读取指令以读取第一数据，计算第一数据的错误比特数，以及对第一数据进行更正。若错误比特数不大于预定数量，则完成对第一数据的更正，且在预先定义的定时上，回传所更正的第一数据。若错误比特数大于预定数量，则完成对第一数据的更正，且在预先定义的定时之后，回传所更正的第一数据。另外，本发明也提供使用此数据读取方法的存储器存储装置。

Description

数据读取方法及其存储器存储装置
技术领域
本发明涉及一种存储器存储装置，尤其涉及一种数据读取方法以及一种使用此数据读取方法的存储器存储装置。
背景技术
一般而言，待写入可复写式非易失性存储器(rewritable non-volatile memory，NVM)的数据可根据错误更正码(Error Correcting Code，ECC)来进行编码。自可复写式非易失性存储器读取的数据也可通过对应的解码程序来加以处理。为改良可靠性，在非易失性存储器的技术中广泛使用多比特错误更正码机制。然而，在多比特错误更正码机制下，与仅一比特的更正相比，更正多比特会产生更多的延迟与耗费更多电力。
幸运的是，现行可复写式非易失性存储器中，同一笔读取数据中很少出现多比特的错误。由于上述理由，尽管少数情况需要，每次都进行完整错误更正码计算实属不智又浪费。因此，对于本技术领域技术人员而言，如何提升在多比特错误更正码机制下读取数据的效率是一门重要的课题。
发明内容
因此，本发明提供一种数据读取方法以及一种使用此数据读取方法的存储器存储装置。通过采取此数据读取方法，可减少平均读取时间，因而可提升系统效率。
本发明的一例示性实施例提供一种用于存储器存储装置的数据读取方法。数据读取方法包含：自主机系统接收第一读取指令以读取第一数据；计算第一数据的错误比特数；以及对第一数据进行更正。若错误比特数不大于预定数量，则完成对第一数据的更正，且在预先定义的定时上，回传所更正的第一数据。若错误比特数大于预定数量，则完成对第一数据的更正，且在预先定义的定时之后，回传所更正的第一数据。
本发明的另一例示性实施例提供一种存储器存储装置。存储器存储装置包含主机接口、存储器阵列以及存储器控制器。主机接口用以耦接至主机系统。存储器控制器耦接至主机接口与存储器阵列。存储器控制器自主机系统接收第一读取指令以读取第一数据，计算第一数据的错误比特数，以及对第一数据进行更正。若错误比特数不大于预定数量，存储器控制器完成对第一数据的更正，且在预先定义的定时上，将所更正的第一数据回传至主机系统。若错误比特数大于预定数量，存储器控制器完成对第一数据的更正，且在预先定义的定时后，将所更正的第一数据回传至主机系统。
基于上述，通过采取本发明所提供的数据读取方法以及存储器存储装置，若所读取数据的错误比特数不大于预定数量，所读取的数据可被更正且在指定定时上回传。另一方面，若所读取数据的错误比特数大于预定数量，所读取的数据可被更正且在后续的定时上回传。因此，可减少平均读取时间，因而提升系统效率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
附图用以提供对本发明的进一步理解，并入且构成本说明书的一部分。附图说明本发明的实施例，且与文字叙述一同用以解释本发明的原理。
图1为根据本发明一实施例说明存储器存储装置的方块图。
图2为根据本发明一实施例说明数据读取方法的流程图。
附图标记说明
100：存储器存储装置 130：存储器阵列
110：主机接口 150：存储器控制器
S210、S220、S230、S240、S250：方法步骤
具体实施方式
将仔细参考本发明的较佳实施例，在附图中说明实施例之实例。在所有附图以及文字说明中，相同或类似的元件都使用相同的参考编号指出。
图1为根据本发明一实施例说明存储器存储装置的方块图。参见图1，存储器存储装置100包含主机接口110、存储器阵列130以及存储器控制器150。存储器控制器150耦接至主机接口110与存储器阵列130。在本实施例中，存储器存储装置100为非易失性存储器，用于存储数据以及供主机系统存取。
主机接口110耦接至存储器控制器150，且经配置以耦接至主机系统。在本实施例中，主机接口110耦接至主机系统，用于在主机系统与存储器控制器150之间建立通信。在本实施例中，主机接口110与通用闪存存储器接口(Common Flash Memory Interface，CFI)标准相容，但本发明并不限于此。在其他实施例中，主机接口110可相容于序列先进附接(Serial Advanced Technology Attachment，SATA)标准、高速周边零件连接(PeripheralComponent Interconnect Express，PCI-E)接口标准、通用序列汇流排(Universal SerialBus，USB)标准、整合式电子驱动(Integrated Device Electronics，IDE)接口标准或其他合适的标准。
存储器阵列130耦接至存储器控制器150，且包含多个记忆胞。在本实施例中，存储器阵列130经配置以存储数据且由主机系统读写。
存储器控制器150耦接至主机接口110与存储器阵列130。在本实施例中，存储器控制器150自主机系统接收第一读取指令，以读取第一数据。存储器控制器150可进行本发明中介绍的数据读取方法，以正确且有效地读取第一数据。应注意的是，存储器控制器150可以硬盘或固件的形式实施，且可负责管理存储器存储装置100的整体运作。
图2为根据本发明一实施例说明数据读取方法的流程图。数据读取方法可通过图1实施例的存储器存储装置100进行。因此，可通过参考本实施例中前述存储器存储装置100来说明数据读取方法。
在本实施例中，存储器存储装置100采用多比特错误更正码机制。举例而言，当主机系统发出读取指令至存储器控制器150时，存储器控制器150可根据读取指令而自存储器阵列130提取数据。为了正确回传所读取的数据，存储器控制器150可先检测与更正所读取的数据的错误比特。在本实施例中，存储器控制器150可检测且更正最多三个错误比特，但本发明不限于此。
参照图2，在步骤S210中，存储器控制器150可自主机系统接收第一读取指令，以读取第一数据。在本实施例中，存储器控制器150可经由主机接口110接收第一读取指令。在接收第一读取指令之后，存储器控制器150可根据第一读取指令，在预先定义的定时上试着将正确的第一数据回传至主机系统。在本实施例中，预先定义的定时可为预先定义的系统时脉，所述预先定义的系统时脉的系统频率为第一频率，且根据所接收的第一读取指令，存储器控制器150在第一频率的预先定义的系统时脉上可试着将正确的第一数据回传至主机系统，但本发明不限于此。
在步骤S220中，为了回传正确的第一数据，存储器控制器150可计算第一数据的错误比特数。在本实施例中，根据第一读取指令，通过使用第一检测基准，存储器控制器150可先自存储器阵列130提取第一数据。第一检测基准可为参考电压或参考电流。接着，在多比特错误更正码机制下，存储器控制器150可计算第一数据的错误比特数。在本实施例中，存储器控制器150可在三比特错误更正码机制下仅检测第一数据的错误比特，而不更正错误比特，且因此可获得第一数据的错误比特数。
在步骤S230中，存储器控制器150可传送错误标记至主机系统。在本实施例中，存储器控制器150可先产生用以指出第一数据的错误比特数的错误标记。此后，存储器控制器150可经由主机接口110，将所产生的错误标记传送至主机系统。所产生的错误标记可在预先定义的定时前或预先定义的定时上传送，本发明不限于此。
在本实施例中，一旦主机系统接收错误标记，便可获知是否在预先定义的定时上(例如：预先定义的系统时脉)接收自存储器存储装置100所回传的第一数据。详细而言，若第一数据的错误比特数不大于预定数量，存储器控制器150将更正第一数据，且在预先定义的定时上，将所更正的第一数据回传至主机系统(步骤S240)。另一方面，若第一数据的错误比特数大于预定数量，则存储器控制器150将更正第一数据，且在预先定义的定时后，将所更正的第一数据回传至主机系统(步骤S250)。
上述预定数量可根据用于更正自存储器存储装置100读取的数据(例如第一数据)的更正成本来设定。简言之，当更正自存储器阵列130提取的数据时，更正多个错误比特的更正成本(例如：计算延迟、面积以及电力消耗)比仅更正一个错误比特高许多。因此，在本实施例中将上述预定数量设定为一。即，若所读取的第一数据没有错误或仅有一个错误比特，在步骤S240中，存储器控制器150可直接更正第一数据，且在预先定义的定时上(例如：第一频率的预先定义的系统时脉)，将所更正的第一数据回传至主机系统。如此，可以少许的时间或电力成本完成步骤S240。另一方面，若所读取的第一数据具有多个错误比特，于步骤S250中，这些错误比特可能无法在第一频率的预先定义的系统时脉上被完全地更正，因此，可延后读取作业，以便在比预先定义的系统时脉长的期间内进行该作业，或通过使用不同检测基准进行读取作业，以降低错误比特数。也即，存储器控制器150在步骤S250中可完成具有多个错误比特的第一数据的更正，且在预先定义的定时后回传所更正的第一数据。以下将叙述步骤S250的各种执行细节，但应理解为不限于此。
在一实施例中，一旦主机系统所接收的错误标记指出第一数据中有多个错误比特，主机系统便可降低系统频率，并发出另一读取指令(也即，第二读取指令)以读取第一数据。因此，存储器控制器150接收第二读取指令之后，可更正第一数据，并可在系统频率为第二频率的后续的第一系统时脉下，回传所更正的第一数据。其中第二频率低于第一频率，且后续的第一系统时脉接续于预先定义的系统时脉。
应注意的是，在主机系统接收自存储器存储装置100所回传的第一数据之后，在一些实施例中主机系统可恢复系统频率，也即采用第一频率。举例而言，主机系统可接着发出第三读取指令以读取另一数据，也即第二数据。存储器控制器150可根据前述实施例，接收第三读取指令并再次进行数据读取方法。详细而言，若主机系统维持系统频率，存储器控制器150可更正第二数据，并在系统频率为第一频率的后续的第二系统时脉上，回传所更正的第二数据。其中后续的第二系统时脉接续于后续的第一系统时脉。
在另一实施例中，主机系统也可不降低系统频率，并发出第二读取指令以读取第一数据，一旦存储器控制器150接收第二读取指令，存储器控制器150可更正具有多个错误比特的第一数据，并在系统频率为第一频率的至少两个后续的系统时脉上，回传所更正的第一数据。后续的系统时脉接续于预先定义的系统时脉。如此一来，具有多个错误比特的第一数据可在更长的周期内被更正并回传至主机系统。
在又一实施例中，在不改变系统频率的情况下(即系统频率维持为第一频率)，主机系统可发出第二读取指令并提供至少一个第一频率的虚拟时脉，且存储器控制器150可接收第二读取指令并更正具有多个错误比特的第一数据与回传所更正的第一数据。换言之，存储器控制器150可更正第一数据，且在预先定义的系统时脉之后的一个后续的系统时脉与至少一个虚拟时脉上，回传所更正的第一数据。
因此，与预先定义的系统时脉的周期相比，存储器控制器150可在更长的周期内，更正且回传有两个或多于两个错误比特的第一数据。应注意的是，本发明不限于此。在此技术领域技术人员可对所提供的实施例作适度修改。
此外，在一实施例中，存储器控制器150可试着减少所读取的第一数据的错误比特数。举例而言，主机系统可发出另一读取指令(也即第二读取指令)以读取第一数据而不调整系统频率。根据第二读取指令，存储器控制器150通过使用第二检测基准，可自存储器阵列130提取第一数据，其中第二检测基准与第一检测基准不同。举例而言，若待更正的错误比特具有逻辑值「1」，第一检测基准可为第一参考电压，且第二检测基准可为小于第一参考电压的第二参考电压。在替代性实例中，若待更正的错误比特具有逻辑值「0」，第一检测基准可为第一参考电压，且第二检测基准可为大于第一参考电压的第二参考电压。通过使用不同的检测基准，可减少第一数据的错误比特数，使得更正第一数据的成本也可减少。
综上所述，若所读取数据的错误比特数不大于预定数量，可通过采取本发明所提供的数据读取方法以及存储器存储装置，来更正所读取的数据并在指定定时上回传数据。另一方面，若所读取数据的错误比特数大于预定数量，则更正所读取的数据，且在至少一个后续的定时上回传数据。因此，可减少平均读取时间，因而改良系统效率。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求所界定者为准。

Claims (15)

1.一种用于存储器存储装置的数据读取方法，其特征在于，包括：
自主机系统接收第一读取指令，以读取第一数据；
计算所述第一数据的错误比特数；以及
对所述第一数据进行更正，其中
若所述错误比特数不大于一预定数量，则完成对所述第一数据的更正，并在预先定义的定时上回传所述第一数据；以及
若所述错误比特数大于所述预定数量，则完成对所述第一数据的更正，并在预先定义的定时之后回传所述第一数据，
其中所述预先定义的定时为预先定义的系统时脉，且所述预先定义的系统时脉的系统频率为第一频率，
其中若所述错误比特数大于所述预定数量，所述数据读取方法包括：
自所述主机系统接收第二读取指令，以读取所述第一数据；以及
完成对所述第一数据的更正，且在系统频率为第二频率的后续的第一系统时脉上，回传所更正的第一数据，其中所述第二频率低于所述第一频率，且所述的后续的第一系统时脉接续于所述预先定义的系统时脉。
2.根据权利要求1所述的数据读取方法，其特征在于，计算所述第一数据的错误比特数之步骤包括：
根据所述第一读取指令，通过使用第一检测基准提取所述第一数据；以及
在多比特错误更正码机制下，计算所述第一数据的错误比特数。
3.根据权利要求2所述的数据读取方法，其特征在于，若所述错误比特数大于所述预定数量，所述数据读取方法包括：
通过使用第二检测基准，根据所述第二读取指令提取所述第一数据，其中所述第二检测基准与所述第一检测基准不同。
4.根据权利要求1所述的数据读取方法，其特征在于，还包括：
在所述预先定义的定时前传送错误标记至所述主机系统，其中所述错误标记指出所述第一数据的错误比特数，其中所述主机系统接收所述错误标记，并根据所接收的所述错误标记，在预先定义的定时后接收所述第一数据。
5.根据权利要求1所述的数据读取方法，其特征在于，还包括：
在所述预先定义的定时上传送错误标记至所述主机系统，其中所述错误标记指出所述第一数据的错误比特数，其中所述主机系统接收所述错误标记，并根据所接收的所述错误标记，在所述预先定义的定时后接收所述第一数据。
6.根据权利要求1所述的数据读取方法，其特征在于，根据至少一个完成对所述第一数据的更正的更正成本来设定所述预定数量。
7.一种用于存储器存储装置的数据读取方法，其特征在于，包括：
自主机系统接收第一读取指令，以读取第一数据；
计算所述第一数据的错误比特数；以及
对所述第一数据进行更正，其中
若所述错误比特数不大于一预定数量，则完成对所述第一数据的更正，并在预先定义的定时上回传所述第一数据；以及
若所述错误比特数大于所述预定数量，则完成对所述第一数据的更正，并在预先定义的定时之后回传所述第一数据，
其中所述预先定义的定时为预先定义的系统时脉，且所述预先定义的系统时脉的系统频率为第一频率，
其中若所述错误比特数大于所述预定数量，所述数据读取方法包括：
自所述主机系统接收第二读取指令，以读取所述第一数据；以及
完成对所述第一数据的更正，并在至少两个后续的系统时脉上，回传所更正的第一数据，其中所述的后续的系统时脉接续于所述预先定义的系统时脉。
8.一种用于存储器存储装置的数据读取方法，其特征在于，包括：
自主机系统接收第一读取指令，以读取第一数据；
计算所述第一数据的错误比特数；以及
对所述第一数据进行更正，其中
若所述错误比特数不大于一预定数量，则完成对所述第一数据的更正，并在预先定义的定时上回传所述第一数据；以及
若所述错误比特数大于所述预定数量，则完成对所述第一数据的更正，并在预先定义的定时之后回传所述第一数据，
其中所述预先定义的定时为预先定义的系统时脉，且所述预先定义的系统时脉的系统频率为第一频率，
其中若所述错误比特数大于所述预定数量，所述数据读取方法包括：
自所述主机系统接收第二读取指令，以读取所述第一数据；以及
完成对所述第一数据的更正，并在所述预先定义的系统时脉后的一个后续的系统时脉与在所述第一频率的至少一个虚拟时脉上，回传所更正的第一数据。
9.一种存储器存储装置，其特征在于，包括：
主机接口，用于耦接至主机系统；
存储器阵列；以及
存储器控制器，耦接至所述主机接口与所述存储器阵列，其中所述存储器控制器被配置为自所述主机系统接收第一读取指令以读取第一数据，计算所述第一数据的错误比特数，以及对所述第一数据进行更正，其中
若所述错误比特数不大于预定数量，所述存储器控制器完成对所述第一数据的更正，并在预先定义的定时上，将所更正的第一数据回传至所述主机系统，其中若所述错误比特数大于所述预定数量，所述存储器控制器完成对所述第一数据的更正，并在预先定义的定时后，将所更正的第一数据回传至所述主机系统，
其中所述预先定义的定时为预先定义的系统时脉，且所述预先定义的系统时脉的系统频率为第一频率，
其中若所述错误比特数大于所述预定数量，
所述存储器控制器自所述主机系统接收第二读取指令，以读取所述第一数据，其中
所述存储器控制器完成对所述第一数据的更正，并在系统频率为第二频率的后续的第一系统时脉上，回传所更正的第一数据，其中所述第二频率低于所述第一频率，且所述后续的第一系统时脉接续于所述预先定义的系统时脉。
10.根据权利要求9所述的存储器存储装置，其特征在于，所述存储器控制器还产生指出所述第一数据的错误比特数的错误标记，且在所述预先定义的定时之前，传送所述错误标记至所述主机系统，其中所述主机系统接收所述错误标记，且根据所接收的所述错误标记，在预先定义的定时后接收所述第一数据。
11.根据权利要求10所述的存储器存储装置，其特征在于，当所述存储器控制器计算所述第一数据的错误比特数时，所述存储器控制器根据所述第一读取指令，通过使用第一检测基准自所述存储器阵列提取所述第一数据，并在多比特错误更正码机制下，计算所述第一数据的错误比特数；
其中若所述错误比特数大于所述预定数量，所述存储器控制器根据所述第二读取指令，通过使用第二检测基准进一步提取所述第一数据，其中所述第二检测基准与所述第一检测基准不同。
12.根据权利要求9所述的存储器存储装置，其特征在于，所述存储器控制器还产生指出所述第一数据错误比特数的错误标记，且在所述预先定义的定时上，传送所述错误标记至所述主机系统，其中所述主机系统接收所述错误标记，且根据所接收的所述错误标记，在预先定义的定时后接收所述第一数据。
13.根据权利要求9所述的存储器存储装置，其特征在于，所述预定数量是根据至少一项用于更正自所述存储器阵列读取的数据而设定。
14.一种存储器存储装置，其特征在于，包括：
主机接口，用于耦接至主机系统；
存储器阵列；以及
存储器控制器，耦接至所述主机接口与所述存储器阵列，其中所述存储器控制器被配置为自所述主机系统接收第一读取指令以读取第一数据，计算所述第一数据的错误比特数，以及对所述第一数据进行更正，其中
若所述错误比特数不大于预定数量，所述存储器控制器完成对所述第一数据的更正，并在预先定义的定时上，将所更正的第一数据回传至所述主机系统，其中若所述错误比特数大于所述预定数量，所述存储器控制器完成对所述第一数据的更正，并在预先定义的定时后，将所更正的第一数据回传至所述主机系统，
其中所述预先定义的定时为预先定义的系统时脉，且所述预先定义的系统时脉的系统频率为第一频率，
其中若所述错误比特数大于所述预定数量，
所述存储器控制器自所述主机系统接收第二读取指令，以读取所述第一数据，其中
所述存储器控制器完成对所述第一数据的更正，并在至少两个后续的系统时脉上，回传所更正的第一数据，其中所述后续的系统时脉接续于所述预先定义的系统时脉。
15.一种存储器存储装置，其特征在于，包括：
主机接口，用于耦接至主机系统；
存储器阵列；以及
存储器控制器，耦接至所述主机接口与所述存储器阵列，其中所述存储器控制器被配置为自所述主机系统接收第一读取指令以读取第一数据，计算所述第一数据的错误比特数，以及对所述第一数据进行更正，其中
若所述错误比特数不大于预定数量，所述存储器控制器完成对所述第一数据的更正，并在预先定义的定时上，将所更正的第一数据回传至所述主机系统，其中若所述错误比特数大于所述预定数量，所述存储器控制器完成对所述第一数据的更正，并在预先定义的定时后，将所更正的第一数据回传至所述主机系统，
其中所述预先定义的定时为预先定义的系统时脉，且所述预先定义的系统时脉的系统频率为第一频率，
其中若所述错误比特数大于所述预定数量，
所述存储器控制器自所述主机系统接收第二读取指令，以读取所述第一数据，其中
所述存储器控制器完成对所述第一数据的更正，并在所述预先定义的系统时脉后的一个后续的系统时脉与在所述第一频率的至少一个虚拟时脉上，回传所更正的第一数据。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101329916A (zh) * 2007-01-08 2008-12-24 三星电子株式会社 闪存装置纠错码控制器以及相关方法和存储系统
CN101645026A (zh) * 2008-08-07 2010-02-10 创惟科技股份有限公司 根据错误更正码更新闪存页面的储存装置与方法
US8495467B1 (en) * 2009-06-30 2013-07-23 Micron Technology, Inc. Switchable on-die memory error correcting engine
CN105304114A (zh) * 2014-07-28 2016-02-03 三星电子株式会社 存储装置和操作存储系统的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040153902A1 (en) 2003-01-21 2004-08-05 Nexflash Technologies, Inc. Serial flash integrated circuit having error detection and correction
KR100933859B1 (ko) 2007-11-29 2009-12-24 주식회사 하이닉스반도체 플래시 메모리 소자 및 그것의 프로그램 방법
JP5039160B2 (ja) 2010-03-02 2012-10-03 株式会社東芝 不揮発性半導体記憶システム
US20130343131A1 (en) * 2012-06-26 2013-12-26 Lsi Corporation Fast tracking for flash channels
US9124300B2 (en) * 2013-02-28 2015-09-01 Sandisk Technologies Inc. Error correction coding in non-volatile memory
US9213602B1 (en) * 2014-06-23 2015-12-15 Seagate Technology Llc Write mapping to mitigate hard errors via soft-decision decoding
TWI550628B (zh) * 2014-07-16 2016-09-21 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
US9912355B2 (en) * 2015-09-25 2018-03-06 Intel Corporation Distributed concatenated error correction

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101329916A (zh) * 2007-01-08 2008-12-24 三星电子株式会社 闪存装置纠错码控制器以及相关方法和存储系统
CN101645026A (zh) * 2008-08-07 2010-02-10 创惟科技股份有限公司 根据错误更正码更新闪存页面的储存装置与方法
US8495467B1 (en) * 2009-06-30 2013-07-23 Micron Technology, Inc. Switchable on-die memory error correcting engine
CN105304114A (zh) * 2014-07-28 2016-02-03 三星电子株式会社 存储装置和操作存储系统的方法

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