TWI655772B

TWI655772B - 半導體元件

Info

Publication number: TWI655772B
Application number: TW106115051A
Authority: TW
Inventors: 簡郁芩; 詹景琳; 林正基
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-05-05
Filing date: 2017-05-05
Publication date: 2019-04-01
Also published as: TW201843836A

Abstract

一種半導體元件。半導體元件包括具有第一導電型的第一摻雜區與第二摻雜區以及具有第二導電型的第三摻雜區位於基底中。第三摻雜區位於第一摻雜區與第二摻雜區之間。第二摻雜區位於第一摻雜區的一側。第二摻雜區的上視圖案具有至少一凹部。第三摻雜區的上視圖案具有對應至少一凹部的至少一凸部。

Description

半導體元件

本發明是有關於一種半導體元件，且特別是有關於一種雙載子接面電晶體（bipolar junction transistor；BJT）。

電晶體是一種固態半導體元件，其具有體積小、效率高、壽命長以及速度快等優點。雙載子接面電晶體為兩個PN接面構成的電晶體。BJT能夠放大訊號、有效地控制功率、可高速工作以及具有良好的耐久能力。因此，BJT廣泛地被應用於電流的控制，像是作為控制直流電源負載的開關元件、類比訊號放大器、三維雙極性模擬（3D bipolar simulation）、NPN元件、以及交流頻率回應（AC frequency response）等等。

以射極為共同端時，集極電流與基極電流的比值稱為共射極電流增益（common emitter current gain），其為BJT作為訊號放大器的重要參數。一般而言，當集極與基集之間的崩潰電壓固定時，共射極電流增益反比於集極與射極之間的崩潰電壓。因此，難以同時提高共射極電流增益以及集極與射極之間的崩潰電壓。

本發明提供一種半導體元件，可共同地具有較高的共射極電流增益以及較高的集極與射極之間的崩潰電壓。

本發明的一實施例的半導體元件包括第一摻雜區、第二摻雜區以及第三摻雜區。第一摻雜區與第二摻雜區具有第一導電型，且第三摻雜區具有第二導電型。第一摻雜區、第二摻雜區以及第三摻雜區位於基底中。第二摻雜區位於第一摻雜區的一側。第二摻雜區的上視圖案具有至少一凹部。第三摻雜區位於第一摻雜區與第二摻雜區之間。第三摻雜區的上視圖案具有對應至少一凹部的至少一凸部。

在本發明的一實施例中，上述的半導體元件更可包括井區，其位於基底中。井區的上視圖案位於第一摻雜區的上視圖案的內側。井區具有第二導電型。第二摻雜區與第三摻雜區位於井區中。

在本發明的一實施例中，上述的半導體元件更可包括場區。場區位於基底中，且第二摻雜區與第三摻雜區位於場區中。

在本發明的一實施例中，上述的第一摻雜區的上視圖案與第三摻雜區的上視圖案可為封閉的環狀圖案。

在本發明的一實施例中，上述的第二摻雜區的上視圖案與第三摻雜區的上視圖案可均為對稱的形狀。

在本發明的一實施例中，上述的至少一凹部可包括多個凹部，且至少一凸部可包括多個凸部。多個凹部與多個凸部彼此對應設置。

在本發明的一實施例中，上述的至少一凹部的深度與第二摻雜區的上視圖案在第一方向上或第二方向上的邊長的比值範圍可為0.1至0.45。第一方向與第二方向交錯。

在本發明的一實施例中，上述的第三摻雜區的上視圖案的內周長與外周長的比值範圍可為1至2。內周長為第三摻雜區鄰近第二摻雜區的邊的周長，而外周長為第三摻雜區鄰近第一摻雜區的邊的周長。

在本發明的一實施例中，上述的半導體元件更可包括第一堆疊結構與第二堆疊結構。第一堆疊結構位於基底上，且位於第一摻雜區與第三摻雜區之間。第一堆疊結構可包括依序堆疊於基底上的第一絕緣層與第一導體結構。第二堆疊結構位於基底上，且位於第二摻雜區與第三摻雜區之間。第二堆疊結構可包括依序堆疊於基底上的第二絕緣層與第二導體結構。

在本發明的一實施例中，上述的第一導體結構更可包括依序堆疊於第一絕緣層上的第一多晶矽層與第一金屬矽化物層。第二導體結構更可包括依序堆疊於第二絕緣層上的第二多晶矽層與第二金屬矽化物層。半導體元件更可包括第一間隙壁與第二間隙壁。第一間隙壁位於第一堆疊結構的側壁，且第二間隙壁位於第二堆疊結構的側壁。

在本發明的一實施例中，上述的第一堆疊結構的寬度與第二堆疊結構的寬度的比值的範圍可為0.5至1.5。

在本發明的一實施例中，上述的第二導體結構可與第二摻雜區電性連接，且第一導體結構可與第三摻雜區電性連接。

在本發明的一實施例中，上述的第一導體結構可與第一摻雜區電性連接，且第二導體結構可與第三摻雜區電性連接。

本發明的一實施例的半導體元件包括第一摻雜區、第二摻雜區、第三摻雜區、第一堆疊結構以及第二堆疊結構。第一摻雜區與第二摻雜區具有第一導電型，且第三摻雜區具有第二導電型。第一摻雜區、第二摻雜區以及第三摻雜區位於基底中。第二摻雜區位於第一摻雜區的一側。第三摻雜區位於第一摻雜區與第二摻雜區之間。第一堆疊結構與第二堆疊結構位於基底上。第一堆疊結構位於第一摻雜區與第三摻雜區之間。第一堆疊結構包括依序堆疊於基底上的第一絕緣層與第一導體結構。第二堆疊結構位於第二摻雜區與第三摻雜區之間。第二堆疊結構包括依序堆疊於基底上的第二絕緣層與第二導體結構。

本發明的一實施例的半導體元件包括集極、射極以及基極。集極與射極具有第一導電型，且基極具有第二導電型。集極、射極以及基極位於基底中。射極的上視圖案位於集極的上視圖案的內側，且射極的上視圖案具有多個凹部。基極位於集極與射極之間，且基極的上視圖案具有對應於多個凹部的多個凸部。

基於上述，由於第二摻雜區的上視圖案具有至少一凹部，故第二摻雜區的面對第三摻雜區的一側可具有較大的表面積。因此，半導體元件在運作時，有更多的載子可自第三摻雜區穿越至第二摻雜區，或由第二摻雜區穿越至第三摻雜區。如此一來，當半導體元件作為BJT時，可提高BJT的共射極電流增益。

此外，在一些實施例中，第一摻雜區與第三摻雜區之間的基底上可設置有第一堆疊結構，且第二摻雜區與第三摻雜區之間的基底上可設置有第二堆疊結構。藉由施加電壓至第一堆疊結構，可改變第一摻雜區與第三摻雜區中的空間電荷區的寬度。如此一來，可藉此改變第一摻雜區與第三摻雜區之間的電場強度。相似地，可藉由施加電壓至第二堆疊結構以改變第二摻雜區與第三摻雜區之間的電場強度。因此，藉由調整第一摻雜區、第二摻雜區以及第三摻雜區中的空間電荷區的寬度，可提高第一摻雜區與第二摻雜區之間的崩潰電壓。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A是依照本發明的一實施例的半導體元件的上視示意圖。圖1B是沿著圖1A中的A-A’線的剖面放大示意圖。

請同時參照圖1A與圖1B，本實施例的半導體元件10包括基底100。基底100可為半導體基底。半導體基底的材料可包括矽、鍺、砷化鎵、碳化矽、砷化銦或磷化銦等等。在一些實施例中，基底100可為矽基底，且基底100可經摻雜而具有第二導電型。在本實施例中，是以第一導電型為N型且第二導電型為P型為例進行說明。在其他實施例中，第一導電型可為P型，且此時第二導電型為N型。N型摻質例如是磷或砷；P型摻質例如是硼。

本實施例的半導體元件10還包括位於基底100中的第一摻雜區102、第二摻雜區104以及第三摻雜區106。第一摻雜區102以及第二摻雜區104具有第一導電型；而第三摻雜區106具有第二導電型。在一些實施例中，基底100中具有第一導電型的深井區101，以使第一摻雜區102、第二摻雜區104以及第三摻雜區106位於深井區101中。請參照圖1A，第三摻雜區106位於第一摻雜區102與第二摻雜區104之間。換言之，第一摻雜區102與第二摻雜區104位於第三摻雜區106的兩側。在本實施例中，半導體元件10可作為BJT。特別來說，第一摻雜區102可作為集極；第二摻雜區104可作為射極；而第三摻雜區106可作為基極。在一些實施例中，第一摻雜區102、第二摻雜區104與第三摻雜區106的摻雜濃度的範圍可分別在10¹⁴ /cm³ 至10¹⁶ /cm³ 之間。請參照圖1A，在一實施例中，從上視圖觀之，第三摻雜區106在第一摻雜區102之內；第二摻雜區104在第三摻雜區106之內。換言之，從上視圖觀之，由內而外，為第二摻雜區104、第三摻雜區106以及第一摻雜區102。在一些示例實施例中，從上視圖觀之，第一摻雜區102的圖案、第二摻雜區104的圖案與第三摻雜區106的圖案皆可為對稱的形狀，但不以此為限。

在本發明的一些示例實施例中，從上視圖觀之，第一摻雜區102的圖案可為封閉的環狀圖案，其環繞在第三摻雜區106周圍；而第三摻雜區106環繞在第二摻雜區104周圍。第一摻雜區102的圖案例如是封閉的矩形或封閉的圓形。

在本發明的一些實施例中，從上視圖觀之，第三摻雜區106亦為封閉的形狀。在一些示例實施例中，從上視圖觀之，第三摻雜區106包括主體部B與凸部P。主體部B可以是一個環狀圖案。主體部B的圖案例如是封閉的矩形或封閉的圓形。主體部B可以是與第一摻雜區102具有同心的圖案。凸部P與主體部B連接，且向半導體元件10的內部（例如是半導體元件10的中心C）延伸。第三摻雜區106可以具有一或多個凸部P。在一些示例實施例中，主體部B的圖案例如是封閉的正方形環，第三摻雜區106可以具有4個凸部P，分別設置在第三摻雜區106的四個邊上。4個凸部P可以兩兩相對應設置，使第三摻雜區106成一個對稱結構。在一示例實施例中，4個凸部P中的兩個凸部P1可以設置在第一方向X上；4個凸部P中的另外兩個凸部P2可以設置在第二方向Y上。在一些實施例中，第一方向X可與第二方向Y垂直。4個凸部P的形狀、面積可以是相同或相異。在一些實施例中，每一個凸部P的形狀例如是正方形或圓形。每一個凸部P的頂角q可以是約90度角或是圓角。

在本發明的一些實施例中，從上視圖觀之，第二摻雜區104在第三摻雜區106之內。換言之，第二摻雜區104在主體部B所圍的區域內，第二摻雜區104的上視圖案具有與凸部P對應的凹部R。在一些例示實施例中，在一示例實施例中，4個凹部R中的兩個凹部R1可以設置在第一方向X上；4個凹部R中的另外兩個凹部R2可以設置在第二方向Y上。在一些實施例中，若不考慮凹部R，第二摻雜區104的輪廓大致呈矩形或是方形。若考慮凹部R，第二摻雜區104的整體輪廓大致呈類X形。

在一些實施例中，從上視圖觀之，凹部R1的深度D1與第二摻雜區104在第一方向X上的長度L1的比值（深度D1/長度L1）範圍可為0.1至0.45。相似地，凹部R2的深度D2與第二摻雜區104在第二方向Y上的長度L2的比值（深度D2/長度L2）範圍亦可為0.1至0.45。此外，凹部R的寬度W1與第二摻雜區104在第二方向Y上的長度L2的比值範圍（寬度W1/長度L2）為0.1至0.8。相似地，凹部R2的寬度W2與第二摻雜區104在第一方向X上的長度L1的比值範圍（寬度W2/長度L1）為0.1至0.8。在一實施例中，在第一方向X上，凸部P2的長度L5與第三摻雜區106的長度L6的比值（長度L5/長度L6）範圍可為0.1至0.45。在第二方向Y上，凸部P1的長度L3與第三摻雜區106的長度L4的比值（長度L3/長度L4）範圍亦可為0.1至0.45。凹部R1與凹部R2可以相同或相異。換言之，D1與D2可以相同或相異；W1與W2可以相同或相異。在本發明的一些實施例中，4個凹部R可以兩兩相對應設置，使第二摻雜區104成一個對稱結構。

從另一方面來說，從上視圖觀之，第三摻雜區106與第二堆疊結構108b鄰近（或與第二摻雜區104鄰近）的邊的周長稱為內周長S1；第三摻雜區106與第一堆疊結構108a鄰近（或與第一摻雜區102鄰近）的邊的周長稱為外周長S2。由於第三摻雜區106具有凸部P，因此其增加了第三摻雜區106的內周長S1的總長度，使內周長S1的總長度與外周長S2的總長度的差異減小。換言之，內周長S1的總長度可以小於、等於或大於外周長S2的總長度。在一些實施例中，內周長S1/外周長S2的範圍例如是1.00至1.5。在另一些實施例中，內周長S1/外周長S2的範圍例如是1.0至2.0。

藉由設置凸部P與凹部R，可增加第三摻雜區106面對第二摻雜區104的一側的表面積。如此一來，可使半導體元件10在運作時，有更多的載子可自第三摻雜區106穿越至第二摻雜區104，或由第二摻雜區104穿越至第三摻雜區106。當半導體元件10作為BJT時，可藉此提高BJT的共射極電流增益。

在本實施例中，第二摻雜區104的上視圖案可以具有4個凹部R；第三摻雜區106可以具有4個凸部P。然而，所屬領域中具有通常知識者可依照設計需求調整凹部R及其對應的凸部P的數量、形狀及彼此的相對位置關係，本發明並不以此為限。

在本實施例中，半導體元件10更可包括第一堆疊結構108a與第二堆疊結構108b。第一堆疊結構108a與第二堆疊結構108b位於基底100上。第一堆疊結構108a位於第一摻雜區102與第三摻雜區106之間。第二堆疊結構108b位於第二摻雜區104與第三摻雜區106之間。第一堆疊結構108a可包括依序堆疊於基底100上的第一絕緣層110a與第一導體結構111a。在一些實施例中，第一導體結構111a可以是單層，例如是第一多晶矽層112a。在另一些實施例中，第一導體結構111a可以是雙層，例如是包括依序堆疊於第一絕緣層110a的第一多晶矽層112a與第一金屬矽化物層114a。

相似地，第二堆疊結構108b可包括依序堆疊於基底100上的第二絕緣層110b與第二導體結構111b。在一些實施例中，第二導體結構111b可以是單層，例如是第二多晶矽層112b。在一些實施例中，第二導體結構111b可以是雙層，例如是包括依序堆疊於第二絕緣層110b上的第二多晶矽層112b與第二金屬矽化物層114b。第一金屬矽化物層114a與第二金屬矽化物層114b的材料可包括矽化鎢、矽化鈦、矽化鈷、矽化鎳或其組合。此外，在一些實施例中，第一堆疊結構108a的寬度W3與第二堆疊結構108b的寬度W4的比值範圍（寬度W3/寬度W4）為0.5至2。在其他實施例中，第一堆疊結構108a的寬度W3與第二堆疊結構108b的寬度W4的比值範圍（寬度W3/寬度W4）亦可為0.5至1.5。

此外，半導體元件10還可包括第一間隙壁116a與第二間隙壁116b。第一間隙壁116a位於第一堆疊結構108a的側壁。第二間隙壁116b位於第二堆疊結構108b的側壁。為簡潔起見，圖1A省略繪示第一間隙壁116a與第二間隙壁116b。第一間隙壁116a與第二間隙壁116b的材料可包括氧化矽、氮氧化矽或其組合。

在一些實施例中，第一摻雜區102與第三摻雜區106中的空間電荷區（space charge region）的寬度可藉由施加電壓至第一堆疊結構108a來改變。如此一來，可改變第一摻雜區102與第三摻雜區106之間的電場強度。相似地，第二摻雜區104與第三摻雜區106之間的電場強度可藉由施加電壓至第二堆疊結構108b而改變。因此，藉由施加電壓至第一堆疊結構108a與第二堆疊結構108b，可提高第一摻雜區102與第二摻雜區104之間的崩潰電壓。在一些實施例中，第二導體結構111b可與第二摻雜區104電性連接，且第一導體結構111a可與第三摻雜區106電性連接。如此一來，可使半導體元件10作為BJT時，有更多的載子可穿越第二摻雜區104與第三摻雜區106之間的介面，故可提高BJT的共射極電流增益。在另一些實施例中，第一導體結構111a可與第一摻雜區102電性連接，且第二導體結構111b可與第三摻雜區106電性連接。如此一來，當半導體元件10作為BJT時，亦可提高BJT的共射極電流增益。

請參照圖1B，在一些實施例中，半導體元件10更可包括具有第二導電型的井區118。井區118位於基底100中。以上視圖觀之，井區118位於第一摻雜區102的內側，且第二摻雜區104與第三摻雜區106位於井區118中。此外，半導體元件10還可包括具有第二導電型的場區120。場區120可位於井區118中。此外，第二摻雜區104與第三摻雜區106可位於場區120中。在一些實施例中，井區118與場區120的摻雜濃度的範圍分別可在10¹¹ /cm³ 至10¹⁴ /cm³ 之間。再者，半導體元件10更可包括隔離結構121。隔離結構121位於第一摻雜區102的外圍，且覆蓋基底100的表面以及深井區101。隔離結構121可以是局部區域氧化層（LOCOS）或是淺溝渠隔離（STI）結構。

圖2A至圖2G是依照本發明的一實施例的半導體元件的製造流程的剖面示意圖。圖3是圖2D的上視示意圖。圖4是圖2E的上視示意圖。

本實施例的半導體元件的製造流程包括下列步驟。須注意的是，在以下的說明中，與圖1A及圖1B所示的標號相似者代表相同或相似的構件（例如是基底100與基底200）。

請參照圖2A，在基底200中形成深井區201。基底200可摻雜具有第二導電型的摻質，而深井區201可摻雜具有第一導電型的摻質。接著，可在深井區201中形成井區218。井區218可摻雜具有第二導電型的摻質。形成深井區201與井區218的方法可包括離子植入法。在一些實施例中，形成深井區201所使用的離子植入的劑量範圍可為10¹¹ /cm³ 至10¹⁴ /cm³ ，且離子植入的能量範圍可為2 KeV至200 KeV。相似地，形成井區218所使用的摻雜質的濃度範圍亦可為10¹¹ /cm³ 至10¹⁴ /cm³ ，且離子植入的能量範圍亦可為2 KeV至200 KeV。

請參照圖2B，在基底200上形成隔離結構221。隔離結構221覆蓋部分深井區201以及基底200的表面。隔離結構221的形成方法可包括在基底200上形成覆蓋部分深井區201的硬罩幕層203。隨後，進行局部區域氧化製程，以在硬罩幕層203暴露出的基底200上形成隔離結構221。然而，本發明並不以此為限。

請參照圖2C，可在硬罩幕層203上形成光阻層205，以覆蓋井區218以外的基底200。接著，可以光阻層205為罩幕進行離子佈植，以在井區218中形成場區220。在一些實施例中，形成場區220所使用的離植入的劑量範圍可為10¹¹ /cm³ 至10¹⁴ /cm³ ，且離子植入的能量範圍可為2 KeV至200 KeV。隨後，可去除光阻層205與硬罩幕層203。

請同時參照圖2D與圖3，可在基底200上依序形成絕緣材料層與多晶矽材料層，且隨後圖案化絕緣材料層與多晶矽材料層，以形成絕緣層210與多晶矽層212。絕緣層210可包括第一絕緣層210a與第二絕緣層210b，且多晶矽層212可包括第一多晶矽層212a與第二多晶矽層212b。在一些實施例中，第一絕緣層210a與第一多晶矽層212a構成第一堆疊結構208a。第二絕緣層210b與第二多晶矽層212b構成第二堆疊結構208b。

從上視圖觀之，第一堆疊結構208a可覆蓋部分的深井區201與部分的場區220。第二堆疊結構208b位於第一堆疊結構208a的內側（如圖3所示）。而且，第二堆疊結構208b的上視圖案可具有凹部E（如圖3所示），且此凹部E的開口朝向第一堆疊結構208a。在本實施例中，第二堆疊結構208b的上視圖案可具有4個凹部E。然而，所屬領域中具有通常知識者可依照設計需求調整第二堆疊結構208b的凹部E的數量、形狀及彼此的相對位置關係，本發明並不以此為限。

請參照圖2E，進行離子植入，以形成第一摻雜區202、第二摻雜區204以及第三摻雜區206。特別來說，第一摻雜區202具有第一導電型，其形成於第一堆疊結構208a與隔離結構221之間的場區220中。在一些實施例中，形成第一摻雜區202所使用的離子植入的劑量範圍可為10¹¹ /cm³ 至10¹⁶ /cm³ ，且離子植入的能量範圍可為2 KeV至200 KeV。第二摻雜區204具有第一導電型，其形成於第二堆疊結構208b的內側的場區220中。在一些實施例中，形成第二摻雜區204所使用的離子植入的劑量範圍可為10¹¹ /cm³ 至10¹⁶ /cm³ ，且離子植入的能量範圍可為2 KeV至200 KeV。第三摻雜區206具有第二導電型，其形成於第一堆疊結構208a與第二堆疊結構208b之間的場區220中。在一些實施例中，形成第三摻雜區206所使用的離子植入的劑量範圍可為10¹¹ /cm³ 至10¹⁶ /cm³ ，且離子植入的能量範圍可為2 KeV至200 KeV。

請參照圖4，第三摻雜區206具有凸部P。此凸部P與第二堆疊結構208b的凹部E彼此對應。對應地，第二摻雜區204經形成以具有凹部R。此凹部R亦與第二堆疊結構208b的凹部E（如圖3所示）對應。須注意的是，凸部P與凹部R的尺寸分別與第三摻雜區206及第二摻雜區204的尺寸的關係已於圖1A所示的實施例中詳細的說明，在此則不再贅述。

請參照圖2F，在一些實施例中，可在第一堆疊結構208a的側壁形成第一間隙壁216a，且在第二堆疊結構208b的側壁形成第二間隙壁216b。隨後，可在第一多晶矽層212a上形成第一金屬矽化物層214a，且在第二多晶矽層212b上形成第二金屬矽化物層214b。在第一絕緣層210a上的第一多晶矽層212a與第一金屬矽化物層214a構成第一導體結構211a，而在第二絕緣層210b上的第二多晶矽層212b與第二金屬矽化物層214b構成第二導體結構211b。換言之，在這些實施例中，第一導體結構211a為雙層結構，且第二導體結構211b亦為雙層結構。在其他實施例中，第一導體結構211a可為單層結構，例如是第一多晶矽層212a。相似地，第二導體結構211b可為單層結構，例如是第二多晶矽層212b。形成第一間隙壁216a與第二間隙壁216b的方法可包括在基底200上共形地形成材料層。接著，對此材料層進行回蝕刻製程，以形成第一間隙壁216a與第二間隙壁216b。此外，可藉由自動對準金屬矽化物（self-aligned silicide；salicide）製程來形成第一金屬矽化物層214a與第二金屬矽化物層214b。

請參照圖2G，可在基底200上形成介電層223。在一些實施例中，介電層223的材料可包括氧化矽、氮化矽或其他低介電常數的介電材料（例如是介電常數小於4）。介電層223可具有暴露出第一摻雜區202、第二摻雜區204、第三摻雜區206、第一堆疊結構208a以及第二堆疊結構208b的多個接觸窗孔。接著，可在多個接觸窗孔中形成多個接觸窗224。接觸窗224的材料可為導體材料，例如是金屬、合金或金屬化合物。之後，再形成金屬內連線。

在本實施例中，請參照圖2G，金屬內連線可經形成以使第二堆疊結構208b的第二導體結構211b與第二摻雜區204電性連接，且使第一堆疊結構208a的第一導體結構211a與第一摻雜區202電性連接。在另一些實施例中，請參照圖2H，金屬內連線可經形成以使第一堆疊結構208a的第一導體結構211a與第一摻雜區202電性連接，且/或使第二堆疊結構208b的第二導體結構211b與第三摻雜區206電性連接。

至此，已形成半導體元件20。在一些實施例中，半導體元件20可作為BJT。特別來說，第一摻雜區202可作為BJT的集極、第二摻雜區204可作為BJT的射極且第三摻雜區206可作為BJT的基極。

圖5是依照本發明的另一實施例的半導體元件的上視示意圖。

請參照圖5，本實施例的半導體元件50與圖1A及圖1B所示的半導體元件10相似。以下將針對半導體元件50與半導體元件10相異處進行描述，相同或相似處則不再贅述。半導體元件50的第三摻雜區506包括主體部B3與凸部P3。在本實施例中，第三摻雜區506可以具有8個凸部P3。特別來說，第三摻雜區506的每一邊上設置有2個凸部P3，且彼此相向的4個凸部對應設置，以使第三摻雜區506形成一個對稱結構。在第三摻雜區506的每一邊上，2個凸部P3的寬度的總合與第三摻雜區506的邊長的比值可大於0且小於或等於2。對應地，第二摻雜區504的上視圖案具有與凸部P3對應的8個凹部R3。此外，位於第二摻雜區504與第三摻雜區506之間的第二堆疊結構508b也具有對應於凸部P3的8個凹部。

綜上所述，由於第二摻雜區的上視圖案具有至少一凹部，故第二摻雜區的面對第三摻雜區的一側可具有較大的表面積。因此，半導體元件在運作時，有更多的載子可自第三摻雜區穿越至第二摻雜區，或由第二摻雜區穿越至第三摻雜區。如此一來，當半導體元件作為BJT時，可提高BJT的共射極電流增益。

此外，在一些實施例中，第一摻雜區與第三摻雜區之間的基底上可設置有第一堆疊結構，且第二摻雜區與第三摻雜區之間的基底上可設置有第二堆疊結構。藉由施加電壓至第一堆疊結構，可改變第一摻雜區與第三摻雜區中的空間電荷區的寬度。如此一來，可改變第一摻雜區與第三摻雜區之間的電場強度。相似地，可藉由施加電壓至第二堆疊結構以改變第二摻雜區與第三摻雜區之間的電場強度。因此，藉由調整第一摻雜區、第二摻雜區以及第三摻雜區中的空間電荷區的寬度，可提高第一摻雜區與第二摻雜區之間的崩潰電壓。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20、50‧‧‧半導體元件

101、201‧‧‧深井區

102、202‧‧‧第一摻雜區

104、204、504‧‧‧第二摻雜區

106、206、506‧‧‧第三摻雜區

108a、208a‧‧‧第一堆疊結構

108b、208b、508b‧‧‧第二堆疊結構

110a、210a‧‧‧第一絕緣層

111a、211a‧‧‧第一導體結構

110b、210b‧‧‧第二絕緣層

111b、211b‧‧‧第二導體結構

112a、212a‧‧‧第一多晶矽層

112b、212b‧‧‧第二多晶矽層

114a、214a‧‧‧第一金屬矽化物層

114b、214b‧‧‧第二金屬矽化物層

116a、216a‧‧‧第一間隙壁

116b、216b‧‧‧第二間隙壁

118、218‧‧‧井區

120、220‧‧‧場區

121、221‧‧‧隔離結構

203‧‧‧硬罩幕層

205‧‧‧光阻層

210‧‧‧絕緣層

212‧‧‧多晶矽層

223‧‧‧介電層

224‧‧‧接觸窗

B、B1‧‧‧主體部

C‧‧‧中心

D1、D2‧‧‧深度

L1~L6‧‧‧長度

P、P1、P2、P3‧‧‧凸部

R、R1、R2、R3、E‧‧‧凹部

S1‧‧‧內周長

S2‧‧‧外周長

W1~W4‧‧‧寬度

X‧‧‧第一方向

Y‧‧‧第二方向

圖1A是依照本發明的一實施例的半導體元件的上視示意圖。圖1B是沿著圖1A中的A-A’線的剖面放大示意圖。圖2A至圖2H是依照本發明的一實施例的半導體元件的製造流程的剖面示意圖。圖3是圖2D的上視示意圖。圖4是圖2E的上視示意圖。圖5是依照本發明的另一實施例的半導體元件的上視示意圖。

Claims

一種半導體元件，包括：具有第一導電型的第一摻雜區，位於基底中；具有所述第一導電型的第二摻雜區，位於所述基底中且位於所述第一摻雜區的一側，且所述第二摻雜區的上視圖案具有至少一凹部；以及具有第二導電型的第三摻雜區，位於所述基底中且位於所述第一摻雜區與所述第二摻雜區之間，且所述第三摻雜區的上視圖案具有對應於所述至少一凹部的至少一凸部，其中所述第三摻雜區環繞所述第二摻雜區，所述第三摻雜區的上視圖案的內周長與外周長的比值範圍為1至2，其中所述內周長為所述第三摻雜區鄰近所述第二摻雜區的邊的周長，而所述外周長為所述第三摻雜區鄰近所述第一摻雜區的邊的周長。
如申請專利範圍第1項所述的半導體元件，更包括具有所述第二導電型的井區，位於所述基底中，所述井區的上視圖案位於所述第一摻雜區的上視圖案的內側，且所述第二摻雜區與所述第三摻雜區位於所述井區中。
如申請專利範圍第1項所述的半導體元件，更包括場區，位於所述基底中，且所述第二摻雜區與所述第三摻雜區位於所述場區中。
如申請專利範圍第1項所述的半導體元件，其中所述至少一凹部的深度與所述第二摻雜區的上視圖案在第一方向上或第二方向上的邊長的比值範圍為0.1至0.45，所述第一方向與所述第二方向交錯。
如申請專利範圍第1項所述的半導體元件，更包括：第一堆疊結構，位於所述基底上，且位於所述第一摻雜區與所述第三摻雜區之間，所述第一堆疊結構包括依序堆疊於所述基底上的第一絕緣層與第一導體結構；以及第二堆疊結構，位於所述基底上，且位於所述第二摻雜區與所述第三摻雜區之間，所述第二堆疊結構包括依序堆疊於所述基底上的第二絕緣層與第二導體結構。
如申請專利範圍第5項所述的半導體元件，其中所述第一堆疊結構的寬度與所述第二堆疊結構的寬度的比值的範圍為0.5至1.5。
如申請專利範圍第5項所述的半導體元件，其中所述第二導體結構與所述第二摻雜區電性連接，且所述第一導體結構與所述第三摻雜區電性連接。
如申請專利範圍第5項所述的半導體元件，其中所述第一導體結構與所述第一摻雜區電性連接，且所述第二導體結構與所述第三摻雜區電性連接。
一種半導體元件，包括：第一摻雜區具有第一導電型，位於基底中；第二摻雜區具有所述第一導電型，位於所述基底中且位於所述第一摻雜區的一側；第三摻雜區具有第二導電型，位於所述基底中且位於所述第一摻雜區與所述第二摻雜區之間；第一堆疊結構，位於所述基底上，且位於所述第一摻雜區與所述第三摻雜區之間，所述第一堆疊結構包括依序堆疊於所述基底上的第一絕緣層與第一導體結構；以及第二堆疊結構，位於所述基底上，且位於所述第二摻雜區與所述第三摻雜區之間，所述第二堆疊結構包括依序堆疊於所述基底上的第二絕緣層與第二導體結構，其中所述第三摻雜區環繞所述第二摻雜區，所述第三摻雜區的上視圖案的內周長與外周長的比值範圍為1至2，其中所述內周長為所述第三摻雜區鄰近所述第二摻雜區的邊的周長，而所述外周長為所述第三摻雜區鄰近所述第一摻雜區的邊的周長。