TWI652903B - 訊號整合裝置及訊號整合方法 - Google Patents
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Abstract
訊號整合裝置包含傳送裝置與接收裝置。傳送裝置具有第一比較器和耦接第一比較器的電壓振幅轉換器,以分別經由第一路徑及第二路徑接收第一輸入訊號及第二輸入訊號,並由第一比較器產生整合訊號。電壓振幅轉換器調整第二輸入訊號的電壓振幅並輸出至第一比較器。接收裝置經由第三路徑連接傳送裝置。接收裝置具有第二比較器和第三比較器。第二比較器接收整合訊號及參考訊號並產生第一分路訊號。第三比較器接收第一分路訊號及整合訊號並產生第二分路訊號。所述分路訊號分別與傳送裝置接收的輸入訊號具有相同的邏輯位準。
Description
本發明係關於一種訊號整合裝置及訊號整合方法;具體而言,本發明係關於一種影音訊號整合裝置及影音訊號整合方法。
訊號傳輸技術與訊號品質密切相關。隨著傳輸資料量、傳輸頻寬愈大,如何透過佈線設計有效利用裝置內的空間,便成為重要課題。例如以影音訊號傳輸裝置來說,當傳輸影音畫質提高時,訊號傳輸裝置所需線路數量也會增加,如此將導致訊號傳輸裝置內的佈線空間不足。此外,相應於線路數量的增加,各電路板的佈線設計皆須重新更動,增加許多生產成本。因此,現有訊號傳輸裝置仍有待改進。
本發明之一目的在於提供一種訊號整合裝置及訊號整合方法,可減少走線所需空間。
訊號整合裝置包含傳送裝置與接收裝置。傳送裝置具有第一比較器和耦接第一比較器的電壓振幅轉換器,以分別經由第一路徑及第二路徑接收第一輸入訊號及第二輸入訊號,並由第一比較器產生整合訊號。
電壓振幅轉換器調整第二輸入訊號的電壓振幅並輸出至第一比較器。接收裝置經由第三路徑連接傳送裝置。接收裝置具有第二比較器和第三比較器。第二比較器接收整合訊號及參考訊號並產生第一分路訊號。第三比較器接收第一分路訊號及整合訊號並產生第二分路訊號。第一分路訊號與第一輸入訊號具有相同的邏輯位準。第二分路訊號與第二輸入訊號具有相同的邏輯位準。
訊號整合方法包含以下步驟:經由第一路徑及第二路徑接收第一輸入訊號及第二輸入訊號,並調整第二輸入訊號的電壓振幅;比較第一輸入訊號及調整後的第二輸入訊號以產生整合訊號;經由第三路徑接收整合訊號;比較整合訊號及參考訊號並產生第一分路訊號;比較第一分路訊號及整合訊號並產生第二分路訊號。第一分路訊號與第一輸入訊號具有相同的邏輯位準,且第二分路訊號與第二輸入訊號具有相同的邏輯位準。
10,10A,10B‧‧‧傳送裝置
11‧‧‧第一路徑
12‧‧‧第二路徑
13‧‧‧第三路徑
20,20A,20B‧‧‧接收裝置
30‧‧‧訊號源
50‧‧‧母板
51,53‧‧‧子板
60‧‧‧傳送端
61‧‧‧接收端
70‧‧‧線路
110‧‧‧第一比較器
120‧‧‧電壓振幅轉換器
210‧‧‧第二比較器
220‧‧‧第三比較器
230‧‧‧第一緩衝器
240‧‧‧第二緩衝器
圖1為本發明訊號整合裝置之一實施例示意圖。
圖2A為訊號整合裝置之另一實施例示意圖。
圖2B-1為第一輸入訊號之一實施例示意圖。
圖2B-2及圖2B-3分別為第二輸入訊號電壓振幅調整前後之一實施例示意圖。
圖2B-4為產生整合訊號之一實施例示意圖。
圖2B-5及圖2B-6分別為產生第一分路訊號與第二分路訊號之一實施例示意圖。
圖3為訊號整合方法之一實施例流程圖。
圖4A及圖4B為訊號整合裝置使用前後之一實施例示意圖。
圖5A及圖5B為訊號整合裝置使用前後之另一實施例示意圖。
圖6為使用訊號整合裝置之另一實施例示意圖。
圖1為本發明訊號整合裝置之一實施例示意圖。如圖1所示,訊號整合裝置包含傳送裝置10與接收裝置20。傳送裝置10具有第一比較器110和耦接第一比較器110的電壓振幅轉換器120。接收裝置20具有第二比較器210和第三比較器220。如圖1所示,傳送裝置10分別經由第一路徑11及第二路徑12接收第一輸入訊號Va(t)及第二輸入訊號Vb(t)。電壓振幅轉換器120調整第二輸入訊號Vb(t)的電壓振幅並輸出至第一比較器110。第一比較器110根據第一輸入訊號Va(t)及第二輸入訊號Vb(t)產生整合訊號。具體而言,第一比較器110係比較第一輸入訊號Va(t)及調整後的第二輸入訊號(即Vc(t)),計算兩訊號的差值而得到整合訊號。
前述電壓振幅轉換器120例如為電壓位準移位器(level shifter),其具有電壓調整值,以調整電壓振幅。第一比較器110例如為類比電壓運算放大器並具有正接腳及負接腳。於一實施例,電壓振幅轉換器120耦接第一比較器110的負接腳,當電壓振幅轉換器120耦接負接腳,減少第二輸入訊號Vb(t)的電壓振幅。此外,於本實施例,第一輸入訊號Va(t)及第二輸入訊號Vb(t)來自相同的訊號源30,第一輸入訊號Va(t)及第二輸入訊號Vb(t)具有相同的電壓振幅。藉此不同輸入訊號間可彼此同步。在其它實施例,例如運用於低頻的訊號,第一輸入訊號Va(t)及第二輸入訊號Vb(t)可來自不同的訊號源,且第一輸入訊號Va(t)及第二輸入訊號Vb(t)具有相同的電壓振幅。此時傳送裝置10中可例如增設同步電路以達成訊號間的同步。
如圖1所示,接收裝置20經由第三路徑13連接傳送裝置10,並自傳送裝置10接收整合訊號Vd(t)。第二比較器210接收整合訊號Vd(t)及參考訊號VREF並產生第一分路訊號Ve1(t)。第一分路訊號Ve1(t)與第一輸入訊號Va(t)具有相同的邏輯位準(logic level)。舉例而言,第二比較器210為數位電壓運算放大器,且接收整合訊號Vd(t)與參考訊號VREF。根據欲還原的第一輸入訊號Va(t)的邏輯位準設定參考訊號VREF的參考電壓,並比較整合訊號與參考訊號(即Ve1(t)=Vd(t)-VREF)。藉此,第一分路訊號與第一輸入訊號具有相同的邏輯位準。需說明的是,上述「相同的邏輯位準」表示在對應的訊號時段內所搭載的邏輯資料是相同的,而各個邏輯所對應的電壓可相同或不相同,只要邏輯位準相同即可,在此並不限制。
另一方面,第三比較器220接收第一分路訊號Ve1(t)及整合訊號Vd(t),並產生第二分路訊號Ve2(t)。第二分路訊號Ve2(t)與第二輸入訊號Vb(t)具有相同的邏輯位準。舉例而言,第三比較器220為數位電壓運算放大器,且接收第一分路訊號Va(t)與整合訊號Vd(t)。第三比較器220比較第一分路訊號與整合訊號(即Ve2(t)=Ve1(t)-Vd(t))。藉此,第二分路訊號與第二輸入訊號具有相同的邏輯位準。
藉此設計,所述分路訊號分別與傳送裝置10接收的輸入訊號具有相同的邏輯位準,亦即,將傳送裝置10所接收的兩路輸入訊號經整合訊號Vd(t)之傳遞,在接收裝置20還原為相同邏輯位準的訊號。值得注意的是,兩路路徑所傳輸的訊號藉由整合訊號簡化為一路訊號,藉此,可省下傳送裝置到接收裝置之間的走線空間,減輕佈線設計負擔。
圖2A為訊號整合裝置之另一實施例示意圖。如圖2A所示,訊號整合裝置包含傳送裝置10與接收裝置20。傳送裝置10具有第一比較器110和耦接第一比較器110的電壓振幅轉換器120。接收裝置20具有第
二比較器210、第三比較器220、第一緩衝器230,以及第二緩衝器240。如圖2A所示,傳送裝置10分別經由第一路徑11及第二路徑12接收第一輸入訊號Va(t)及第二輸入訊號Vb(t)。請配合參考圖2B-1及圖2B-2。圖2B-1為第一輸入訊號Va(t)之一實施例示意圖。圖2B-2為第二輸入訊號Vb(t)之一實施例示意圖。如圖2B-1所示,第一輸入訊號Va(t)具有電壓振幅3V。如圖2B-2所示,第二輸入訊號Vb(t)具有與第一輸入訊號Va(t)相同的電壓振幅3V,但兩者具有的邏輯位準並不相同。
如圖2A所示,電壓振幅轉換器120調整第二輸入訊號Vb(t)的電壓振幅並輸出至第一比較器110。第一比較器110根據第一輸入訊號Va(t)及第二輸入訊號Vb(t)產生整合訊號Vd(t)。具體而言,第一比較器110係比較第一輸入訊號Va(t)及調整後的第二輸入訊號(即Vc(t)),計算兩訊號的差值而得到整合訊號Vd(t)。請配合參考圖2B-3。圖2B-3為第二輸入訊號電壓振幅調整後之一實施例示意圖。如圖2B-3所示,例如,電壓振幅轉換器具有電壓調整值為2V,調整後第二輸入訊號具有電壓振幅1V,但邏輯位準不變。
第一比較器110例如為類比電壓運算放大器。在圖2A的實施例,電壓振幅轉換器120耦接第一比較器110的負接腳。如圖2B-2及圖2B-3所示,電壓振幅轉換器120減少第二輸入訊號Vb(t)的電壓振幅,以輸出調整後的第二輸入訊號(即Vc(t))。圖2B-4為產生整合訊號Vd(t)之一實施例示意圖。如圖2B-4所示,計算第一輸入訊號Va(t)與調整後的第二輸入訊號(即Vc(t))的差值(即Vd(t)=Va(t)-Vc(t)),得到整合訊號。藉由前述電壓振幅轉換器120的電壓波形調整,使整合訊號中兼顧兩種不同邏輯位準的輸入訊號。在其它實施例,電壓振幅轉換器120可耦接第一比較器110的正接腳。此時電壓振幅轉換器120可設定為增加第二輸入訊號的電壓振幅。
此外,於本實施例,第一輸入訊號Va(t)及第二輸入訊號Vb(t)可來自相同的訊號源30,第一輸入訊號Va(t)及第二輸入訊號Vb(t)具有相同的電壓振幅。藉此可確保不同輸入訊號間彼此同步。在其它實施例,例如運用於低頻的訊號,第一輸入訊號Va(t)及第二輸入訊號Vb(t)可來自不同的訊號源,且第一輸入訊號Va(t)及第二輸入訊號Vb(t)具有相同的電壓振幅。此時傳送裝置10中可利用增設同步電路以達成訊號間的同步。
如圖2A所示,接收裝置20經由第三路徑13連接傳送裝置10,並自傳送裝置10接收整合訊號Vd(t)。第二比較器210接收整合訊號Vd(t)及參考訊號VREF並產生第一分路訊號Ve1(t)。第一分路訊號Ve1(t)與第一輸入訊號Va(t)具有相同的邏輯位準。舉例而言,第二比較器210為數位電壓運算放大器,設定上下限電壓值分別為2.5V及0V。第二比較器210正接腳接收整合訊號Vd(t),且負接腳接收參考訊號VREF。根據欲還原的第一輸入訊號Va(t)的邏輯位準設定參考訊號VREF的參考電壓,並比較整合訊號Vd(t)與參考訊號VREF。
舉例而言,在圖2B-4中,以0V至2V的範圍作為參考電壓的設定範圍。例如,取參考電壓為1V並比較整合訊號Vd(t)與參考訊號VREF(即Ve1(t)=Vd(t)-VREF),比較結果再根據上下限電壓值變換,並輸出為第一分路訊號Ve1(t)。例如,當整合訊號Vd(t)為2V,參考訊號VREF為1V時,整合訊號Vd(t)電位較高,而輸出2.5V(參考圖2B-5繪示之第一分路訊號)。類似地,當整合訊號Vd(t)為0V,參考訊號VREF為1V時,參考訊號VREF電位較高,而輸出0V。藉此,第一分路訊號Ve1(t)與第一輸入訊號Va(t)具有相同的邏輯位準。另外,在圖2A的實施例,接收裝置20還包含第一緩衝器230。第一緩衝器230自第二比較器210接收第一分路訊號Ve1(t),並根據電壓設定調整第一分路訊號的電壓振幅與第一輸入訊號的電壓振幅相
同(即Va(t)=Ve1(t))。
另一方面,第三比較器220接收第一分路訊號Ve1(t)及整合訊號Vd(t)並產生第二分路訊號Ve2(t)。第二分路訊號Ve2(t)與第二輸入訊號Vb(t)具有相同的邏輯位準。舉例而言,第三比較器220為數位電壓運算放大器,設定上下限電壓值分別為3V及接地。第三比較器220正接腳接收第一分路訊號Ve1(t),且負接腳接收整合訊號Vd(t)。第三比較器220比較第一分路訊號Ve1(t)與整合訊號Vd(t)。
舉例而言,在圖2B-4及圖2B-5中比較第一分路訊號Ve1(t)與整合訊號Vd(t),比較結果(即Ve2(t)=Ve1(t)-Vd(t))再根據上下限電壓值變換,並輸出為第二分路訊號Ve2(t)。例如,當第一分路訊號Ve1(t)為2.5V,整合訊號Vd(t)為2V時,第一分路訊號Ve1(t)電位較高,而輸出3V(參考圖2B-6繪示之第二分路訊號Ve2(t))。類似地,當第一分路訊號Ve1(t)為2.5V,整合訊號Vd(t)為3V時,整合訊號Vd(t)電位較高,而輸出0V。藉此,第二分路訊號Ve2(t)與第二輸入訊號Vb(t)具有相同的邏輯位準,且具有相同電壓振幅。另外,在圖2A的實施例,接收裝置20還包含第二緩衝器240。第二緩衝器240接收整合訊號Vd(t),並調整整合訊號的時序(即Vd’(t))。藉此可進一步確保第一分路訊號Ve1(t)與整合訊號Vd(t)在進入第三比較器220之前時序對齊。
藉此設計,所述分路訊號分別與傳送裝置接收的輸入訊號具有相同的邏輯位準,亦即,將傳送裝置所接收的兩路輸入訊號經整合訊號之傳遞,在接收裝置還原為相同邏輯位準的訊號。值得注意的是,兩路路徑所傳輸的訊號藉由整合訊號簡化為一路訊號,藉此,可省下傳送裝置到接收裝置之間的走線空間,減輕佈線設計負擔。
圖3為訊號整合方法之一實施例流程圖。如圖3所示,訊號
整合方法包含以下步驟:在步驟S10:接收第一輸入訊號及第二輸入訊號。第一輸入訊號及第二輸入訊號可來自相同或不同的訊號源。第一輸入訊號及第二輸入訊號具有相同的電壓振幅。於本實施例,第一輸入訊號及第二輸入訊號是來自相同的訊號源,第一輸入訊號及第二輸入訊號具有相同的電壓振幅,藉此可確保不同輸入訊號間彼此同步。
在步驟S12:調整第二輸入訊號的電壓振幅。傳送裝置經由第一路徑及第二路徑接收第一輸入訊號及第二輸入訊號,並調整第二輸入訊號的電壓振幅。於一實施例,以第一比較器的負接腳接收第二輸入訊號,當負接腳接收第二輸入訊號,根據電壓調整值減少第二輸入訊號的電壓振幅。於另一實施例,以第一比較器的正接腳接收第二輸入訊號,當正接腳接收第二輸入訊號,根據電壓調整值增加第二輸入訊號的電壓振幅。
在步驟S20:產生整合訊號。第一比較器比較第一輸入訊號及調整後的第二輸入訊號以產生整合訊號。接收裝置經由第三路徑接收整合訊號。其中節點A表經由第二比較器的步驟。在步驟S30:產生第一分路訊號。比較整合訊號及參考訊號並產生第一分路訊號,使第一分路訊號與第一輸入訊號具有相同的邏輯位準。接著在步驟S32:還原第一輸入訊號。於一實施例,第一分路訊號輸出至第一緩衝器。根據電壓設定調整第一分路訊號的電壓振幅與第一輸入訊號的電壓振幅相同。
另一方面,節點B表經由第三比較器的步驟。在步驟S40:產生第二分路訊號。第三比較器比較第一分路訊號及整合訊號並產生第二分路訊號,使第二分路訊號與第二輸入訊號具有相同的邏輯位準。於一實施例,整合訊號經第二緩衝器輸出至第三比較器。第二緩衝器調整整合訊號的時序以確保第一分路訊號與整合訊號在進入第二比較器之前時序對齊。
圖4A及圖4B為訊號整合裝置使用前後之一實施例示意圖。如圖4A所示,傳輸訊號A例如為6Gbps HDMI訊號,圖4A繪示之現有架構下,訊號A經由轉換器c1分為兩路訊號A1及A2,例如,兩路3Gbps HDMI訊號。訊號A1及A2分別經由交叉點(cross point)cp1與cp2輸出至轉換器c2,然後轉為訊號A輸出,而完成6Gbps HDMI訊號的傳輸。
如圖4B所示,採用本發明之訊號整合裝置,原本自轉換器c1輸出的兩路訊號A1及A2經傳送裝置10整合為一路訊號A3,經交叉點cp傳遞至接收裝置20後以兩路訊號輸出至轉換器c2,然後轉為訊號A輸出,而完成6Gbps HDMI訊號的傳輸。藉此,訊號傳輸過程中的走線數量可減少,節省裝置內部原本的佈線空間,同時完成高頻寬的訊號傳輸。此外,交叉點的數量更從原先現有架構的兩個交叉點cp1與cp2減少至一個交叉點cp,因此更能減少產品所需的交叉點數量,以節省產品空間及降低產品成本。
圖5A及圖5B為訊號整合裝置使用前後之另一實施例示意圖。如圖5A所示,傳輸訊號B例如為4K2K TTL訊號。在圖5A中,當傳輸畫質提升,需傳輸更多資料量,例如,由1080p TTL訊號提昇至4K2K TTL訊號,此時在圖5A繪示之現有架構下,訊號B經由FPGA1分為兩路訊號B1及B2,(例如兩路差動訊號),亦即,走線數量倍增。兩路訊號B1及B2分別經由不同交叉點cp輸出至FPGA2,然後轉為訊號B輸出,而完成4K2K TTL訊號的傳輸。由圖5A可知,隨著傳輸資料量增加,子板(51,53)及母板50上的線路都需經過重新設計。
如圖5B所示,採用本發明之訊號整合裝置,原本自FPGA1輸出的兩路訊號B1及B2經傳送裝置10整合為一路訊號B3,經交叉點cp傳遞至接收裝置20後以兩路訊號輸出至FPGA2,然後轉為訊號B輸出,
而完成4K2K TTL訊號的傳輸。藉此,傳輸資料量增加,但訊號傳輸過程中的走線數量可減少,母板上的佈線也不需重新設計。
圖6為使用訊號整合裝置之另一實施例示意圖。圖6係繪示遠端傳輸的例子,近端影音資料自傳送端經由線路70傳遞至接收端。如圖6所示,訊號TMDS CLK、TMDS D0、TMDS D1、TMDS D2代表影音資料,傳送至傳送端60的緩衝器TB1,接著影音資料經由傳送裝置(10A,10B)整合為兩路訊號,透過線路70傳遞至接收端61的接收裝置(20A,20B)後轉為四路訊號並經由緩衝器TB2輸出。藉此,將原本四對線傳輸的資料簡化為兩對線傳輸。以Cat.5作為線路70為例,影音資料原本要占去Cat.5線中的四對絞線,藉本發明之設計,只需占去Cat.5線中的兩對絞線,省下的兩對絞線可另作為螢幕資料(例如螢幕長寬比、解析度等等)的傳輸。藉此提升傳輸能力,亦節省線路使用。
本發明已由上述相關實施例加以描述,然而上述實施例僅為實施本發明之範例。必需指出的是,已揭露之實施例並未限制本發明之範圍。相反地,包含於申請專利範圍之精神及範圍之修改及均等設置均包含於本發明之範圍內。
Claims (12)
- 一種訊號整合裝置,包含:一傳送裝置,具有一第一比較器和耦接該第一比較器的一電壓振幅轉換器,以分別經由一第一路徑及一第二路徑接收一第一輸入訊號及一第二輸入訊號,並由該第一比較器產生一整合訊號;其中該電壓振幅轉換器調整該第二輸入訊號的電壓振幅並輸出至該第一比較器;以及一接收裝置,經由一第三路徑連接該傳送裝置,該接收裝置具有一第二比較器和第三比較器,該第二比較器接收該整合訊號及一參考訊號並產生一第一分路訊號,該第三比較器接收該第一分路訊號及該整合訊號並產生一第二分路訊號,其中,該第一分路訊號與該第一輸入訊號具有相同的邏輯位準,且該第二分路訊號與該第二輸入訊號具有相同的邏輯位準。
- 如請求項1所述之訊號整合裝置,其中該第一輸入訊號及該第二輸入訊號來自不同的訊號源,該第一輸入訊號及該第二輸入訊號具有相同的電壓振幅。
- 如請求項1所述之訊號整合裝置,其中該第一比較器為一類比電壓運算放大器並具有一正接腳及一負接腳,該電壓振幅轉換器耦接該正接腳及該負接腳其中之一,該電壓振幅轉換器具有一電壓調整值,當該電壓振幅轉換器耦接該負接腳,減少該第二輸入訊號的電壓振幅,當該電壓振幅轉換器耦接該正接腳,增加該第二輸入訊號的電壓振幅。
- 如請求項1所述之訊號整合裝置,其中該第二比較器為一數位電壓運算放大器並具有一正接腳及一負接腳,該正接腳接收該整合訊號,且該負接腳接收該參考訊號。
- 如請求項1所述之訊號整合裝置,其中該第三比較器為一數位電壓運算 放大器並具有一正接腳及一負接腳,該正接腳接收該第一分路訊號,且該負接腳接收該整合訊號。
- 如請求項1所述之訊號整合裝置,其中該接收裝置更包含一第一緩衝器,該第一緩衝器自該第二比較器接收該第一分路訊號,並根據一電壓設定調整該第一分路訊號的電壓振幅與該第一輸入訊號的電壓振幅相同。
- 如請求項1所述之訊號整合裝置,其中該接收裝置更包含一第二緩衝器,該第二緩衝器接收並調整該整合訊號的時序。
- 一種訊號整合方法,包含以下步驟:經由一第一路徑及一第二路徑接收一第一輸入訊號及一第二輸入訊號,並調整該第二輸入訊號的電壓振幅;比較該第一輸入訊號及調整後的該第二輸入訊號以產生一整合訊號;經由一第三路徑接收該整合訊號;比較該整合訊號及一參考訊號並產生一第一分路訊號;比較該第一分路訊號及該整合訊號並產生一第二分路訊號,其中,該第一分路訊號與該第一輸入訊號具有相同的邏輯位準,且該第二分路訊號與該第二輸入訊號具有相同的邏輯位準。
- 如請求項8所述之訊號整合方法,其中該第一輸入訊號及該第二輸入訊號來自不同的訊號源,該第一輸入訊號及該第二輸入訊號具有相同的電壓振幅。
- 如請求項8所述之訊號整合方法,更包含:以一第一比較器的一正接腳或一負接腳接收該第二輸入訊號,當該負接腳接收該第二輸入訊號,根據一電壓調整值減少該第二輸入訊號的電壓振幅,當該正接腳接收該第 二輸入訊號,根據該電壓調整值增加該第二輸入訊號的電壓振幅。
- 如請求項8所述之訊號整合方法,更包含:根據一電壓設定調整該第一分路訊號的電壓振幅與該第一輸入訊號的電壓振幅相同。
- 如請求項8所述之訊號整合方法,更包含:調整該整合訊號的時序以產生該第二分路訊號。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW106144639A TWI652903B (zh) | 2017-12-19 | 2017-12-19 | 訊號整合裝置及訊號整合方法 |
CN201810133504.9A CN109936701B (zh) | 2017-12-19 | 2018-02-07 | 信号整合装置及信号整合方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW106144639A TWI652903B (zh) | 2017-12-19 | 2017-12-19 | 訊號整合裝置及訊號整合方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI652903B true TWI652903B (zh) | 2019-03-01 |
TW201929432A TW201929432A (zh) | 2019-07-16 |
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ID=66590608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106144639A TWI652903B (zh) | 2017-12-19 | 2017-12-19 | 訊號整合裝置及訊號整合方法 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN109936701B (zh) |
TW (1) | TWI652903B (zh) |
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---|---|
CN109936701B (zh) | 2021-04-06 |
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TW201929432A (zh) | 2019-07-16 |
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