TWI645554B - Cmos影像感測器的深溝渠隔離結構及其製造方法 - Google Patents
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Abstract
一種CMOS影像感測器的深溝渠隔離結構及其製造方法，所述深溝渠隔離結構包括位於基底中的光感測區之間的多個隔離結構，且每個隔離結構包括第一溝渠隔離結構和第二溝渠隔離結構。第一溝渠隔離結構形成於基底的第一表面內，其中第一溝渠隔離結構包括第一填充層與包覆第一填充層表面的第一介電襯層。第二溝渠隔離結構形成於基底中相對於第一表面的第二表面內，且第二溝渠隔離結構包括第二填充層與包覆第二填充層表面的第二介電襯層，其中第二介電襯層的底面與第一介電襯層的底面直接接觸。
Description
本發明是有關於一種CMOS影像感測器(CMOS image sensor，CIS)的技術，且特別是有關於一種CMOS影像感測器的深溝渠隔離結構(deep trench isolation，DTI)及其製造方法。
CMOS影像感測器中的深溝渠隔離結構是用於隔離CMOS影像感測器彼此之間的光與電荷，以減低像素間的光與電荷的串擾(crosstalk)。
現有技術的DTI由於製程限制，導致當像素尺寸(pixel size)縮減下，其寬度仍佔有相當大的元件面積。但是這樣的寬度使得光感測區的面積相對縮減，而導致較低的電位井容量(full well capacity，FWC)。
另外，現有技術中一種常見的晶背式(back side)DTI，其無法延伸到前表面，而無法做到完全隔離的問題，特別是對於長
波長的光與電荷的串擾。此外，在形成晶背式DTI時，為了避免在後段製程(BEOL)中於晶片正面所形成的元件受到高溫影響，所以在形成晶背式DTI時，例如鈍化步驟中的退火就必須控制熱傳到BEOL的金屬連線時的溫度在400℃以下，因此由晶背輸入的熱源控制變得困難，難以兼顧高溫活化DTI表面摻雜的目的。因此晶背式DTI較深的區域將難以藉由熱退火(thermal anneal)有效鈍化其DTI蝕刻時所造成的矽晶傷害(silicon damage)。
本發明提供一種CMOS影像感測器的深溝渠隔離結構，具有寬度較窄的深溝渠隔離結構且能藉此提升電位井容量。
本發明另提供一種CMOS影像感測器的深溝渠隔離結構之製造方法，能製作出窄的深溝渠隔離結構，以保有較大的光感測區。
本發明的CMOS影像感測器的深溝渠隔離結構包括含有多個光感測區的基底以及分別位於光感測區之間的多個隔離結構。各個隔離結構包括第一與第二溝渠隔離結構。第一溝渠隔離結構形成於基底的第一表面內，其中第一溝渠隔離結構包括第一填充層與包覆第一填充層表面的第一介電襯層。第二溝渠隔離結構則是形成於基底的第二表面內，且第二表面相對於上述第一表面。第二溝渠隔離結構包括第二填充層與包覆第二填充層表面的第二介電襯層，且第二介電襯層的底面與第一介電襯層的底面直
接接觸。
在本發明的一實施例中，上述的第一與第二填充層各自獨立地包括導體層或介電層。
在本發明的一實施例中，上述的第一填充層包括多晶矽層或摻雜多晶矽層。
在本發明的一實施例中，上述的第二填充層包括氮化鈦襯層與鎢層或者氮化鈦襯層與鉬層。
在本發明的一實施例中，上述第一介電襯層的厚度為0.5nm~50nm。
在本發明的一實施例中，上述第二介電襯層的厚度為0.5nm~50nm。
在本發明的一實施例中，上述第一溝渠隔離結構的寬度等於第二溝渠隔離結構的寬度。
在本發明的一實施例中，上述第一溝渠隔離結構的寬度大於第二溝渠隔離結構的寬度。
在本發明的一實施例中，上述第一溝渠隔離結構與第二溝渠隔離結構的深度差異小於各隔離結構的深度的50%。
在本發明的一實施例中，上述第一溝渠隔離結構與第二溝渠隔離結構各自獨立地為介電層與導電層的多層結構或是由介電層組成的結構。
本發明的CMOS影像感測器的深溝渠隔離結構之製造方法包括以下步驟。提供包括多個光感測區的基底，並於光感測區
之間的基底的第一表面內形成多個第一溝渠。於第一溝渠的表面形成第一介電襯層，再於第一溝渠內填入第一填充層，以形成包括第一介電襯層與第一填充層的多個第一溝渠隔離結構。於基底的第二表面內形成相對第一溝渠隔離結構的多個第二溝渠，並暴露出各個第一溝渠隔離結構的第一介電襯層的底面。於第二溝渠的表面形成第二介電襯層，並於第二溝渠內填入第二填充層，以形成包括第二介電襯層與第二填充層的多個第二溝渠隔離結構。
在本發明的另一實施例中，形成上述第一溝渠之後還可進行離子植入步驟，以鈍化第一溝渠的表面。
在本發明的另一實施例中，形成上述第一介電襯層的方法包括熱氧化法、氮化法、介電層沉積製程或其組合。
在本發明的另一實施例中，形成上述第二溝渠之後還可進行離子植入步驟，以鈍化第二溝渠的表面。
在本發明的另一實施例中，形成上述第二介電襯層的方法包括熱氧化法、氮化法、介電層沉積製程或其組合。
在本發明的另一實施例中，形成上述第一溝渠的步驟包括同時於光感測區以外的基底中形成作為定位標記的溝渠。
在本發明的另一實施例中，形成上述第二溝渠之前還可使用紅外線對準儀器對準上述定位標記，以進行第二溝渠與第一溝渠的對位。
在本發明的另一實施例中，上述第一溝渠隔離結構與第二溝渠隔離結構各自獨立地形成為介電層與導電層的多層結構或
是由介電層組成的結構。
在本發明的另一實施例中，形成上述第二溝渠隔離結構之後還可對基底的第二表面進行鈍化處理。
在本發明的另一實施例中，形成上述第二溝渠之後還可進行離子植入步驟，以同時鈍化第二溝渠的表面與所述第二表面。
在本發明的另一實施例中，形成上述第一溝渠隔離結構之後還可研磨或蝕刻基底相對於所述第一表面的底面至第二表面。
在本發明的另一實施例中，在上述研磨或蝕刻步驟之後還可對基底的第二表面進行鈍化處理。
基於上述，本發明分別自基底的前面及背面形成深度較淺的溝渠隔離結構，有利於進行溝渠表面摻雜程序、溝渠填充程序及熱退火程序，並可藉此縮減深溝渠隔離結構的寬度、增加光二極體的面積，同時改善了傳統背側DTI對於長波長光與電荷無法有效隔離與其熱退火的問題，而適用於具有增大電位井容量的CIS結構。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、300‧‧‧基底
100a、300a‧‧‧第一表面
100b、300c‧‧‧第二表面
102、302‧‧‧光感測區
104‧‧‧隔離結構
106、200、312‧‧‧第一溝渠隔離結構
108、328‧‧‧第二溝渠隔離結構
110、310‧‧‧第一填充層
110a、114a、306a、322a‧‧‧表面
112、308‧‧‧第一介電襯層
112a、116a、300b、308a‧‧‧底面
114、326‧‧‧第二填充層
116、324‧‧‧第二介電襯層
118‧‧‧電晶體
120、316‧‧‧閘極
122、314‧‧‧閘極介電層
124、126、319a、319b‧‧‧p+區
128、330‧‧‧抗反射層
130、332‧‧‧彩色濾光片
132、334‧‧‧微透鏡
304、320‧‧‧硬罩幕層
306‧‧‧第一溝渠
318‧‧‧層間介電層
322‧‧‧第二溝渠
d1、d2‧‧‧深度
t1、t2‧‧‧厚度
V1、V2‧‧‧偏壓
w1、w2‧‧‧寬度
圖1是包含本發明的第一實施例的一種深溝渠隔離結構之
CMOS影像感測器的剖面示意圖。
圖2是依照本發明的第二實施例的一種CMOS影像感測器的深溝渠隔離結構的剖面示意圖。
圖3A至圖3G是依照本發明的第三實施例的一種CMOS影像感測器的深溝渠隔離結構的製造流程剖面示意圖。
下文列舉一些實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同之符號標示來說明。另外，關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語；也就是指包含但不限於。而且，文中所提到的方向性用語，例如：「上」、「下」等，僅是用以參考圖式的方向。因此，使用的方向性用語是用來說明，而並非用來限制本發明。
圖1是包含本發明的第一實施例的一種深溝渠隔離結構(DTI)之CMOS影像感測器(CIS)的剖面示意圖。
請參照圖1，本實施例的深溝渠隔離結構是用於CMOS影像感測器，且包括含有多個光感測區102的基底100以及分別位於光感測區102之間的多個隔離結構104。各個隔離結構104包括第一溝渠隔離結構106與第二溝渠隔離結構108。第一溝渠隔離結構106形成於基底100的第一表面100a內，其中第一溝渠隔
離結構106包括第一填充層110與包覆第一填充層110表面110a的第一介電襯層112，其中第一介電襯層112例如SiO2、Si3N4、SiON、TiO2、Al2O3等材料或其組合。至於第一填充層110可為介電層或導電層。第一填充層110如為導電層，則例如多晶矽層、摻雜多晶矽層、鎢層、鉬層等材料或其組合；較佳為多晶矽層或摻雜多晶矽層。第二溝渠隔離結構108則是形成於基底100的第二表面100b內，且第二表面100b相對於上述第一表面100a。第二溝渠隔離結構108包括第二填充層114與包覆第二填充層114表面114a的第二介電襯層116，且第二介電襯層116的底面116a與第一介電襯層112的底面112a直接接觸。在一實施例中，第二介電襯層116例如SiO2、Si3N4、SiON、TiO2、Al2O3等材料或其組合。第二填充層114可為介電層或導電層。第二填充層114如為導電層，則例如多晶矽層、摻雜多晶矽層、鎢層、鉬層等材料或其組合；較佳為鎢層、鉬層等具有耐熱、耐腐蝕與耐磨特性的金屬材料並可搭配如氮化鈦襯層(TiN liner)的阻障層。如果第一填充層110和第二填充層114為導電層，可對第一填充層110加偏壓V1以及對第二填充層114加偏壓V2，以降低暗電流(dark current)與訊號延時(signal lag)，其中V1和V2可相同或者不同。如果第一填充層110以及/或是第二填充層114為介電層，則可達到隔離光感測區102彼此之間的光與電荷的效果。另外，第一介電襯層112的厚度t1例如0.5nm~50nm；第二介電襯層116的厚度t2例如0.5nm~50nm；在此厚度範圍內，能兼顧膜層結構與電容特性。
因此第一溝渠隔離結構106與第二溝渠隔離結構108可各自為介電層與導電層的多層結構或是由介電層組成的結構。在本實施例中，第一溝渠隔離結構106與第二溝渠隔離結構108的深度差異(即深度d1減去深度d2的絕對值)例如小於各隔離結構104的深度(即深度d1加上深度d2)的50%。因此，能使第一溝渠隔離結構106與第二溝渠隔離結構108符合製程的臨界值，而較傳統的深溝渠隔離結構有更窄的寬度w1和w2並能增加光感測區102面積，進而提升電位井容量(full well capacity，FWC)。
在圖1的CMOS影像感測器中，電晶體118是設置在第一表面100a，其可包括閘極120、位於閘極120和第一表面100a之間的閘極介電層122、基底100(如P型區)與光感測區102(如N型區)。在CMOS影像感測器的光感測區102之兩面，如第一表面100a和第二表面100b內還可包括鈍化處理後而存在的p+區124和126。另外，CMOS影像感測器還可包括設置在第二表面100b的抗反射層(ARC)128、位於抗反射層128上的彩色濾光片(color filter)130與位於彩色濾光片130上的微透鏡(microlens)132。然而本發明的深溝渠隔離結構並不限於用在上述CMOS影像感測器；在其他實施例中，第一表面100a的電晶體118與第二表面100b的光學構件也可依需求作變更或增減，且於基底100上還有各種前段製程(FEOL)與後段製程(BEOL)的線路(未繪示)。
在第一實施例中，第一溝渠隔離結構106的寬度w1大致等於第二溝渠隔離結構108的寬度w2，但是本發明並不限於此。
請參照圖2，其為依照本發明的第二實施例的一種CMOS影像感測器的深溝渠隔離結構的剖面示意圖。圖2中沿用第一實施例的元件符號與部分內容，其中採用相同的元件符號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，本實施例不再重複贅述。
在圖2中，第一溝渠隔離結構200的寬度w1大於第二溝渠隔離結構108的寬度w2，因此能在形成第一溝渠隔離結構200之後，有利於第二溝渠隔離結構108的對準，即使第二溝渠隔離結構108的位置略有偏移，深溝渠隔離結構也能維持其功能。
圖3A至圖3G是依照本發明的第三實施例的一種CMOS影像感測器的深溝渠隔離結構的製造流程剖面示意圖。
請參照圖3A，先提供一個包括多個光感測區302的基底300，基底300例如是P型基底、光感測區302例如是N型摻雜區。然後，可利用一層硬罩幕層304作為蝕刻罩幕，於光感測區302之間的基底300的第一表面300a內形成多個第一溝渠306；此外，光感測區302亦可在第一溝渠306蝕刻之後形成。在本實施例中，第一溝渠306形成後，可於清潔第一溝渠306之後，進行一道離子植入步驟，以鈍化第一溝渠306的表面306a(包含側面與底面)，這道離子植入步驟例如進行p型摻質的離子植入，其方法尚包括電漿摻雜(plasma doping，PLAD)。接著，於其後進行熱退火製程，以活化該植入的摻質。在另一實施例中，若是後續行程在第一溝渠306中的結構有線路外接，則可省略上述鈍化第一溝渠306的
表面306a之離子植入步驟。
然後，請參照圖3B，於第一溝渠306的表面306a形成第一介電襯層308，其形成方法例如熱氧化法(oxidation)、氮化法(nitridation)、介電層沉積製程(deposition)或其組合；第一介電襯層308的材料例如SiO2、Si3N4、SiON、TiO2、Al2O3等材料或其組合，較佳是以氧化法形成SiO2。隨後，於第一溝渠306內填入第一填充層310，並經過如化學機械研磨(CMP)與去除硬罩幕層304的步驟，以形成圖中包括第一介電襯層308與第一填充層310的多個第一溝渠隔離結構312。至於第一填充層310可為介電層或導電層。第一填充層310如為導電層，則例如多晶矽層、摻雜多晶矽層、鎢層、鉬層等材料或其組合。第一填充層310的製作方式例如沉積製程，包括化學氣相沉積法(CVD)或物理氣相沉積法(PVD)，較佳為摻雜多晶矽沉積製程(doped-polysilicon deposition)。在一實施例中，上述第一填充層310例如導體層或介電層。舉例來說，第一填充層310如為導電層(如多晶矽層、摻雜多晶矽層、鎢層、鉬層等材料)，其可配合第一介電襯層308達到反射光線的效果，而且後續操作時可對第一填充層310加偏壓，以降低暗電流與訊號延時，因此可省略上述鈍化第一溝渠306的表面之離子植入步驟。在另一實施例中，第一填充層310可為介電層，以達到隔離光感測區302彼此之間的光與電荷的效果。因此第一溝渠隔離結構312為介電層與導電層的多層結構或是由介電層組成的結構。
接著，請參照圖3C，可對基底300的底面300b進行處理之前，可對第一表面300a進行鈍化處理而形成如p+區319a的鈍化區，然後在第一表面300a上先進行有關電晶體的製作；譬如形成閘極介電層314、閘極316、層間介電層318等，然後一般會完成CMOS影像感測器之前段製程(FEOL)與後段製程(BEOL)。
之後，請參照圖3D，研磨或蝕刻基底300相對於第一表面300a的底面(圖3C的300b)至第二表面300c。隨後，可對基底300的第二表面300c進行鈍化處理(如p型離子植入步驟)；亦稱為晶背鈍化(backside passivation)，而在第二表面300c形成如p+區319b的鈍化區。
然後，請參照圖3E，可利用一層硬罩幕層320作為蝕刻罩幕，於基底300的第二表面300c內形成相對第一溝渠隔離結構312的多個第二溝渠322，並暴露出各個第一溝渠隔離結構312的第一介電襯層308的底面308a。在本實施例中，第一溝渠隔離結構312的寬度等於第二溝渠322的寬度；在另一實施例中，第一溝渠隔離結構312的寬度可大於第二溝渠322的寬度，以利於第二溝渠322的對準，即使第二溝渠322的位置略有偏移也不影響後續形成之隔離結構的功能。而在形成第二溝渠322之後可先去除硬罩幕層320。在本實施例中，形成第二溝渠322之後還可進行離子植入步驟，以鈍化第二溝渠322的表面322a，這道離子植入步驟例如進行p型摻質的離子植入包括PLAD。在另一實施例中，在形成第二溝渠之後進行離子植入步驟，以同時鈍化第二溝渠322
的表面322a與第二表面300c。
在一實施例中，形成第一溝渠306的步驟(如圖3A)還可同時於光感測區302以外的基底300中形成作為定位標記(alignment mark)的溝渠。由於作為定位標記的溝渠的形貌與第一溝渠306相同，因此形成第二溝渠322之前(如圖3E)可利用紅外線對準儀器(IR-alignment device)對準上述定位標記，以進行第二溝渠322與第一溝渠隔離結構312的對位。
接著，請參照圖3F，於第二溝渠322的表面形成第二介電襯層324，形成第二介電襯層324的方法例如氧化法(oxidation)、氮化法(nitridation)、沉積製程(deposition)或其組合；第二介電襯層324的材料例如SiO2、Si3N4、SiON、TiO2、Al2O3等材料或其組合，較佳是製程溫度較低的沉積製程，如原子層沉積法(ALD)或化學氣相沉積法(CVD)，以避免既有線路受到高溫影響。然後，於第二溝渠322內填入第二填充層326再經過如化學機械研磨(CMP)的步驟，以形成包括第二介電襯層324與第二填充層326的多個第二溝渠隔離結構328。至於第二填充層326可為介電層或導電層。第二填充層326如為導電層，則例如多晶矽層、摻雜多晶矽層、鎢層、鉬層等材料或其組合；較佳為鎢層、鉬層等具有耐熱、耐腐蝕與耐磨特性的金屬材料並可搭配如氮化鈦襯層(TiN liner)的阻障層。第二填充層326的製作方式例如沉積製程，包括化學氣相沉積法(CVD)或物理氣相沉積法(PVD)，較佳是於第二溝渠322內填入鎢。第二填充層326如為導電層，可對第
二填充層326加偏壓，以降低暗電流與訊號延時。在另一實施例中，第二填充層326可為介電層，以達到隔離光感測區302彼此之間的光與電荷的效果的效果。因此第二溝渠隔離結構328為介電層與導電層的多層結構或是由介電層組成的結構。製程至此即完成包含第一溝渠隔離結構312與第二溝渠隔離結構328之隔離結構。另外，若是尚未進行晶背鈍化，可在形成第二溝渠隔離結構328之後選擇對基底300的第二表面300c進行鈍化處理及後續處理。
然後，請參照圖3G，對於具有深溝渠隔離結構的基底300還可進一步於第二表面300c上依序形成抗反射層330、彩色濾光片332以及微透鏡334，以便完成CMOS影像感測器。然而本發明的深溝渠隔離結構的製造方法並不限於用在製作上述CMOS影像感測器的過程；在其他實施例中，關於第一表面300a的電晶體或前段製程(FEOL)與後段製程(BEOL)的線路以及第二表面300c的光學構件之製造先後順序的製程均可依需求作變更或增減。
綜上所述，本發明藉由在基底兩面分別製作溝渠式隔離結構，因此能藉由製作較淺的溝渠隔離結構，而達到縮減DTI寬度的效果，進而在元件尺寸縮減的同時維持光二極體的面積，進而增進電位井容量，同時改善了傳統背側DTI對於長波長光與電荷無法有效隔離與難以熱退火有效鈍化的缺點。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的
精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
Claims (9)
- 一種CMOS影像感測器的深溝渠隔離結構之製造方法，包括：提供一基底，該基底包括多個光感測區；於該些光感測區之間的該基底的第一表面內形成多個第一溝渠；於該些第一溝渠的表面形成第一介電襯層；於該些第一溝渠內填入第一填充層，以形成包括該第一介電襯層與該第一填充層的多個第一溝渠隔離結構；於該基底的第二表面內形成相對該些第一溝渠隔離結構的多個第二溝渠，並暴露出各該第一溝渠隔離結構的該第一介電襯層的底面；於該些第二溝渠的表面形成第二介電襯層；以及於該些第二溝渠內填入第二填充層，以形成包括該第二介電襯層與該第二填充層的多個第二溝渠隔離結構，形成該些第二溝渠隔離結構之後，對該基底的該第二表面進行鈍化處理。
- 如申請專利範圍第1項所述的CMOS影像感測器的深溝渠隔離結構之製造方法，其中形成該些第一溝渠之後更包括進行離子植入步驟，以鈍化該些第一溝渠的該表面。
- 如申請專利範圍第1項所述的CMOS影像感測器的深溝渠隔離結構之製造方法，其中形成該第一介電襯層的方法包括熱氧化法、氮化法、介電層沉積製程或其組合。
- 如申請專利範圍第1項所述的CMOS影像感測器的深溝渠隔離結構之製造方法，其中形成該些第二溝渠之後更包括進行離子植入步驟，以鈍化該些第二溝渠的該表面。
- 如申請專利範圍第1項所述的CMOS影像感測器的深溝渠隔離結構之製造方法，其中形成該第二介電襯層的方法包括熱氧化法、氮化法、介電層沉積製程或其組合。
- 如申請專利範圍第1項所述的CMOS影像感測器的深溝渠隔離結構之製造方法，其中形成該些第一溝渠的步驟包括同時於該些光感測區以外的該基底中形成作為定位標記的溝渠。
- 如申請專利範圍第6項所述的CMOS影像感測器的深溝渠隔離結構之製造方法，其中形成該些第二溝渠之前更包括：使用紅外線對準儀器對準該定位標記，以進行該些第二溝渠與該些第一溝渠的對位。
- 如申請專利範圍第1項所述的CMOS影像感測器的深溝渠隔離結構之製造方法，其中該第一溝渠隔離結構與該第二溝渠隔離結構各自獨立地形成為介電層與導電層的多層結構或是由介電層組成的結構。
- 如申請專利範圍第1項所述的CMOS影像感測器的深溝渠隔離結構之製造方法，其中形成該些第一溝渠隔離結構之後以及在對該基底的該第二表面進行該鈍化處理之前更包括研磨或蝕刻該基底相對該第一表面的底面至該第二表面。
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Citations (2)
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| US7148525B2 (en) * | 2004-01-12 | 2006-12-12 | Micron Technology, Inc. | Using high-k dielectrics in isolation structures method, pixel and imager device |
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