TWI644438B - 高壓金屬氧化物半導體元件及其製造方法 - Google Patents

高壓金屬氧化物半導體元件及其製造方法 Download PDF

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Abstract

一種高壓MOS元件，包含:井區、本體區、閘極、源極、複數本體連接區域、以及汲極。複數本體連接區域形成於本體區中，其中各本體連接區域於該縱向上，位於該上表面下方並接觸於該上表面，且於橫向上鄰接或不鄰接於閘極。複數本體連接區域於寬度方向上大致平行排列且各鄰近之兩本體連接區域之間於寬度方向上不相鄰接。閘極具有多晶矽層，作為閘極之一且唯一的電性接點，且多晶矽層之所有部分皆具有第一導電型。

Description

高壓金屬氧化物半導體元件及其製造方法
本發明係有關一種高壓金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件，特別是指一種具有複數本體連接區域之高壓金屬氧化物半導體元件。本發明也有關於高壓金屬氧化物半導體元件之製造方法。
第1A與1B圖分別顯示一種先前技術之高壓金屬氧化物半導體元件(N型高壓MOS元件1與高壓MOS元件1’)之上視示意圖與對應之剖面示意圖。如第1A與1B圖所示，高壓MOS元件1與高壓MOS元件1’彼此鏡射排列，形成於半導體基板11，其中該半導體基板11於縱向上，具有相對之上表面11’與下表面11”。其中，高壓MOS元件1與高壓MOS元件1’分別包含：N型井區12、閘極13、N型源極14、P型本體區16、N型汲極17、以及P型本體連接區域18。其中N型源極14形成於P型本體區16中，且於P型本體區16中，具有本體連接區域18，用以作為P型本體區16之電性接點。一般而言，如圖所示，N型源極14與P型本體連接區域18在橫向上平行排列，其中N型源極14與閘極13在橫向上鄰接，而P型本體連接區域18不鄰接於閘極13。高壓MOS元件1與高壓MOS元件1’在橫向上彼此鏡射排列而共用本體連接區域18，可以減少整體電路的使用空間，降低整體電路的尺 寸。其中，單位間距d1為高壓MOS元件1在橫向上的長度，以單位間距d1來計算複數鏡射排列的高壓MOS元件1之尺寸。
第2A與2B圖分別顯示另一種先前技術之高壓金屬氧化物半導體元件(N型高壓MOS元件2與高壓MOS元件2’)之上視示意圖與對應之剖面示意圖。如第2A與2B圖所示，高壓MOS元件2與高壓MOS元件2’彼此鏡射排列，形成於半導體基板11，其中該半導體基板11於縱向上，具有相對之上表面11’與下表面11”。其中，高壓MOS元件2與高壓MOS元件2’分別包含：N型井區12、閘極23、N型源極24、P型本體區16、N型汲極17、以及P型本體連接區域28。其中N型源極24形成於P型本體區16中，且於P型本體區16中，具有本體連接區域28，用以作為P型本體區16之電性接點。
高壓MOS元件2與高壓MOS元件2’與第1A圖及第1B圖所示之高壓MOS元件1與高壓MOS元件1’不同之處，在於：如第2A圖所示，複數N型源極24與複數P型本體連接區域28在寬度方向上平行排列；閘極23包含複數N型閘極區域23’與P型閘極區域23”；且複數N型閘極區域23’與P型閘極區域23”在寬度方向上彼此交錯平行排列，且分別與對應之複數N型源極24與複數P型本體連接區域28在橫向上鄰接。相較於高壓MOS元件1與高壓MOS元件1’在橫向上彼此鏡射排列，而共用本體連接區域18，高壓MOS元件2與高壓MOS元件2’在橫向上彼此鏡射排列而共用源極24及本體連接區域18，可以進一步減少整體電路的使用空間，而進一步降低整體電路的尺寸。
比較高壓MOS元件1之單位間距d1與高壓MOS元件2之單位間距d2，其中因為高壓MOS元件1的單位間距d1包含源極14在橫向上完整的間距與本體連接區域18在橫向上一半的間距，即間距d1’；而高壓MOS 元件2的單位間距d2僅包含源極在橫向上一半的間距(且與本體連接區域28在寬度方向上重疊)，即間距d2’；比較之下，間距d2’約為間距d1’的三分之一，因此第2A與2B圖所示之高壓MOS元件2與高壓MOS元件2’在橫向上，明顯比第1A與1B圖所示之高壓MOS元件1與高壓MOS元件1’小，其更進一步的縮小了元件的尺寸。
然而，第2A與2B圖中所示之先前技術，其缺點在於，當本體連接區域28形成時，其所定義的離子植入步驟區域，往往包含了P型閘極區域23”，這是因為先前技術總是把閘極23視為自動對準的遮罩，可以自動對準本體連接區域28的範圍。然而，如此一來，P型雜質植入了閘極23，而形成P型閘極區域23”。當高壓元件MOS導通操作時，在N型閘極區域23’導通時(如第2D圖所示)，P型閘極區域23”下方的通道區並不導通(如第2E圖所示)，這使得高壓MOS元件2與高壓MOS元件2’的導通阻值明顯的升高。
有鑑於此，本發明即針對上述先前技術之不足，提出一種高壓MOS元件及其製造方法，可改善暫態響應，增加高壓MOS元件的應用範圍。
就其中一個觀點言，本發明提供了一種高壓金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件，形成於一半導體基板，其中該半導體基板於一縱向上，具有相對之一上表面與一下表面，包含：一井區，具有一第一導電型，該井區形成於該半導體基板中，且於該縱向上，位於該上表面下方並連接於該上表面；一本體區，具有一第二導電型，該本體區形成於該井區中，且於該縱向上，位於該上表面下方並連接於該上 表面；一閘極，形成於該上表面上，於該縱向上，部分該閘極堆疊並連接於部分該本體區之正上方；一源極，具有該第一導電型，該源極形成於該本體區中，且於該縱向上，該源極位於該上表面下方並接觸於該上表面，且於一橫向上鄰接於該閘極之一第一側；複數本體連接區域，具有該第二導電型，該複數本體連接區域形成於該本體區中，其中各該本體連接區域於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上鄰接或不鄰接於該閘極之該第一側，其中該複數本體連接區域於一寬度方向大致平行排列且各鄰近之兩該本體連接區域之間於該寬度方向不相鄰接；以及一汲極，具有該第一導電型，該汲極形成於該井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，位於該閘極之一第二側之外，且與該源極由該本體區以及該井區隔開；其中該閘極具有一多晶矽層，作為該閘極之一且唯一的電性接點，且該多晶矽層之所有部分皆具有該第一導電型。
在一較佳實施例中，該高壓MOS元件更包含一場氧化區，形成於該上表面上，且堆疊連接於部分該井區之正上方，其中於該橫向上，靠近該汲極側之部分該閘極，包含該閘極之該第二側，堆疊且連接於至少部分該場氧化區之正上方。
在一較佳實施例中，該複數本體連接區域分別於該橫向上鄰接該閘極之該第一側，且將該源極隔開為複數源極子區，其中該複數源極子區於該橫向上鄰接該閘極之該第一側，其中該複數源極子區於該寬度方向大致平行排列且各鄰近之兩該源極子區之間於該寬度方向不相鄰接。
在一較佳實施例中，該複數本體連接區域於該橫向上不鄰接於該閘極之該第一側，且該本體連接區域於該橫向上與該閘極之該第一側間至少隔開一預設間距。
在一較佳實施例中，該預設間距不小於0.05微米。
就另一個觀點言，本發明也提供了一種金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件製造方法，包含：提供一半導體基板，於一縱向上，具有相對之一上表面與一下表面；形成一井區於該半導體基板中，該井區具有一第一導電型，且於該縱向上，位於該上表面下方並連接於該上表面；形成一本體區於該第一導電型井區中，該本體區具有一第二導電型，且於該縱向上，位於該上表面下方並連接於該上表面；形成一閘極於該上表面上，於該縱向上，部分該閘極堆疊並連接於部分該本體區之正上方；形成一源極於該本體區中，該源極具有該第一導電型，且於該縱向上，該源極位於該上表面下方並接觸於該上表面，且於一橫向上鄰接於該閘極之一第一側；形成複數本體連接區域於該本體區中，該本體連接區域具有該第二導電型，其中各該本體連接區域於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上鄰接或不鄰接於該閘極之該第一側，其中該複數本體連接區域於一寬度方向大致平行排列且各鄰近之兩該本體連接區域之間於該寬度方向不相鄰接；以及形成一汲極於該井區中，該汲極具有該第一導電型，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，位於該閘極之一第二側之外，且與該源極由該本體區以及該井區隔開；其中該閘極具有一多晶矽層，作為該閘極之一且唯一的電性接點，且該多晶矽層之所有部分皆具有該第一導電型。
在一較佳實施例中，該MOS元件製造方法更包含以下步驟：形成一場氧化區於該上表面上，且堆疊連接於該井區之正上方，其中於該橫向上，靠近該汲極側之部分該閘極，包含該閘極之該第二側，堆疊且連接於至少部分該場氧化區之正上方。
在一較佳實施例中，該複數本體連接區域分別於該橫向上鄰接該閘極之該第一側，且將該源極隔開為複數源極子區，其中該複數源極子區於該橫向上鄰接該閘極之該第一側，其中該複數源極子區於該寬度方向大致平行排列且各鄰近之兩該源極子區之間於該寬度方向不相鄰接。
在一較佳實施例中，該複數本體連接區域於該橫向上不鄰接於該閘極之該第一側，且該本體連接區域於該橫向上與該閘極之該第一側間至少隔開一預設間距。
在一較佳實施例中，該預設間距不小於0.05微米。
在一較佳實施例中，該形成該閘極之步驟，包括：以形成該源極及/或該汲極之同一第一離子植入製程步驟，將第一導電型之雜質，以加速離子束的形式，植入該多晶矽層中；以及形成一光阻層以遮蔽該閘極，以在形成該複數本體連接區域之一第二離子植入製程步驟中，防止第二導電型之雜質，以加速離子束的形式，植入該多晶矽層中。
在一較佳實施例中，該形成該閘極之步驟，包括：以形成該源極及/或該汲極之同一第一離子植入製程步驟，將第一導電型之雜質，以加速離子束的形式，植入該多晶矽層中；以及以一第二離子植入製程步驟，將第一導電型之雜質，以加速離子束的形式，植入該多晶矽層中，以將該多晶矽層中，具有第二導電型之區域，皆補償反轉為第一導電型，使得該多晶矽層之所有部分皆具有第一導電型
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
1,1’,2,2’,3,4,5,6‧‧‧高壓MOS元件
11‧‧‧半導體基板
11’‧‧‧上表面
11”‧‧‧下表面
12‧‧‧井區
13,23,33,53,83‧‧‧閘極
14,24,34,44‧‧‧源極
16‧‧‧本體區
17‧‧‧汲極
18,28,38,48‧‧‧本體連接區域
20,20’‧‧‧場氧化區
16’,17’,34’,38’,44’,48’,83’‧‧‧光阻層
23”‧‧‧P型閘極區域
341‧‧‧源極子區
531,831‧‧‧閘極補償區
A-A’‧‧‧剖線
B-B’‧‧‧剖線
d1,d2‧‧‧單位間距
d1’,d2’‧‧‧間距
dp‧‧‧預設間距
S1‧‧‧第一側
S2‧‧‧第二側
第1A與1B圖分別顯示一種先前技術之高壓金屬氧化物半導體(MOS)元件之上視示意圖與對應之剖面示意圖。
第2A-2E圖顯示另一種先前技術之上視示意圖與剖面示意圖。
第3A-3C圖顯示本發明之第一個實施例。
第4A-4C圖顯示本發明之第二個實施例。
第5A-5C圖顯示本發明之第三個實施例。
第6A-6C圖顯示本發明之第四個實施例。
第7A-7N圖顯示本發明之第五個實施例。
第8A-8Q圖顯示本發明之第六個實施例。
第9A-9F圖顯示本發明之第七個實施例。
第10A-10N圖顯示本發明之第八個實施例。
第11A-11Q圖顯示本發明之第九個實施例。
第12A-12F圖顯示本發明之第十個實施例。
本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參閱第3A、3B與3C圖顯示本發明之第一個實施例，圖中分別顯示本發明之高壓金屬氧化物半導體(MOS)元件的一種實施例(高壓MOS元件3)之上視圖與對應之第一剖面圖(對應於上視圖之剖線A-A’)及第二剖面圖(對應於上視圖之剖線B-B’)。如第3A、3B與3C圖所示，高壓MOS元件3形成於一半導體基板11，其於一縱向上(如第3B或3C圖中之虛線箭號方向，下同)，具有相對之一上表面11’與一下表面11”；高壓MOS 元件3包含：井區12、本體區16、汲極17、閘極33、源極34、以及本體連接區域38。
請繼續參閱第3A、3B與3C圖，其中，井區12具有第一導電型，形成於半導體基板11中，且於縱向上，位於上表面11’下方並連接於該上表面11’。本體區16具有第二導電型，形成於井區12中，且於縱向上，位於上表面11’下方並連接於該上表面11’。閘極13形成於上表面11’上，且於縱向上，部分閘極33堆疊並連接於本體區16之正上方，需說明的是，閘極33在縱向垂直投影與第二導電型本體區16重疊之處，係為高壓MOS元件3之通道區(如第3B圖中虛線方框所示意)，且閘極33包括具有導電性的多晶矽層、與上表面11’連接的介電層、以及具有電絕緣特性之間隔層，此為本領域具有通常知識所熟知，在此不予贅述。
請繼續參閱第3A、3B與3C圖，源極34具有第一導電型，形成於本體區16中，於縱向上，源極34位於上表面11’下方並接觸於該上表面11’，且於橫向上(如第3B或3C圖中之實線箭號方向，下同)鄰接於閘極33之第一側S1。複數本體連接區域38具有第二導電型，皆形成於本體區16中，各本體連接區域38於縱向上，位於上表面11’下方並接觸於上表面11’，且在本實施例中，各本體連接區域38於橫向上鄰接於閘極13之第一側S1，複數本體連接區域38於一寬度方向(如第3A圖中「寬度方向」之箭號所示，下同)大致平行排列且各鄰近之兩本體連接區域38之間於寬度方向至少部分不相鄰接；如第3A圖所示，在一較佳實施例中，各鄰近之兩本體連接區域38之間於寬度方向不相鄰接。在本實施例中，複數本體連接區域38分別於橫向上鄰接閘極33之第一側S1，且將源極34隔開為複數源極子區341，其中複數源極子區341於橫向上鄰接閘極13之第一側S1，其中複數源極子區341於寬度方向大致平行排列且各鄰近之兩源極子區341之間於寬 度方向不相鄰接。汲極17具有第一導電型，形成於井區12中，且於縱向上，位於上表面11’下方並接觸於上表面11’，且於橫向上，位於閘極13之第二側S2之外，且與源極34由本體區16以及井區12隔開。
需說明的是，前述之「第一導電型」與「第二導電型」係指於高壓MOS元件中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於前述之井區、本體區、本體連接區域、源極、汲極與閘極等區域)內，使得半導體組成區域成為第一或第二導電型(例如但不限於第一導電型為N型，而第二導電型為P型，或反之亦可)。
此外需說明的是，所謂的高壓MOS元件，係指於正常操作時，施加於汲極的電壓高於一特定之電壓，例如5V；本實施例中，高壓MOS元件3的汲極17與通道區之間，以井區12隔開，且本體區16與汲極17之橫向距離(漂移區長度)根據正常操作時所承受的操作電壓而調整，因而可操作於前述較高之特定電壓。其中，通道區為受控於閘極而導通或不導通的區域，漂移區之長度用以調整操作電壓，此皆為本領域中具有通常知識者所熟知，在此不予贅述。
值得注意的是，本發明優於先前技術的其中一個技術特徵，在於：根據本發明，以第3A、3B與3C圖所示之實施例為例，當複數本體連接區域38形成時，其所定義的離子植入步驟區域，不包含閘極33的任何部分，相較於先前技術因為把閘極23視為自動對準的遮罩，而使P型雜質植入了閘極23，而形成P型閘極區域23”，本實施例之閘極33之多晶矽層，作為閘極33之一且唯一的電性接點，且根據本發明之多晶矽層之所有部分皆具有第一導電型，不包含任何第二導電型部分。當高壓MOS元件導通操作時，根據本發明之高壓MOS元件3，比先前技術高壓MOS元件2的導通阻值明顯的降低。此外，場氧化區20’並不限於如圖所示之區域氧 化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構。
請參閱第4A至4C圖顯示本發明之第二個實施例，圖中分別顯示根據本發明之高壓金屬氧化物半導體的一種實施例(高壓MOS元件4)之上視圖(第4A圖)與第一剖面圖(第4B圖，對應於上視圖第4A圖之剖線A-A’)及第二剖面圖(第4C圖，對應於上視圖第4A圖之剖線B-B’)。高壓MOS元件4相似於前述之高壓MOS元件3，在本實施例中，高壓MOS元件4之複數本體連接區域48於橫向上不鄰接於閘極33之第一側S1，且本體連接區域48於橫向上與閘極33之第一側S1間至少隔開預設間距dp。且在本實施例中，源極44未被複數本體連接區域48分割為複數的源極子區，而為一完全連接的區域。
值得注意的是，在第二個實施例中，預設間距dp不小於0.05微米，這是考慮到設計規則(design rule)的誤差範圍，在一種較佳的實施例中，預設間距dp為0.1微米。
第5A-5C圖顯示本發明之第三個實施例，圖中分別顯示根據本發明之高壓金屬氧化物半導體的一種實施例(高壓MOS元件5)之上視圖(第5A圖)與第一剖面圖(第5B圖，對應於上視圖第5A圖之剖線A-A’)及第二剖面圖(第5C圖，對應於上視圖第5A圖之剖線B-B’)。高壓MOS元件5相似於前述之高壓MOS元件3，但在本實施例中，高壓MOS元件5更包含場氧化區20’，形成於上表面11’上，且堆疊連接於部分井區12之正上方，其中於橫向上，靠近汲極17側之部分閘極53，包含閘極53之第二側S2，堆疊且連接於至少部分場氧化區20’之正上方。
請參閱第6A至6C圖顯示本發明之第四個實施例，圖中分別顯示根據本發明之高壓金屬氧化物半導體的一種實施例(高壓MOS元件6) 之上視圖(第6A圖)與第一剖面圖(第6B圖，對應於上視圖第6A圖之剖線A-A’)及第二剖面圖(第6C圖，對應於上視圖第6A圖之剖線B-B’)。高壓MOS元件6相似於前述之高壓MOS元件5，在本實施例中，高壓MOS元件6之複數本體連接區域48於橫向上不鄰接於閘極53之第一側S1，且本體連接區域48於橫向上與閘極53之第一側S1間至少隔開預設間距dp。且在本實施例中，源極44未被複數本體連接區域48分割為複數的源極子區，而為一完全連接的區域。
第7A-7N圖顯示本發明之第五個實施例。本實施例顯示根據本發明的一種高壓MOS元件製造方法。以第一個實施例中高壓MOS元件3為例，首先，如第7A圖所示之上視示意圖與第7B圖所示之剖面示意圖(對應於上視圖第7A圖之剖線A-A’)，提供半導體基板11，其中，半導體基板11例如但不限於為P型矽基板，當然亦可以為其他半導體基板。半導體基板11於一縱向(如第7B圖中之虛線箭號方向)上，具有相對之一上表面11’與一下表面11”。接著，如第7A圖與第7B圖所示，形成第一導電型井區12於半導體基板11中，且於縱向上，位於上表面11’下方並連接於該上表面11’；其中，形成第一導電型井區12的方法，例如但不限於以微影製程、離子植入製程、與熱製程形成，此為本領域中具有通常知識者所熟知，在此不予贅述。
接著，如第7C圖所示之上視示意圖與第7D圖所示之剖面示意圖(對應於上視圖第7C圖之剖線A-A’)形成場氧化區20，用以定義高壓MOS元件3之作用區。接下來，如第7E圖所示之上視示意圖與第7F圖所示之剖面示意圖(對應於上視圖第7E圖之剖線A-A’)，如圖所示，以光阻層16’作為遮罩，以定義第二導電型本體區16的離子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以 形成第二導電型本體區16於第一導電型井區12中，且於縱向上，位於上表面11’下方並連接於該上表面11’。
接下來，如第7G圖所示之上視示意圖與第7H圖所示之剖面示意圖(對應於上視圖第7G圖之剖線A-A’)，如圖所示，形成尚未摻雜之閘極33於上表面11’上，且於縱向上，部分閘極33堆疊並連接於部分第二導電型本體區16之正上方。
接下來，如第7I圖所示之上視示意圖、第7J圖所示之剖面示意圖(對應於上視圖第7I圖之剖線A-A’)與第7K圖所示之剖面示意圖(對應於上視圖第7I圖之剖線B-B’)，如圖所示，以場氧化區20、光阻層34’以及光阻層17’作為遮罩，以定義閘極33、複數第一導電型源極子區341與汲極17的離子植入區，並以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入定義的區域內以分別形成閘極33的第一導電型多晶矽層、第一導電型源極34(包含複數第一導電型源極子區341)於第二導電型本體區16中、與汲極17於井區12中，且於縱向上，第一導電型源極34與汲極17皆位於上表面11’下方並接觸於該上表面11’。其中，以形成源極34及汲極17之同一離子植入製程步驟，如第7J圖中，向下的虛線箭頭所示意，將第一導電型之雜質，以加速離子束的形式，植入多晶矽層中。第一導電型汲極17於縱向上，位於上表面11’下方並接觸於上表面11’，且於橫向上，與第一導電型源極區域34之間，由第二導電型本體區16以及第一導電型井區12隔開。
接下來，如第7L圖所示之上視示意圖、第7M圖所示之剖面示意圖(對應於上視圖第7L圖之剖線A-A’)與第7N圖所示之剖面示意圖(對應於上視圖第7L圖之剖線B-B’)，以光阻層38’作為遮罩，以定義複數第二導電型本體連接區域38的離子植入區，並以離子植入製程步驟，將第 二導電型雜質，以加速離子的形式，植入定義的區域內以形成複數第二導電型本體連接區域38於第二導電型本體區16中，各本體連接區域38於縱向上，位於上表面11’下方並接觸於上表面11’，且在本實施例中，各本體連接區域38於橫向上鄰接於閘極33之第一側S1，複數本體連接區域38於寬度方向大致平行排列且各鄰近之兩本體連接區域38之間於寬度方向至少部分不相鄰接。在本實施例中，各鄰近之兩本體連接區域38之間於寬度方向不相鄰接。在本實施例中，複數本體連接區域38分別於橫向上鄰接閘極33之第一側S1，且將源極34隔開為複數源極子區341，其中複數源極子區341於橫向上鄰接閘極33之第一側S1，其中複數源極子區341於寬度方向大致平行排列且各鄰近之兩源極子區341之間於寬度方向不相鄰接。在本實施例中，形成光阻層38’以遮蔽閘極33，以在形成複數本體連接區域38之離子植入製程步驟中，防止第二導電型之雜質，以加速離子束的形式，植入閘極33之多晶矽層中。
值得注意的是，本發明優於先前技術的其中一個技術特徵，在於：根據本發明，以第7A-7N圖所示之實施例為例，當複數本體連接區域38形成時，其所定義的離子植入步驟區域，不包含閘極33的任何部分，也就是說，當複數本體連接區域38形成時，閘極33完全由光阻層38’所遮蔽，以避免第二導電型離子植入閘極33。相較於第2A-2E圖所示之先前技術，其因為把閘極23視為自動對準的遮罩，或是為了複數本體連接區域28的製程精確度的選擇較為低精確度的微影製成步驟，而使P型雜質植入了閘極23，而形成P型閘極區域23”，本實施例之閘極33之多晶矽層，作為閘極33之一且唯一的電性接點，且根據本發明之多晶矽層之所有部分皆具有第一導電型，不包含任何第二導電型部分。當高壓MOS元件導通操作 時，根據本發明之高壓MOS元件3，比先前技術高壓MOS元件2的導通阻值明顯的降低。
第8A-8Q圖顯示本發明之第六個實施例。本實施例顯示根據本發明的一種高壓MOS元件製造方法。以第一個實施例中高壓MOS元件3為例，首先，如第8A圖所示之上視示意圖與第8B圖所示之剖面示意圖(對應於上視圖第8A圖之剖線A-A’)，提供半導體基板11，其中，半導體基板11例如但不限於為P型矽基板，當然亦可以為其他半導體基板。半導體基板11於一縱向(如第8B圖中之虛線箭號方向)上，具有相對之一上表面11’與一下表面11”。接著，如第8A圖與第8B圖所示，形成第一導電型井區12於半導體基板11中，且於縱向上，位於上表面11’下方並連接於該上表面11’；其中，形成第一導電型井區12的方法，例如但不限於以微影製程、離子植入製程、與熱製程形成，此為本領域中具有通常知識者所熟知，在此不予贅述。
接著，如第8C圖所示之上視示意圖與第8D圖所示之剖面示意圖(對應於上視圖第8C圖之剖線A-A’)形成場氧化區20，用以定義高壓MOS元件3之作用區。接下來，如第8E圖所示之上視示意圖與第8F圖所示之剖面示意圖(對應於上視圖第8E圖之剖線A-A’)，如圖所示，以光阻層16’作為遮罩，以定義第二導電型本體區16的離子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以形成第二導電型本體區16於第一導電型井區12中，且於縱向上，位於上表面11’下方並連接於該上表面11’。
接下來，如第8G圖所示之上視示意圖與第8H圖所示之剖面示意圖(對應於上視圖第8G圖之剖線A-A’)，如圖所示，形成尚未摻雜之 閘極83於上表面11’上，且於縱向上，部分閘極83堆疊並連接於部分第二導電型本體區16之正上方。
接下來，如第8I圖所示之上視示意圖、第8J圖所示之剖面示意圖(對應於上視圖第8I圖之剖線A-A’)與第8K圖所示之剖面示意圖(對應於上視圖第8I圖之剖線B-B’)，如圖所示，以場氧化區20、光阻層34’以及光阻層17’作為遮罩，以定義複數第一導電型源極子區341、汲極17與閘極83中第一導電型多晶矽層的離子植入區，並以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入定義的區域內以分別形成閘極83的第一導電型多晶矽層、第一導電型源極34(包含複數第一導電型源極子區341)於第二導電型本體區16中、與汲極17於井區12中，且於縱向上，第一導電型源極34與汲極17皆位於上表面11’下方並接觸於該上表面11’。其中，其中，以形成源極34及汲極17之同一離子植入製程步驟，如第7J圖中，向下的虛線箭頭所示意，將第一導電型之雜質，以加速離子束的形式，植入多晶矽層中。第一導電型汲極17於縱向上，位於上表面11’下方並接觸於上表面11’，且於橫向上，與第一導電型源極區域34由第二導電型本體區16以及第一導電型井區12隔開。
接下來，如第8L圖所示之上視示意圖、第8M圖所示之剖面示意圖(對應於上視圖第8L圖之剖線A-A’)與第8N圖所示之剖面示意圖(對應於上視圖第8L圖之剖線B-B’)，以光阻層38’作為遮罩，以定義複數第二導電型本體連接區域38與閘極83中第二導電型多晶矽層的離子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以形成閘極83中第二導電型多晶矽層與複數第二導電型本體連接區域38於第二導電型本體區16中，各本體連接區域38於縱向上，位於上表面11’下方並接觸於上表面11’，且在本實施例中，各本體連接區 域38於橫向上鄰接於閘極83之第一側S1，複數本體連接區域38於寬度方向大致平行排列且各鄰近之兩本體連接區域38之間於寬度方向至少部分不相鄰接。在本實施例中，各鄰近之兩本體連接區域38之間於寬度方向不相鄰接。在本實施例中，複數本體連接區域38分別於橫向上鄰接閘極83之第一側S1，且將源極34隔開為複數源極子區341，其中複數源極子區341於橫向上鄰接閘極83之第一側S1，其中複數源極子區341於寬度方向大致平行排列且各鄰近之兩源極子區341之間於寬度方向不相鄰接。在本實施例中，在第二導電型雜質，以加速離子的形式(如圖中向下的虛線箭頭所示意)，植入定義的區域內以形成複數第二導電型本體連接區域38時，也將第二導電型雜質，以加速離子的形式，植入部分閘極83中，如第8M圖與第8N圖所示意。
接下來，如第8O圖所示之上視示意圖、第8P圖所示之剖面示意圖(對應於上視圖第8O圖之剖線A-A’)與第8Q圖所示之剖面示意圖(對應於上視圖第8O圖之剖線B-B’)，以光阻層83’作為遮罩，以定義閘極補償區831的離子植入區，並以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入多晶矽層中定義的區域內，以將閘極83的多晶矽層之部分具有第二導電型之區域，皆補償反轉為第一導電型，使得多晶矽層之所有部分皆具有第一導電型。
第9A-9F圖顯示本發明之第七個實施例。本實施例顯示根據本發明的一種高壓MOS元件製造方法。以第4A-4C圖所示本發明之第二個實施例中高壓MOS元件4為例。前面的製造方法步驟與第7A-7H圖所示本發明之第五個實施例相同，請參閱第7A-7H圖。
接下來，如第9A圖所示之上視示意圖、第9B圖所示之剖面示意圖(對應於上視圖第9A圖之剖線A-A’)與第9C圖所示之剖面示意圖 (對應於上視圖第9A圖之剖線B-B’)，如圖所示，以場氧化區20、光阻層44’以及光阻層17’作為遮罩，以定義閘極33、第一導電型源極44與汲極17的離子植入區，並以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入定義的區域內以分別形成閘極33的第一導電型多晶矽層、第一導電型源極44於第二導電型本體區16中、與汲極17於井區12中，且於縱向上，第一導電型源極44與汲極17皆位於上表面11’下方並接觸於該上表面11’。其中，以形成源極44及汲極17之同一離子植入製程步驟，如第9B與9C圖中，向下的虛線箭頭所示意，將第一導電型之雜質，以加速離子束的形式，植入多晶矽層中。第一導電型汲極17於縱向上，位於上表面11’下方並接觸於上表面11’，且於橫向上，與第一導電型源極44之間，由第二導電型本體區16以及第一導電型井區12隔開。
接下來，如第9D圖所示之上視示意圖、第9E圖所示之剖面示意圖(對應於上視圖第9D圖之剖線A-A’)與第9F圖所示之剖面示意圖(對應於上視圖第9D圖之剖線B-B’)，以光阻層48’作為遮罩，以定義複數第二導電型本體連接區域48的離子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以形成複數第二導電型本體連接區域48於第二導電型本體區16中，各本體連接區域48於縱向上，位於上表面11’下方並接觸於上表面11’，且在本實施例中，各本體連接區域48於橫向上不鄰接於閘極33之第一側S1，複數本體連接區域48於寬度方向大致平行排列且各鄰近之兩本體連接區域48之間於寬度方向至少部分不相鄰接。在本實施例中，各鄰近之兩本體連接區域48之間於寬度方向不相鄰接。在本實施例中，複數本體連接區域48分別於橫向上，不鄰接閘極33之第一側S1，且使源極44於橫向上鄰接閘極33之第一側S1。在本實施例中，形成光阻層48’以遮蔽閘極33，以在形成複數本體連接區域48之 離子植入製程步驟中，防止第二導電型之雜質，以加速離子束的形式，植入閘極33之多晶矽層中。
值得注意的是，本實施例與第7A-7N圖所示之第五個實施不同之處，在於：在本實施例中，高壓MOS元件4之複數本體連接區域48於橫向上不鄰接於閘極33之第一側S1，且本體連接區域48於橫向上與閘極33之第一側S1間至少隔開預設間距dp。且在本實施例中，源極44未被複數本體連接區域48分割為複數的源極子區，而為一完全連接的區域。
第10A-10N圖顯示本發明之第八個實施例。本實施例顯示根據本發明的一種高壓MOS元件製造方法。以第5A-5C圖所示本發明之第三個實施例高壓MOS元件5為例，首先，如第10A圖所示之上視示意圖與第10B圖所示之剖面示意圖(對應於上視圖第10A圖之剖線A-A’)，提供半導體基板11，其中，半導體基板11例如但不限於為P型矽基板，當然亦可以為其他半導體基板。半導體基板11於一縱向(如第10B圖中之虛線箭號方向)上，具有相對之一上表面11’與一下表面11”。接著，如第10A圖與第10B圖所示，形成第一導電型井區12於半導體基板11中，且於縱向上，位於上表面11’下方並連接於該上表面11’；其中，形成第一導電型井區12的方法，例如但不限於以微影製程、離子植入製程、與熱製程形成，此為本領域中具有通常知識者所熟知，在此不予贅述。
接著，如第10C圖所示之上視示意圖與第10D圖所示之剖面示意圖(對應於上視圖第10C圖之剖線A-A’)形成場氧化區20，用以定義高壓MOS元件5之作用區；同時形成場氧化區20’於11’上表面上，且堆疊連接於井區12之正上方。接下來，如第10E圖所示之上視示意圖與第10F圖所示之剖面示意圖(對應於上視圖第10E圖之剖線A-A’)，如圖所示，以光阻層16’作為遮罩，以定義第二導電型本體區16的離子植入區，並以離子植 入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以形成第二導電型本體區16於第一導電型井區12中，且於縱向上，位於上表面11’下方並連接於該上表面11’。
接下來，如第10G圖所示之上視示意圖與第10H圖所示之剖面示意圖(對應於上視圖第10G圖之剖線A-A’)，如圖所示，形成尚未摻雜之閘極53於上表面11’上，其中場氧化區20’於橫向上，靠近汲極17側(請參閱第5A-5C圖)之部分閘極53，包含閘極53之第二側S2，堆疊且連接於至少部分場氧化區20’之正上方，且於縱向上，部分閘極53堆疊並連接於部分第二導電型本體區16之正上方。
接下來，如第10I圖所示之上視示意圖、第10J圖所示之剖面示意圖(對應於上視圖第10I圖之剖線A-A’)與第10K圖所示之剖面示意圖(對應於上視圖第10I圖之剖線B-B’)，如圖所示，以場氧化區20以及光阻層34’作為遮罩，以定義閘極53、複數第一導電型源極子區341與汲極17的離子植入區，並以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入定義的區域內以分別形成閘極53的第一導電型多晶矽層、第一導電型源極34(包含複數第一導電型源極子區341)於第二導電型本體區16中、與汲極17於井區12中，且於縱向上，第一導電型源極34與汲極17皆位於上表面11’下方並接觸於該上表面11’。其中，以形成源極34及汲極17之同一離子植入製程步驟，如第10J與10K圖中，向下的虛線箭頭所示意，將第一導電型之雜質，以加速離子束的形式，植入多晶矽層中。第一導電型汲極17於縱向上，位於上表面11’下方並接觸於上表面11’，且於橫向上，與第一導電型源極區域34之間，由第二導電型本體區16以及第一導電型井區12隔開。
接下來，如第10L圖所示之上視示意圖、第10M圖所示之剖面示意圖(對應於上視圖第10L圖之剖線A-A’)與第10N圖所示之剖面示意圖(對應於上視圖第10L圖之剖線B-B’)，以光阻層38’作為遮罩，以定義複數第二導電型本體連接區域38的離子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以形成複數第二導電型本體連接區域38於第二導電型本體區16中，各本體連接區域38於縱向上，位於上表面11’下方並接觸於上表面11’，且在本實施例中，各本體連接區域38於橫向上鄰接於閘極33之第一側S1，複數本體連接區域38於寬度方向大致平行排列且各鄰近之兩本體連接區域38之間於寬度方向至少部分不相鄰接。在本實施例中，各鄰近之兩本體連接區域38之間於寬度方向不相鄰接。在本實施例中，複數本體連接區域38分別於橫向上鄰接閘極33之第一側S1，且將源極34隔開為複數源極子區341，其中複數源極子區341於橫向上鄰接閘極33之第一側S1，其中複數源極子區341於寬度方向大致平行排列且各鄰近之兩源極子區341之間於寬度方向不相鄰接。在本實施例中，形成光阻層38’以遮蔽閘極33，以在形成複數本體連接區域38之離子植入製程步驟中，防止第二導電型之雜質，以加速離子束的形式，植入閘極33之多晶矽層中。
值得注意的是，本發明優於先前技術的其中一個技術特徵，在於：根據本發明，以第10A-10N圖所示之實施例為例，當複數本體連接區域38形成時，其所定義的離子植入步驟區域，不包含閘極53的任何部分，也就是說，當複數本體連接區域38形成時，閘極53完全由光阻層38’所遮蔽，以避免第二導電型離子植入閘極53。相較於第2A-2E圖所示之先前技術，其因為把閘極23視為自動對準的遮罩，或是為了複數本體連接區域28的製程精確度的選擇較為低精確度的微影製成步驟，而使P型雜質植 入了閘極23，而形成P型閘極區域23”，本實施例之閘極53之多晶矽層，作為閘極53之一且唯一的電性接點，且根據本發明之多晶矽層之所有部分皆具有第一導電型，不包含任何第二導電型部分。當高壓MOS元件導通操作時，根據本發明之高壓MOS元件5，比先前技術高壓MOS元件2的導通阻值明顯的降低。
第11A-11Q圖顯示本發明之第九個實施例。本實施例顯示根據本發明的一種高壓MOS元件製造方法。以第三個實施例中高壓MOS元件5為例，首先，如第11A圖所示之上視示意圖與第11B圖所示之剖面示意圖(對應於上視圖第11A圖之剖線A-A’)，提供半導體基板11，其中，半導體基板11例如但不限於為P型矽基板，當然亦可以為其他半導體基板。半導體基板11於一縱向(如第11B圖中之虛線箭號方向)上，具有相對之一上表面11’與一下表面11”。接著，如第11A圖與第11B圖所示，形成第一導電型井區12於半導體基板11中，且於縱向上，位於上表面11’下方並連接於該上表面11’；其中，形成第一導電型井區12的方法，例如但不限於以微影製程、離子植入製程、與熱製程形成，此為本領域中具有通常知識者所熟知，在此不予贅述。
接著，如第11C圖所示之上視示意圖與第11D圖所示之剖面示意圖(對應於上視圖第11C圖之剖線A-A’)形成場氧化區20，用以定義高壓MOS元件5之作用區；同時形成場氧化區20’於11’上表面上，且堆疊連接於井區12之正上方。接下來，如第11E圖所示之上視示意圖與第11F圖所示之剖面示意圖(對應於上視圖第11E圖之剖線A-A’)，如圖所示，以光阻層16’作為遮罩，以定義第二導電型本體區16的離子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內 以形成第二導電型本體區16於第一導電型井區12中，且於縱向上，位於上表面11’下方並連接於該上表面11’。
接下來，如第11G圖所示之上視示意圖與第11H圖所示之剖面示意圖(對應於上視圖第11G圖之剖線A-A’)，如圖所示，形成尚未摻雜之閘極53於上表面11’上，且於縱向上，部分閘極53堆疊並連接於部分第二導電型本體區16之正上方。
接下來，如第11I圖所示之上視示意圖、第11J圖所示之剖面示意圖(對應於上視圖第11I圖之剖線A-A’)與第11K圖所示之剖面示意圖(對應於上視圖第11I圖之剖線B-B’)，如圖所示，以場氧化區20以及光阻層34’作為遮罩，以定義複數第一導電型源極子區341、汲極17與閘極53中第一導電型多晶矽層的離子植入區，並以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入定義的區域內以分別形成閘極53的第一導電型多晶矽層、第一導電型源極34(包含複數第一導電型源極子區341)於第二導電型本體區16中、與汲極17於井區12中，且於縱向上，第一導電型源極34與汲極17皆位於上表面11’下方並接觸於該上表面11’。其中，其中，以形成源極34及汲極17之同一離子植入製程步驟，如第11J圖中，向下的虛線箭頭所示意，將第一導電型之雜質，以加速離子束的形式，植入多晶矽層中。第一導電型汲極17於縱向上，位於上表面11’下方並接觸於上表面11’，且於橫向上，與第一導電型源極區域34由第二導電型本體區16以及第一導電型井區12隔開。
接下來，如第11L圖所示之上視示意圖、第11M圖所示之剖面示意圖(對應於上視圖第11L圖之剖線A-A’)與第11N圖所示之剖面示意圖(對應於上視圖第11L圖之剖線B-B’)，以光阻層38’作為遮罩，以定義複數第二導電型本體連接區域38與閘極53中第二導電型多晶矽層的離 子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以形成閘極53中第二導電型多晶矽層與複數第二導電型本體連接區域38於第二導電型本體區16中，各本體連接區域38於縱向上，位於上表面11’下方並接觸於上表面11’，且在本實施例中，各本體連接區域38於橫向上鄰接於閘極53之第一側S1，複數本體連接區域38於寬度方向大致平行排列且各鄰近之兩本體連接區域38之間於寬度方向至少部分不相鄰接。在本實施例中，各鄰近之兩本體連接區域38之間於寬度方向不相鄰接。在本實施例中，複數本體連接區域38分別於橫向上鄰接閘極53之第一側S1，且將源極34隔開為複數源極子區341，其中複數源極子區341於橫向上鄰接閘極53之第一側S1，其中複數源極子區341於寬度方向大致平行排列且各鄰近之兩源極子區341之間於寬度方向不相鄰接。在本實施例中，在第二導電型雜質，以加速離子的形式(如圖中向下的虛線箭頭所示意)，植入定義的區域內以形成複數第二導電型本體連接區域38時，也將第二導電型雜質，以加速離子的形式，植入部分閘極53中，如第11M圖與第11N圖所示意。
接下來，如第11O圖所示之上視示意圖、第11P圖所示之剖面示意圖(對應於上視圖第11O圖之剖線A-A’)與第11Q圖所示之剖面示意圖(對應於上視圖第11O圖之剖線B-B’)，以光阻層53’作為遮罩，以定義閘極補償區531的離子植入區，並以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入多晶矽層中定義的區域內，以將閘極53的多晶矽層之部分具有第二導電型之區域，皆補償反轉為第一導電型，使得多晶矽層之所有部分皆具有第一導電型。
第12A-12F圖顯示本發明之第十個實施例。本實施例顯示根據本發明的一種高壓MOS元件製造方法。以第6A-6C圖所示本發明之第四 個實施例中高壓MOS元件6為例。前面的製造方法步驟與第10A-10H圖所示本發明之第八個實施例相同，請參閱第10A-10H圖。
接下來，如第12A圖所示之上視示意圖、第12B圖所示之剖面示意圖(對應於上視圖第12A圖之剖線A-A’)與第12C圖所示之剖面示意圖(對應於上視圖第12A圖之剖線B-B’)，如圖所示，以場氧化區20以及光阻層44’作為遮罩，以定義閘極53、第一導電型源極44與汲極17的離子植入區，並以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入定義的區域內以分別形成閘極53的第一導電型多晶矽層、第一導電型源極44於第二導電型本體區16中、與汲極17於井區12中，且於縱向上，第一導電型源極44與汲極17皆位於上表面11’下方並接觸於該上表面11’。其中，以形成源極44及汲極17之同一離子植入製程步驟，如第12B與12C圖中，向下的虛線箭頭所示意，將第一導電型之雜質，以加速離子束的形式，植入多晶矽層中。第一導電型汲極17於縱向上，位於上表面11’下方並接觸於上表面11’，且於橫向上，與第一導電型源極44之間，由第二導電型本體區16以及第一導電型井區12隔開。
接下來，如第12D圖所示之上視示意圖、第12E圖所示之剖面示意圖(對應於上視圖第12D圖之剖線A-A’)與第12F圖所示之剖面示意圖(對應於上視圖第12D圖之剖線B-B’)，以光阻層48’作為遮罩，以定義複數第二導電型本體連接區域48的離子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以形成複數第二導電型本體連接區域48於第二導電型本體區16中，各本體連接區域48於縱向上，位於上表面11’下方並接觸於上表面11’，且在本實施例中，各本體連接區域48於橫向上不鄰接於閘極33之第一側S1，複數本體連接區域48於寬度方向大致平行排列且各鄰近之兩本體連接區域48之間於寬度 方向至少部分不相鄰接。在本實施例中，各鄰近之兩本體連接區域48之間於寬度方向不相鄰接。在本實施例中，複數本體連接區域48分別於橫向上，不鄰接閘極53之第一側S1，且使源極44於橫向上鄰接閘極53之第一側S1。在本實施例中，形成光阻層48’以遮蔽閘極53，以在形成複數本體連接區域48之離子植入製程步驟中，防止第二導電型之雜質，以加速離子束的形式，植入閘極53之多晶矽層中。
值得注意的是，本實施例與第10A-10N圖所示之第八個實施不同之處，在於：在本實施例中，高壓MOS元件6之複數本體連接區域48於橫向上不鄰接於閘極53之第一側S1，且本體連接區域48於橫向上與閘極53之第一側S1間至少隔開預設間距dp。且在本實施例中，源極44未被複數本體連接區域48分割為複數的源極子區，而為一完全連接的區域。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如臨界電壓調整區等；再如，微影技術並不限於光罩技術，亦可包含電子束微影技術；再如，導電型P型與N型可以互換，只需要其他區域亦作相應的互換極可。本發明的範圍應涵蓋上述及其他所有等效變化。此外，在本發明之相同精神下，熟悉本技術者可以思及各種等效變化以及各種組合，例如，本發明亦可應用於其他型式之高壓元件中。由此可知，在本發明之相同精神下，熟悉本技術者可以思及各種等效變化以及各種組合，其組合方式甚多，在此不一一列舉說明。因此，本發明的範圍應涵蓋上述及其他所有等效變化。

Claims (10)

  1. 一種高壓金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件製造方法，包含：提供一半導體基板，於一縱向上，具有相對之一上表面與一下表面；形成一井區於該半導體基板中，該井區具有一第一導電型，且於該縱向上，位於該上表面下方並連接於該上表面；形成一本體區於該第一導電型井區中，該本體區具有一第二導電型，且於該縱向上，位於該上表面下方並連接於該上表面；形成一閘極於該上表面上，於該縱向上，部分該閘極堆疊並連接於部分該本體區之正上方；形成一源極於該本體區中，該源極具有該第一導電型，且於該縱向上，該源極位於該上表面下方並接觸於該上表面，且於一橫向上鄰接於該閘極之一第一側；形成複數本體連接區域於該本體區中，該本體連接區域具有該第二導電型，其中各該本體連接區域於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上鄰接或不鄰接於該閘極之該第一側，其中該複數本體連接區域於一寬度方向大致平行排列且各鄰近之兩該本體連接區域之間於該寬度方向不相鄰接；以及形成一汲極於該井區中，該汲極具有該第一導電型，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，位於該閘極之一第二側之外，且與該源極由該本體區以及該井區隔開；其中該閘極具有一多晶矽層，作為該閘極之一且唯一的電性接點，且該多晶矽層之所有部分皆具有該第一導電型；其中該形成該閘極之步驟，包括：以形成該源極及/或該汲極之同一第一離子植入製程步驟，將第一導電型之雜質，以加速離子束的形式，植入該多晶矽層中；以及形成一光阻層以遮蔽該閘極，以在形成該複數本體連接區域之一第二離子植入製程步驟中，防止第二導電型之雜質，以加速離子束的形式，植入該多晶矽層中。
  2. 如申請專利範圍第1項之高壓MOS元件製造方法，更包含以下步驟：形成一場氧化區於該上表面上，且堆疊連接於該井區之正上方，其中於該橫向上，靠近該汲極側之部分該閘極，包含該閘極之該第二側，堆疊且連接於至少部分該場氧化區之正上方。
  3. 如申請專利範圍第1或2項之高壓MOS元件製造方法，其中該複數本體連接區域分別於該橫向上鄰接該閘極之該第一側，且將該源極隔開為複數源極子區，其中該複數源極子區於該橫向上鄰接該閘極之該第一側，其中該複數源極子區於該寬度方向大致平行排列且各鄰近之兩該源極子區之間於該寬度方向不相鄰接。
  4. 如申請專利範圍第1或2項之高壓MOS元件製造方法，其中該複數本體連接區域於該橫向上不鄰接於該閘極之該第一側，且該本體連接區域於該橫向上與該閘極之該第一側間至少隔開一預設間距。
  5. 如申請專利範圍第4項之高壓MOS元件製造方法，其中該預設間距不小於0.05微米。
  6. 一種高壓金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件製造方法，包含：提供一半導體基板，於一縱向上，具有相對之一上表面與一下表面；形成一井區於該半導體基板中，該井區具有一第一導電型，且於該縱向上，位於該上表面下方並連接於該上表面；形成一本體區於該第一導電型井區中，該本體區具有一第二導電型，且於該縱向上，位於該上表面下方並連接於該上表面；形成一閘極於該上表面上，於該縱向上，部分該閘極堆疊並連接於部分該本體區之正上方；形成一源極於該本體區中，該源極具有該第一導電型，且於該縱向上，該源極位於該上表面下方並接觸於該上表面，且於一橫向上鄰接於該閘極之一第一側；形成複數本體連接區域於該本體區中，該本體連接區域具有該第二導電型，其中各該本體連接區域於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上鄰接或不鄰接於該閘極之該第一側，其中該複數本體連接區域於一寬度方向大致平行排列且各鄰近之兩該本體連接區域之間於該寬度方向不相鄰接；以及形成一汲極於該井區中，該汲極具有該第一導電型，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，位於該閘極之一第二側之外，且與該源極由該本體區以及該井區隔開；其中該閘極具有一多晶矽層，作為該閘極之一且唯一的電性接點，且該多晶矽層之所有部分皆具有該第一導電型；其中該形成該閘極之步驟，包括：以形成該源極及/或該汲極之同一第一離子植入製程步驟，將第一導電型之雜質，以加速離子束的形式，植入該多晶矽層中；以及以一第二離子植入製程步驟，將第一導電型之雜質，以加速離子束的形式，植入該多晶矽層中，以將該多晶矽層中，具有第二導電型之區域，皆補償反轉為第一導電型，使得該多晶矽層之所有部分皆具有第一導電型。
  7. 如申請專利範圍第6項之高壓MOS元件製造方法，更包含以下步驟：形成一場氧化區於該上表面上，且堆疊連接於該井區之正上方，其中於該橫向上，靠近該汲極側之部分該閘極，包含該閘極之該第二側，堆疊且連接於至少部分該場氧化區之正上方。
  8. 如申請專利範圍第6或7項之高壓MOS元件製造方法，其中該複數本體連接區域分別於該橫向上鄰接該閘極之該第一側，且將該源極隔開為複數源極子區，其中該複數源極子區於該橫向上鄰接該閘極之該第一側，其中該複數源極子區於該寬度方向大致平行排列且各鄰近之兩該源極子區之間於該寬度方向不相鄰接。
  9. 如申請專利範圍第6或7項之高壓MOS元件製造方法，其中該複數本體連接區域於該橫向上不鄰接於該閘極之該第一側，且該本體連接區域於該橫向上與該閘極之該第一側間至少隔開一預設間距。
  10. 如申請專利範圍第9項之高壓MOS元件製造方法，其中該預設間距不小於0.05微米。
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