TWI637510B - 具有放大通道區的ｆｉｎｆｅｔ裝置 - Google Patents

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Abstract

本發明提供的是一種半導體裝置，其包括半導體層、半導體層的表面上所形成的複數個半導體鰭片、以及半導體層的表面上方所形成的複數個閘極電極。半導體鰭片沿著與半導體層的表面平行的第一方向彼此平行延展，並且垂直於第一方向的第二方向具有第一高度，以及閘極電極包含沿著第一方向平行於半導體鰭片延展的縱向部分，並且特別的是，順著第二方向具有比第一高度更低的第二高度。

Description

具有放大通道區的FINFET裝置
大體上，本發明是關於積體電路與半導體裝置的領域，並且更特別的是，是關於具有放大通道區的FinFET裝置。
諸如CPU、儲存裝置、ASIC(特定應用積體電路)及其類似的先進積體電路在製作時，需要根據已指定電路佈局，在給定晶片面積上形成大量電路元件。在各式各樣的電子電路中，場效電晶體代表一種重要類型的電路元件，其實質決定此積體電路的效能。大體上，目前經實踐用於形成場效電晶體(FET)的製程技術有多種，其中，就許多類型的複雜電路系統而言，金屬氧化物半導體(MOS)技術鑒於操作速度及/或功率消耗及/或成本效益，由於特性優越，是目前最有前途的方法其中一者。於使用例如CMOS技術製作複雜積體電路期間，數百萬個N通道電晶體及/或P通道電晶體是在包括結晶半導體層的基板上形成。
雖然尖端平面型電晶體架構就效能及控制性 方面可獲得顯著優點，但鑒於進一步裝置擴縮，已提出新的電晶體組態，其中可提供“三維”架構以嘗試獲得所欲通道寬度，而同一時間，仍對流經通道區的電流維持優越的控制性。為此，已提供所謂的FinFET，其可在絕緣體上矽(SOI)基板的薄主動層中形成矽的薄片或鰭片，其中至少可在鰭片的兩側壁上、且可能在其頂端表面上，提供閘極介電材料及閘極電級材料，從而實現“雙閘”或“三閘”電晶體，其通道區可全空乏。一般而言，在尖端應用中，矽鰭的寬度等級為10nm至20nm，且其高度等級為30nm至40nm。
因此，FinFET電晶體架構在本文中亦可稱為多閘極電晶體，可就提升閘極電極連至各個通道區的有效耦合提供優點，但不需要對應縮減閘極介電材料的厚度。此外，通過提供此非平面型電晶體架構，亦可增加有效通道寬度，以使得對於給定的整體電晶體尺寸，可實現增強電流驅動能力。基於這些理由，為了以非平面型電晶體架構為基礎提供增強的電晶體效能，已下了很大的努力。
注意到的是，平面型及三維電晶體裝置兩者都可根據取代閘極方法或閘極先製方法來形成。在取代閘極技術中，所謂的“虛設”或犧牲閘極結構在初始時形成，並且在進行用以形成裝置的許多程序操作中留在原位，例如形成摻雜源極/汲極區，進行退火程序以修復因離子佈植程序對基板所造成的破壞，並且活化植入的摻質材料。在程序流程中的一些製點，移除犧牲閘極結構以界定 就裝置形成最終HK/MG閘極結構處的閘極凹穴。另一方面，使用閘極先製技術涉及跨布基板形成材料層堆疊，其中材料堆疊包括高k閘極絕緣層(具有大於5的介電常數k)、一或多個金屬層、多晶矽層、以及保護性覆蓋層，例如氮化矽。進行一或多個蝕刻程序以圖型化材料堆疊，從而就電晶體裝置界定基本閘極結構。根據本發明的電熔絲的形成可輕易地在取代閘極與閘極先製兩程序流程中整合。
第1a至1c圖繪示製造FinFET裝置的現有程序。在所示實施例中，描述的是閘極先製方法。如第1a圖所示，半導體鰭片110是在基礎層102上形成。基礎層102可以是在SOI晶圓的半導體主體基板101上形成的埋置型氧化物層。替代地，基礎層102可以是半導體層，舉例而言，其可代表半導體主體基板101的部分。鰭片110的半導體材料可基於複雜的磊晶生長技術來形成。鰭片110可根據整體設計規則形成有側向尺寸。若不將鰭片110的頂端表面當作通道區使用，可在圖型化鰭片110前先提供覆蓋層112。覆蓋層112舉例而言，可包含或由氧化矽或氮化矽所組成。再者，舉例來說，關於界定鰭片的基本傳導性類型及類似者，可在圖型化鰭片110前或之後，建立基本摻質分佈。這可在磊晶生長程序期間，通過佈植技術及/或通過併入所欲摻質種類來完成，用於形成鰭片110的材料。其次，閘極電極結構舉例來說，是通過形成適當的閘極介電材料121來形成(請參閱第1b圖)，諸如二氧 化矽或高k介電材料，其可通過尖端的氧化作用技術及類似者，然後通過沉積諸如多晶矽的閘極電極材料120來完成。閘極電極結構可具有適當的側向尺寸，以便包覆鰭片110的中央部分，並從而就各該鰭片110界定對應的通道長度。
平坦化電極材料(其亦可包含提供適用于形成硬罩的材料、以抗反射塗層(ARC)材料為基礎而調整整體光學特性、以及類似者)之後，可通過使用以微影獲得的阻劑遮罩、並進行適當的蝕刻序列來圖型化電極材料，其中閘極電極材料與閘極介電材料之間的高度蝕刻選擇性可提供鰭片110的末端部分的完整性。舉例而言，建置良好卻又複雜的程序技術可用於選擇性地將多晶矽材料蝕刻至二氧化矽。
形成包含閘極電極材料120及閘極介電材料121的閘極電極結構之後，汲極與源極區舉例來說，可通過離子佈植來形成，其可包括沉積並圖型化間隔物材料，若需要，在其它例子中，還可先形成半導體材料，以便在閘極電極結構的兩側電連接鰭片的末端部分，為的是要提供各別的汲極與源極區。為此，鰭片110未遭由閘極電極結構包覆的末端部分可通過移除閘極介電材料121來曝露，其舉例來說，可基於氫氟酸及類似者，通過建置良好的蝕刻配方來完成。其後，鰭片110的曝露表面部分可就後續選擇性磊晶生長程序來製備，其涉及建置良好的清潔程序及類似者。
第1c圖以3D視圖展示產生的FinFET裝置100。各該鰭片110與共閘極電極結構120組合可代表裝置100的單一電晶體胞元。原則上，鰭片110可呈現適當的摻質濃度，以便在各該鰭片110中界定對應的汲極與源極區，而在其它策略中，對應的汲極與源極區可於較晚階段中，在通過生長進一步半導體材料來連接鰭片110的末端部分之後形成，以便填充介於個別鰭片110之間的間隔。
然而，按照現有形成的FinFET的有效通道長度，且尤其是通道高度延展部(在與上有形成FinFET的基板垂直的方向)，且從而驅動電流，是受限制的。一般來說，有需要改善本領域的FinFET的整體效能，尤其是鑒於尺寸縮減的持續性需求。
鑒於上述情況，本發明提供相比于現有技術FinFET裝置可在效能特性上呈現改善的FinFET裝置。
以下介紹本發明的簡化概要，以便對本發明的一些態樣有基本的瞭解。本概要並非本發明的詳盡概述。用意不在於指認本發明的重要或關鍵要素，或敘述本發明的範疇。目的僅在於以簡化形式介紹一些概念，作為下文更詳細說明的引言。
大體上，本文中所揭示的申請標的是關於FinFET裝置、以及製造FinFET裝置的方法。特別的是，本文中所揭示的方法可用於製造可因放大通道區而使效能呈現提升的FinFET裝置。在一項說明性具體實施例中，裝 置的閘極電極與半導體層上面或上方所形成的半導體鰭片平行。
在一項說明性具體實施例中，本文中所揭示的一種半導體裝置可包括半導體層、半導體層的表面上所形成的複數個半導體鰭片、以及半導體層的表面上方所形成的複數個閘極電極。在這項實施例中，半導體鰭片具有軸向長度，其中鰭片沿著與鰭片的軸向長度對應的第一方向彼此平行延展或安置，其中第一方向平行於半導體層的表面。鰭片亦在垂直于第一(水平)方向的第二(垂直)方向具有第一高度，以及閘極電極包含沿著第一方向平行於半導體鰭片延展的縱向部分，並且特別的是，第二方向具有比第一高度更低的第二高度。
再者，提供一種FinFET裝置，其包括半導體層的表面上與半導體層的表面平行的第一(水平)方向彼此平行延展所形成的複數個半導體鰭片，其中各該半導體鰭片包含電晶體通道區及閘極電極層，其沿著第一方向在該複數個半導體鰭片之間部分延展，並且特別的是，垂直於第一方向的第二方向具有比第二方向的半導體鰭片的高度更低的高度。
除了半導體裝置，還提供製造半導體裝置的方法。根據一項實施例，一種製造半導體裝置的方法包括提供半導體層，形成半導體層的表面上沿著與半導體層的表面平行的第一方向彼此平行延展的複數個半導體鰭片，以及形成複數個閘極電極，其包含沿著第一方向平行於半 導體鰭片延展的縱向部分。
根據另一實施例，一種形成FinFET裝置的方法包括蝕刻半導體主體基板以形成彼此平行的複數個半導體鰭片，在半導體主體基板上方形成閘極電極層，以及蝕刻閘極電極層以相鄰於半導體鰭片形成所具高度比半導體鰭片的高度更低的閘極電極。
要注意的是，原則上，根據例示性方法，可在閘極先製的程序流程、或取代閘極製造技術中形成FinFET裝置。
100‧‧‧FinFET裝置、裝置
101‧‧‧半導體主體基板
102‧‧‧基礎層
110‧‧‧鰭片
112‧‧‧覆蓋層
120‧‧‧閘極電極材料、共閘極電極結構
121‧‧‧閘極介電材料
201‧‧‧半導體層
202‧‧‧半導體鰭片、鰭片
203‧‧‧介電層、高k材料層
204‧‧‧閘極電極層
205‧‧‧氧化物區、區域
300‧‧‧FinFET裝置
301‧‧‧半導體層
302‧‧‧半導體鰭片
303‧‧‧氧化物側壁
304‧‧‧閘極電極層、閘極電極
304a‧‧‧閘極邊界
305‧‧‧絕緣氧化物層
306‧‧‧接面
307‧‧‧氧化物層
308‧‧‧源極/汲極區
309‧‧‧接觸部
本發明可搭配圖式參照以下說明來瞭解，其中相似的元件符號表示相似的元件，並且其中：第1a至1c圖繪示本領域FinFET裝置的製造程序；第2a至2c圖根據本發明，繪示FinFET裝置的例示性製造程序；以及第3a至3c圖繪示可根據第2a至2c圖所示程序流程來製造的FinFET裝置。
儘管本文所揭示的申請標的易受各種修改和替代形式所影響，其特定具體實施例仍已通過圖式中的實施例予以表示並且在本文中予以詳述。然而，應瞭解的是，本文中特定具體實施例的說明用意不在於將本發明限制於所揭示的特定形式，相反地，如隨附申請專利範圍所界定，用意在於涵蓋落于本發明的精神及範疇內的所有修改、均 等物及替代方案。
下面說明本發明的各項說明性具體實施例。為了澄清，本說明書中並未說明實際實作態樣的所有特徵。當然，將會領會昀是，在開發任何此實際具體實施例時，必須做出許多實作態樣特定決策才能達到開發者的特定目的，例如符合系統有關及業務有關的限制條件，這些限制條件會隨實作態樣不同而變。此外，將會領會的是，此一開發努力可能複雜且耗時，雖然如此，仍會是受益于本發明的本領域技術人員的例行工作。
以下具體實施例是經充分詳述而使本領域技術人員能夠利用本發明。要理解的是，其它具體實施例基於本發明將顯而易見，並且可施作系統、結構、程序或機械變更而不脫離本發明的範疇。在以下說明中，提出特定數值細節是為了得以透徹理解本發明。然而，將顯而易見的是，本發明的具體實施例無需此等特定細節也可予以實踐。為了避免混淆本發明，一些眾所周知的電路、系統組態、結構組態以及程序步驟不詳細揭示。
本發明現將參照圖式來說明。各種結構、系統及裝置在圖式中只是為了闡釋而繪示，為的是不要因本領域技術人員眾所周知的細節而混淆本發明。雖然如此，仍將圖式包括進來以說明並闡釋本發明的說明性實施例。本文中使用的字組及詞組應瞭解並詮釋為與本領域技術人員瞭解的字組及詞組具有一致的意義。與本領域技術人員 瞭解的通常或慣用意義不同的詞匯或詞組(即定義)的特殊定義，用意不在於通過本文詞匯或詞組的一致性用法提供暗示。就一詞匯或詞組用意在於具有特殊意義的方面來說，即有別于本領域技術人員瞭解的意義，此一特殊定義應會按照為此詞匯或詞組直接且不含糊地提供此特殊定義的定義方式，在本說明書中明確提出。
空間參考“頂端”、“底端”、“上”、“下”、“垂直”、“水平”及類似者于本文中使用時，若涉及FinFET的結構，可為求便利性而使用。這些參考的用意在於僅為了教示目的而以與圖式一致的方式加以使用，而且用意不在於當作FinFET結構的絕對參考。舉例而言，FinFET可按照與圖式所示方位不同的任何方式予以空間定向。提及圖式時，“垂直”是用於指稱為正交於半導體層表面的方向，而“水平”是用於指稱為平行於半導體層表面的方向。“上”是用於指稱為遠離半導體層的垂直方向。安置於另一元件“上面”(“下面”)的一元件是相比於該另一元件，位於較遠離(較靠近)半導體層表面處。
如本領域技術人員完整閱讀本申請書後將輕易瞭解的是，本方法適用於例如NMOS、PMOS、CMOS等各種技術，並且原則上輕易適用於各種裝置，包括但不限於邏輯裝置、記憶體裝置、SRAM裝置等。本文中所述的技巧與技術可用於製作MOS積體電路裝置，包括NMOS積體電路裝置、PMOS積體電路裝置、以及CMOS積體電 路裝置。尤其是，本文中所述的程序步驟是搭配形成積體電路用閘極結構的任何半導體裝置製作程序來利用，此積體電路包括平面型及非平面型這兩種積體電路。雖然用語“MOS”適當地是指具有金屬閘極電極及氧化物閘極絕緣體的裝置，該用語全文是用於意指包括傳導閘極電極(金屬或其它傳導材料都可以)的任何半導體裝置，該傳導閘極電極是置於閘極絕緣體(氧化物或其它絕緣體都可以)上方，進而是置於半導體主體基板上方。
本發明大體上揭示用於形成FinFET裝置的各種方法與技術，以及FinFET裝置包含半導體鰭片、及半導體鰭片周圍所形成並全部沿著半導體鰭片的縱向(長度方向)延展的閘極電極。相比於本申請書【背景技術】中所述的現有技術裝置，鰭片的較大部分可用於個別FinFET的通道區。從而，可提升操作穩定性及驅動電流能力。此外，在本文中所揭示的一些說明性具體實施例中，相比于現有技術裝置，個別FinFET的閘極電極結構之間可達到更小的距離(間距)。特別的是，本文中所揭示的FinFET裝置在製造方面，相比於取代閘極方法，就程序步驟，可在複雜度更小的閘極先製方法背景下來達成。積極縮小的組態(舉例而言，縮小到甚至是7nm技術)亦可降低短通道效應，而且可顯著降低寄生電容，尤其是重疊電容。
第2a至2c圖繪示本文中所揭示用於製造FinFET裝置的一項說明性具體實施例。如第2a圖所示，提供半導體層201。半導體層201提供待形成FinFET裝置 的通道區，並且可由任何適當的半導體材料所構成，例如：矽、矽/鍺、矽/碳、其它II-VI族或III-V族半導體化合物及類似者。半導體層201可以是主體半導體基板的部分，其中可形成絕緣區域，例如淺溝槽絕緣物。主體半導體基板可以是矽基板，尤其是單晶矽基板。可使用其它材料來形成半導體基板，舉例如鍺、矽鍺、磷酸鎵、砷化鎵等。絕緣區域可界定主動區，並且將待形成FinFET裝置與相同基板上所形成的其它主動或被動裝置電隔離。絕緣區域可以是相連溝槽隔離結構的部分，並且可通過蝕刻主體半導體基板並以例如氧化矽的一些介電材料填充所形成的溝槽來形成。原則上，半導體層201可包含於SOI晶圓中。在這種情況下，半導體層201是在絕緣/埋置型氧化物層上形成，其是在主體半導體基板上形成。舉例而言，埋置型氧化物層可包括諸如二氧化矽的介電材料，並且可以是所具厚度範圍自約10nm至20nm的超薄埋置型氧化物(UT-BOX)。
在第2b圖所示的製造階段中，形成半導體鰭片202。半導體鰭片202可通過蝕刻而由半導體層201所形成，或可通過磊晶生長來形成。半導體鰭片202可通過任何合適的微影程序組合來形成，其可涉及形成圖型及選擇性蝕刻材料。舉例而言，鰭片202可使用雙圖型化程序來形成，例如阻劑上置阻劑圖型化技術(其可包括微影-蝕刻-微影-蝕刻(LELE)程序或微影-凍結-微影-蝕刻(LFLE)程序)。在其它具體實施例中，鰭片可使用干涉微影、壓模 微影、光微影、極紫外線(EUV)微影、或x射線微影來形成。半導體鰭片202沿著半導體層201的水平表面，在長度方向平行延伸，並且垂直延展，即與半導體層201的表面垂直的高度方向延展。
半導體鰭片202可與長度方向垂直的水平方向具有小於50nm的窄寬度。氧化物層(圖未示)可在半導體層201上形成，在這種情況下，鰭片穿過氧化物層連至半導體層201。應領會的是，鰭片202可呈現適當的摻質濃度，以便在各該鰭片202中界定對應的汲極與源極區。替代地，源極/汲極區可通過在鰭片202上的半導體材料磊晶生長，並且適度摻雜磊晶生長材料來形成。另外，待形成FinFET裝置的通道區可通過適度摻雜半導體鰭片202的個別區域來形成。在替代實施例中，通道區可能維持未摻雜。
介電層203是在半導體鰭片202的曝露表面及半導體層201的表面上形成。介電層203可由高k材料(k>5)所形成，並且可包含諸如氧化鉿、二氧化鉿及氮氧化鉿矽其中至少一者的過渡金屬氧化物。高k材料層203可直接在半導體層201上形成。
如第2b圖所示，閘極電極層204是在介電層203上及半導體鰭片202與半導體層201上方形成。閘極電極層204可包含與介電層203接觸的功函數調整層。功函數調整層可包含氮化鈦(TiN)或本領域已知的任何其它適當的功函數調整金屬或金屬氧化物。閘極電極層204可 包含多晶矽。閘極電極層204可包含金屬閘極。金屬閘極的材料可取決於待形成電晶體裝置屬於P通道電晶體還是N通道電晶體。在電晶體裝置為N通道電晶體的具體實施例中，此金屬可包括La、LaN或TiN。在電晶體裝置為P通道電晶體的具體實施例中，此金屬可包括Al、AlN或TiN。在閘極電極層204沉積之後，舉例而言，可通過化學機械研磨來進行其自由水平表面的平坦化。
另外，可在半導體層201中形成氧化物區205，其當作隔離區用於將待形成FinFET裝置與其它主動或被動裝置隔離。區域205舉例而言，可包含或由二氧化矽所組成。
在第2c圖所示的製造階段中，蝕刻閘極電極層204。在蝕刻程序期間，介電層203可在半導體鰭片202的頂端及半導體層201的表面上當作蝕刻終止層使用。替代地，可在介電層203上提供單獨的蝕刻終止層。如第2c圖所示，閘極電極層204通過蝕刻程序使厚度在垂直方向縮減至比半導體鰭片202的高度位準更低的高度。尤其是，通過在蝕刻程序期間移除閘極電極材料的部分，半導體鰭片202的上部分是曝露於閘極電極層204的已凹陷上表面上面。
閘極電極層204及/或半導體鰭片202的至少部分(即包含源極/汲極區的部分)可進行矽化。產生的金屬矽化物區可由舉例如矽化鎳、鎳鉑矽化物、矽化鈷等各種不同材料所構成，並且此類金屬矽化物區的厚度可隨特 定應用而變。為形成金屬矽化物區而進行的典型步驟涉及沉積一層耐火金屬，進行造成耐火金屬與下層半導體材料(例如含矽材料)起反應的初始加熱程序，進行用以將耐火金屬層未反應部分移除的蝕刻程序，以及進行用以形成金屬矽化物最終相的另外的加熱程序。層間介電質可在第2c圖中所示的結構上方形成，並且用於將汲極/源極區與閘極電極電接觸的接觸部可在層間介電質中形成。
一般來說，注意到的是，個別半導體鰭片202的汲極及/或源極區可通過層間介電質中所形成經適當設計的接觸結構來個別接觸，以便將半導體鰭片的各該對應的汲極及/源極區與可控制互連結構連接，其可組配成能夠(至少一次)控制末端部分與共用節點的連接，諸如電晶體的汲極端或源極端。在一些說明性態樣中，可控制互連結構可包含舉例來說，相比於尖端FinFET裝置以更少關鍵限制條件為基礎所形成的電晶體元件，從而提供反覆重新組配尖端電晶體元件的可能性。可控制互連結構可包含諸如電阻性結構的導體及類似者，其可至少一次從低阻抗狀態切換到高阻抗狀態，以便能夠將對應的半導體鰭片與共用電路節點斷開。舉例而言，可控制互連結構可連接至外部測試設備，以便根據所思特定電晶體的要求，適當地設定電晶體組態，例如電流驅動能力，而在其它實例中，可條件性判定所思電晶體的實際功能狀態，並且可基於偵檢到的功能狀態，進行互連結構的對應控制。再者，可形成閘極與本體互連件，以提供連至FinFET裝置的閘極與本體 的電連接。
第3a至3c圖繪示可根據上述程序來製造的FinFET裝置300。第3a圖表示包含半導體鰭片302與閘極電極層304的FinFET裝置300的部分展開3D視圖，第3b圖表示平行於半導體鰭片302的平面圖，而第3c圖表示相同半導體鰭片的俯視圖。FinFET裝置300包含半導體層301，其可以是半導體主體基板的部分，如以上所述。個別半導體鰭片302是在半導體層301上形成。如在第3b圖可看出，半導體鰭片302在氧化物側壁303中終結。閘極電極層304的閘極邊界304a部分重疊氧化物側壁303。如尤其可由第3c圖領會，閘極電極層304是在個別半導體鰭片302周圍形成。如可由第3c圖看出，在所揭示的實施例中，個別半導體鰭片302是在水平平面中通過閘極電極層304所圍蔽。U形閘極電極層304的主要部分(腿部)沿著半導體鰭片302的長度方向並與其平行延伸。絕緣氧化物層305是在半導體層301中形成，用於使FinFET裝置300與相同晶圓上所形成的其它裝置電絕緣。
如可由第3a至3c圖領會，相比於本領域(對照第1c圖)，可放大具備有效通道長度(當FinFET裝置正在主動操作時，沿著由第3b圖的箭號所指的電流方向)及寬度(高度)Weff的有效通道區。相比於本領域的FinFET裝置，此放大通道區使操作穩定性更高，並且改善驅動電流能力。
如亦可在第3a及3b圖中看出，半導體鰭片 302中形成的接面306是通過氧化物層307(例如：包含二氧化矽)彼此分開，並且可垂直形成比閘極電極304更高的磊晶生長源極/汲極區308及介於通道區與源極/汲極區308之間的接面306。從而，有助於通過位於閘極電極304上面的接觸部309來接觸源極/汲極區308，並且源極/汲極區與閘極電極304之間的電氣短路風險得以通過形成接觸部309來降低，如與本領域對照，其中源極/汲極區與接面是如閘極電極層在相同平面中實質形成(對照第1c圖)。
以上所揭示的特定具體實施例僅屬描述性，正如本發明可用本領域技術人員所明顯知道的不同但均等方式予以修改並且實踐而具有本文教示的效益。舉例而言，以上所提出的程序步驟可按照不同順序來進行。再者，除了如申請專利範圍中所述除外，未意圖限制于本文所示構造或設計的細節。因此，證實可改變或修改以上揭示的特定具體實施例，而且所有此類變例全都視為在本發明的範疇及精神內。要注意的是，本說明書及所附申請專利範圍中如“第一”、“第二”、“第三”或“第四”之類用以說明各個程序/結構的術語，僅當作此些步驟/結構節略參考，並且不必然暗喻此些步驟/結構的進行/形成序列。當然，取決於精準的申請專利範圍語言，可能或可能不需要此類程序的排定順序。因此，本文尋求的保護是如申請專利範圍中所提。

Claims (19)

  1. 一種半導體裝置，包含：半導體層；該半導體層的表面上所形成的複數個半導體鰭片，該複數個半導體鰭片沿著與該半導體層的該表面平行的第一方向彼此平行延展，其中，該複數個半導體鰭片的該第一方向具有第一長度，並且垂直於該第一方向的第二方向具有第一高度；以及該半導體層的該表面上方所形成的複數個閘極電極；其中，該複數個閘極電極包含沿著該第一方向平行於該複數個半導體鰭片延展的縱向部分，並且其中，該複數個閘極電極的該縱向部分在該第一方向具有大於該第一長度的第二長度，並且該第二方向具有比該第一高度更少的第二高度。
  2. 如申請專利範圍第1項所述之半導體裝置，更包含介於該複數個半導體鰭片與該複數個閘極電極的該縱向部分之間的高k介電層。
  3. 如申請專利範圍第1項所述之半導體裝置，其中，該複數個閘極電極是單一閘極電極層的部分。
  4. 如申請專利範圍第1項所述之半導體裝置，其中，各該複數個半導體鰭片包含源極與汲極區，並且更包含與該源極與汲極區電接觸所形成的接觸部，以及其中，該接觸部是在該第二方向形成於比該第二高度更大的第三 高度。
  5. 如申請專利範圍第1項所述之半導體裝置，其中，該複數個半導體鰭片垂直於該第一與第二方向的第三方向具有寬度，並且其中，該複數個閘極電極包含在該第三方向與該複數個半導體鰭片的該寬度平行的橫向部分。
  6. 一種FinFET裝置，包含半導體層的表面上與該半導體層的該表面平行的第一方向彼此平行延展所形成的複數個半導體鰭片，其中，各該複數個半導體鰭片包含電晶體通道區；以及閘極電極層，其沿著該第一方向在該複數個半導體鰭片之間延展，並且在垂直於該第一方向的第二方向上延伸於該複數個半導體鰭片的側壁之上，其中，在該第一方向的該閘極電極層的長度大於在該第一方向的該複數個半導體鰭片的長度，並且其中，該閘電極層在該第二方向的高度小於該第二方向的該複數個半導體鰭片的高度。
  7. 如申請專利範圍第6項所述之FinFET裝置，其中，各該複數個半導體鰭片是於與該半導體層的該表面平行的平面中通過該閘極電極層的一部分來圍蔽。
  8. 如申請專利範圍第6項所述之FinFET裝置，其中，各該複數個半導體鰭片包含源極區與汲極區。
  9. 如申請專利範圍第6項所述之FinFET裝置，其中，各該複數個半導體鰭片包含源極與汲極區，並且更包含與該源極與汲極區電接觸所形成的接觸部，以及其中，該 接觸部是在該閘極電極層上方形成。
  10. 如申請專利範圍第6項所述之FinFET裝置，其中，該半導體層是半導體主體基板的部分。
  11. 如申請專利範圍第6項所述之FinFET裝置，其中，該電晶體通道區在該第一方向及該第二方向在該閘極電極層的整個高度上方實質延展。
  12. 一種製造半導體裝置之方法，包含：提供半導體層；形成該半導體層的表面上的複數個半導體鰭片，該複數個半導體鰭片各具有第一長度沿著與該半導體層的該表面平行的第一方向彼此平行延展；以及形成複數個閘極電極，其包含沿著該第一方向平行於該複數個半導體鰭片延展的縱向部分，其中，該複數個閘極電極的該縱向部分在該第一方向各具有大於該第一長度的第二長度。
  13. 如申請專利範圍第12項所述之方法，其中，該複數個半導體鰭片垂直於該第一方向的第二方向形成有第一高度，而該複數個閘極電極在該第二方向形成有比在該第二方向的該複數個半導體鰭片的該第一高度更低的第二高度。
  14. 如申請專利範圍第12項所述之方法，更包含摻雜各該複數個半導體鰭片以在各該複數個半導體鰭片中形成源極與汲極區。
  15. 如申請專利範圍第12項所述之方法，更包含摻雜各該 複數個半導體鰭片以在各該複數個半導體鰭片中形成源極與汲極區，並且在該複數個閘極電極上方的位置形成連至該源極與汲極區的電接觸部。
  16. 如申請專利範圍第12項所述之方法，其中，形成該複數個半導體鰭片包含蝕刻該半導體層。
  17. 如申請專利範圍第12項所述之方法，其中，形成該複數個閘極電極包含在該半導體層上方形成閘極電極層，並且蝕刻該閘極電極層以將該閘極電極層的厚度縮減至比該複數個半導體鰭片的高度更低的高度。
  18. 一種形成FinFET裝置之方法，包含：蝕刻半導體主體基板以形成彼此平行的複數個半導體鰭片；在該半導體主體基板上方形成閘極電極層；以及蝕刻該閘極電極層以相鄰於該複數個半導體鰭片形成所具高度比該複數個半導體鰭片的高度更低的閘極電極，其中，該複數個半導體鰭片的第一方向具有第一長度，並且其中，該閘極電極在該第一方向具有大於該第一長度的第二長度。
  19. 如申請專利範圍第18項所述之方法，其中，蝕刻該閘極電極層包含從該複數個半導體鰭片的頂端表面移除該閘極電極層的材料，並且該蝕刻導致該閘極電極層在與該半導體主體基板的蝕刻表面平行的水平平面中實質圍蔽各複數個該半導體鰭片。
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