TWI628781B - 在半導體技術中用於抑制金屬閘極間的交叉擴散的方法和設備 - Google Patents
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Abstract
本發明揭示一種反相器,其係包括:一PMOS,該PMOS包括:一P型源極區域,一P型汲極區域,一P通道區域,其係介於該P型源極區域和該P型汲極區域之間,以及一PMOS金屬閘極區域;一NMOS,該NMOS包括:一N型源極區域,一N型汲極區域,一N通道區域,其係介於該N型源極區域和該N型汲極區域之間,以及一NMOS金屬閘極區域;一絕緣層,其係在該P通道區域和該N通道區域上方,其中該PMOS金屬閘極區域和該NMOS金屬閘極區域係在該絕緣層上方;以及一閘極接點,其係介於該NMOS金屬閘極區域和該PMOS金屬閘極區域之間。
Description
本文所說明的實施例一般係關於半導體技術,並且尤其係關於在半導體技術中用於抑制金屬閘極間的交叉擴散的方法和設備。
基本半導體電路中熟知為反相器係包括與N型MOSFET(NMOS)相耦合的P型MOSFET(PMOS)。一個輸入係耦合至PMOS的閘極以及NMOS的閘極兩者,且一個輸出係耦合至PMOS的汲極以及NMOS的汲極。
習知而言,該NMOS的閘極係藉由下述方式製成:首先形成一個絕緣層於該NMOS的N通道區域之上,並且接著形成一個NMOS金屬閘極區域於該絕緣層之上。同樣地,該PMOS的閘極係藉由下述方式製造:首先,形成絕緣層於該PMOS的P通道區域之上,並且接著形成PMOS金屬閘極區域於該絕緣層之上。典型地,相同的絕緣層係被該PMOS和該NMOS所共用,並且該NMOS金屬閘極區域和該PMOS金屬閘極區域係彼此鄰接。
該NMOS金屬閘極區域可包含一個NMOS阻障層,一個或多個NMOS運作功能層,以及一個NMOS金屬閘極層。該NMOS阻障層係
圍繞著該NMOS運作功能層和該NMOS金屬閘極層。同樣地,該PMOS金屬閘極區域可包含一個PMOS阻障層,一個或多個PMOS運作功能層,以及一個PMOS金屬閘極層。該PMOS阻障層係圍繞著該PMOS運作功能層和該PMOS金屬閘極層。
該NMOS運作功能層和該PMOS運作功能層在成分上係不同的。取決於運作功能層的特殊組態(例如,成分),相關於該NMOS或該PMOS的臨界電壓可以係不同的。因為該NMOS金屬閘極區域和該PMOS金屬閘極區域彼此近接,在該NMOS金屬閘極區域和該PMOS金屬閘極區域的運作功能層與金處閘極層之間的交叉擴散可以發生,造成該NMOS或該PMOS任一者的臨界電壓不希望的偏移。
一個用於降低該NMOS和該PMOS的金屬閘極區域之間的交叉擴散的手段為增加該NMOS和該PMOS的金屬閘極區域之間的距離。另一個用於降低該NMOS和該PMOS的金屬閘極區域之間的交叉擴散的手段為增加該NMOS阻障層和該PMOS阻障層的厚度。
用於降低該NMOS和該PMOS的金屬閘極區域之間的交叉擴散的新手段將會是所希望的。
一種反相器係包括:一PMOS,該PMOS包括:一P型源極區域,一P型汲極區域,一P通道區域,其係介於該P型源極區域和該P型汲極區域之間,以及一PMOS金屬閘極區域;一NMOS,該NMOS包括:一N型源極區域,一N型汲極區域,一N通道區域,其係介於該N型源極區域和該N型汲極區域之間,以及一NMOS金屬閘極區域;一絕緣層,其
係在該P通道區域和該N通道區域上方,其中該PMOS金屬閘極區域和該NMOS金屬閘極區域係在該絕緣層上方;以及一閘極接點,其係介於該NMOS金屬閘極區域和該PMOS金屬閘極區域之間。
可選擇地,該PMOS金屬閘極區域係包括:一個或多個PMOS運作功能層,其係位於該絕緣層上方;以及一PMOS金屬閘極層,其係位於該一個或多個PMOS運作功能層上方。
可選擇地,該PMOS金屬閘極區域係進一步包括一PMOS阻障層,其係介於該一個或多個PMOS運作功能層和該絕緣層之間,其中該PMOS阻障層係圍繞該一個或多個PMOS運作功能層和該PMOS金屬閘極層。
可選擇地,該NMOS金屬閘極區域係包括:一個或多個NMOS運作功能層,其係位於該絕緣層上方;以及一NMOS金屬閘極層,其係位於該一個或多個NMOS運作功能層上方。
可選擇地,該NMOS金屬閘極區域係進一步包括:一NMOS阻障層,其係介於該一個或多個NMOS運作功能層和該絕緣層之間,其中該NMOS阻障層係圍繞該一個或多個NMOS運作功能層和該NMOS金屬閘極層。
可選擇地,該閘極接點係與該一個或多個PMOS運作功能層、該PMOS金屬閘極層、該一個或多個NMOS運作功能層和該NMOS金屬閘極層進行接觸。
可選擇地,該閘極接點係與該NMOS阻障層和該PMOS阻障層進行接觸。
可選擇地,該閘極接點係防止該PMOS金屬閘極區域和該NMOS金屬閘極區域之間的交叉擴散。
可選擇地,該閘極接點具有一寬度和一深度,以允許該閘極防止在該PMOS金屬閘極區域和該NMOS金屬閘極區域之間的交叉擴散。
可選擇地,該閘極接點係包括鎢(W)。
一種製造用於一反相器的一金屬閘極結構的方法包括:形成一絕緣層於該反相器的一PMOS的一P通道區域以及該反相器的一NMOS的一N通道區域的頂部;形成一PMOS金屬閘極區域於該P通道區域上方;形成一NMOS金屬閘極區域於該N通道區域上方;形成一閘極接點,其中該閘極接點係介於該NMOS金屬閘極區域和該PMOS金屬閘極區域之間。
可選擇地,形成該PMOS金屬閘極區域的動作係包括:形成一PMOS阻障層於該絕緣層上方;形成一個或多個PMOS運作功能層於該PMOS阻障層上方;以及形成一PMOS金屬閘極層於該一個或多個PMOS運作功能層上方。
可選擇地,該PMOS阻障層係圍繞該一個或多個PMOS運作功能層和該PMOS金屬閘極層。
可選擇地,形成該NMOS金屬閘極區域的動作係包括:形成一NMOS阻障層於該絕緣層上方;形成一個或多個NMOS運作功能層於該NMOS阻障層上方;以及形成一NMOS金屬閘極層於該一個或多個NMOS運作功能層上方。
可選擇地,該NMOS阻障層係圍繞該一個或多個NMOS運作功能層和該NMOS金屬閘極層。
可選擇地,該閘極接點係與該一個或多個PMOS運作功能層、該PMOS金屬閘極層、該一個或多個NMOS運作功能層和該NMOS金屬閘極層進行接觸。
可選擇地,該閘極接點係與該NMOS阻障層和該PMOS阻障層進行接觸。
可選擇地,該閘極接點係被形成以具有一寬度和一深度,以允許該閘極接點防止在該PMOS金屬閘極區域和該NMOS金屬閘極區域之間的交叉擴散。
可選擇地,該閘極接點係使用鎢(W)來形成。
其他特徵和細節將會在實施方式一節中說明。
100‧‧‧反相器
200‧‧‧反相器
201‧‧‧PMOS金屬閘極區域
201'‧‧‧NMOS金屬閘極區域
202‧‧‧基板
203‧‧‧阻障層
203'‧‧‧阻障層
205‧‧‧運作功能層
205'‧‧‧運作功能層
207‧‧‧金屬閘極層
207'‧‧‧金屬閘極層
209‧‧‧絕緣區域
211‧‧‧N井
213‧‧‧P井
215‧‧‧P通道區域
217‧‧‧N通道區域
219‧‧‧絕緣層
400‧‧‧反相器
401‧‧‧閘極接點
601‧‧‧步驟
603‧‧‧步驟
605‧‧‧步驟
607‧‧‧步驟
609‧‧‧步驟
611‧‧‧步驟
613‧‧‧步驟
615‧‧‧步驟
圖式係例示本文所描述的各種特徵設計以及功用,其中類似的元件係以共用的元件符號來指稱。這些圖式不一定會依比例繪製。為了能更加了解上面所言以及其他優點和物件係如何獲得,將會呈現更特殊的敘述,其係以隨附的圖式來例示。這些圖式僅描繪範例性特徵,且因此不應被認為係用來限制申請專利範圍的範疇。
圖1係一範例性反相器的電路圖。
圖2係一範例性反相器的俯視佈局圖。
圖3係圖2的該範例性反相器橫切平面A-A’的剖面佈局圖。
圖4係一反相器的俯視示意圖。
圖5係圖4的該反相器橫切平面A-A’的剖面示意圖。
圖6係一流程圖,其係例示一種用於製造一反相器的金屬閘極結構的方法。
圖7-1至圖7-8係剖面示意圖,其係例示一種用於製造一反相器的金屬閘極結構的方法。
各種實施例在本文係參考圖式做出敘述。應該要注意到:圖式係未必依比例進行繪製,且具有類似結構或功能之元件在整個圖式中係由相似的元件符號所表示。同樣應該要注意到,該圖式僅係意圖促進一個或更多實施例的說明。此外,所例示的實施例係未必具有所顯示的所有觀點或優勢。搭配一特定實施例所敘述之一觀點或一優勢係未必對此實施例有所限制,而且即使不作如此例示係能在任何其它實施例中予以實踐。
依據一些實施例,一反相器係包括一PMOS和一NMOS。該PMOS係包括一P型源極區域,一P型汲極區域,一P通道區域,其係介於該P型源極區域和該P型汲極區域之間,以及一PMOS金屬閘極區域。該NMOS包括一N型源極區域,一N型汲極區域,一N通道區域,其係介於該N型源極區域和該N型汲極區域之間,以及一NMOS金屬閘極區域。該反相器係進一步包括一絕緣層,其係在該P通道區域和該N通道區域上方,其中該PMOS金屬閘極區域和該NMOS金屬閘極區域係在該絕緣層上方。該反相器係進一步包括一閘極接點,其係介於該NMOS金屬閘極區域和該PMOS金屬閘極區域之間。該閘極接點可被組構用於防止擴散從該PMOS金屬閘極區域進入該NMOS金屬閘極區域。替代性地,或額外地,該閘極接點可被組構用於防止擴散從該NMOS金屬閘極區域進入該PMOS金屬閘
極區域。藉由將該閘極接點放置於該NMOS金屬閘極區域和該PMOS金屬閘極區域之間,可防止介於該PMOS金屬閘極區域和該NMOS金屬閘極區域之間交叉擴散。此可以被完成而不需要增加該反相器的佈局大小。此也可被完成而不需要增加NMOS阻障層和PMOS阻障層的厚度,藉此允許在相同佈局區域內的運作功能層以及金屬閘極層之後續製造,而沒有額外的複雜性。
一反相器係包括一P型MOSFET電晶體(PMOS),其係與一N型MOSFET電晶體(NMOS)相耦合。圖1係例示一範例性反相器100的電路圖。該反相器係包含一PMOS,其具有一源極SP、一汲極DP、一閘極GP;以及一NMOS,其具有一源極SN、一汲極DN、一閘極GN。一輸入係耦合至該PMOS的閘極GP以及該NMOS的閘極GN。一個輸出係耦合至PMOS的汲極DP以及NMOS的汲極DN。該PMOS的源極SP係耦合至一供應電壓Vcc,且該NMOS的源極SN係耦合至接地。
圖2係一反相器的俯視佈局圖。該反相器係包括一PMOS和一NMOS,兩者皆可形成於相同的基板202內。該PMOS係包含一源極區域SP、一汲極區域DP和由虛線方框所描繪的一P通道區域215,該P通道區域215位於該源極區域SP和該汲極區域DP之間。該源極區域SP和該汲極區域DP可形成於一N井211之內。當一適當電壓施加至該PMOS時,介於該源極區域SP和該汲極區域DP之間的該P通道區域215會出現。
該PMOS也可包含一PMOS金屬閘極區域201,其包含一PMOS阻障層203、一個或多個PMOS運作功能層205以及一PMOS金屬閘極層207。該PMOS金屬閘極區域201係位於一絕緣層(未顯示)上方,該
絕緣層係位在該PMOS金屬閘極區域201和該P通道區域215之間。該絕緣層可被共用於該PMOS和該NMOS之間。雖然圖2中所描繪的該PMOS係僅包含單一個運作功能層205,但重要的是,注意到可使用運作功能層205的各種組態來實行該PMOS金屬閘極區域201。
該NMOS係包含一源極區域SN、一汲極區域DN和由虛線方框所描繪的一N通道區域217,該N通道區域217位於該源極區域SN和該汲極區域DN之間。該源極區域SN和該汲極區域DN可形成於一P井213之內。當一適當電壓施加至該NMOS時,介於該源極區域SN和該汲極區域DN之間的該N通道區域217會出現。
該NMOS也可包含一NMOS金屬閘極區域201’,其包含一NMOS阻障層203’、一個或多個NMOS運作功能層205’以及一NMOS金屬閘極層207’。該NMOS金屬閘極區域201’係位於一絕緣層(未顯示)上方,該絕緣層係位在該NMOS金屬閘極區域201’和該N通道區域217之間。該絕緣層可被共用於該PMOS和該NMOS之間。雖然圖2中所描繪的該NMOS係僅包含單一個運作功能層205’,但重要的是,注意到可使用運作功能層205’的各種組態來實行該NMOS金屬閘極區域201’。
一絕緣區域可形成於該P通道區域215和該N通道區域217之間,以在作業期間將該P通道區域215和該N通道區域217分開。
圖3目前係例示圖2中由A-A’線所形成的平面之剖面佈局圖。雖然在圖2中的反相器的頂部佈局圖沒有例示設置於該PMOS金屬閘極區域201和該NMOS金屬閘極區域201’之間的絕緣層以及該N通道區域217和該P通道區域215,但是圖3的剖面佈局圖卻有例示該絕緣層為219
元件。雖然圖3係描繪該絕緣層219為單一層,重要的係,注意到該絕緣層219可包括多個層。舉例而言,在一些實施例中,該絕緣層219可包括氧化層和在該氧化層上方的高K(HiK)層兩者。
圖3中的該反相器200的剖面佈局圖係例示著該阻障層203、203’係圍繞著用於PMOS和NMOS兩者的運作功能層205、205’以及金屬閘極層207、207’。類似地,圖3中的該反相器200的剖面佈局圖係例示著該運作功能層205、205’係圍繞著用於PMOS和NMOS兩者的金屬閘極層207、207’。然而,重要的係,注意到該PMOS和該NMOS可被組構而不具有阻障層203、203’或是將運作功能層205、205位於該金屬閘極層207、207’下方,但不圍繞該金屬閘極層207、207’。
無論該PMOS金屬閘極區域201或NMOS金屬閘極區域201’的組態,該PMOS金屬閘極區域201和該NMOS金屬閘極區域201’彼此近接係造成介於該金屬閘極層金屬閘極層207、207’與該PMOS金屬閘極區域201和該NMOS金屬閘極區域201’之間的交叉擴散。
圖3係描繪擴散從該NMOS的該金屬閘極層207’和運作功能層205’進入該PMOS的該運作功能層205。此擴散係用虛線箭頭來描繪,係從該NMOS的該金屬閘極層207’和運作功能層205’所指向到該PMOS的該運作功能層205。然而,在其他實施例中,擴散可在一方向中發生而從該PMOS的該金屬閘極層207和運作功能層205到該NMOS的該運作功能層205’。
擴散從該NMOS的該金屬閘極區域201’進入該PMOS的該金屬閘極區域201會造成與該NMOS或該PMOS相關的臨界電壓的偏移,
反之亦然。此臨界電壓的偏移可造成裝置效能退化,以及增加裝置變異性,上述兩者皆非所希望的。
一個用於降低在該NMOS或該PMOS之間的交叉擴散的手段係增加該NMOS和該PMOS的金屬閘極區域間的距離。然而,此一手段會造成佈局區域增加,當製造小型積體裝置時,其可能係不希望的或不允許的。
另一個用於降低在該NMOS或該PMOS之間的交叉擴散的手段係增加該NMOS阻障層和該PMOS阻障層的厚度。然而,此一手段會造成在後續製造在相同佈局區域內的該運作功能層和金屬閘極層的困難。
圖4係另一個反相器的俯視示意圖。圖5係圖4的該反相器的剖面示意圖。以下說明應相關聯於圖4和圖5來閱讀。圖4和圖5的反相器400係類似於圖2的反相器200,除了增加了一閘極接點401之外。因此,為了簡化的目的,先前在圖2所說明的反相器400的元件將不會再以細節說明。
如上所提及且如圖1所例示,到該反相器的一輸入係耦合至該NMOS的閘極GN以及該PMOS的閘極GP兩者。在圖4和圖5中的該閘極接點401係代表此一輸入。該閘極接點401係經設置,使得當一電壓施加至該閘極接點401時,該電壓係耦合至該PMOS的金屬閘極區域201以及該NMOS的金屬閘極區域201’。
該閘極接點401係設置在該PMOS金屬閘極區域201和該NMOS金屬閘極區域201’中(或與其進行接觸),於該PMOS金屬閘極區域201和該NMOS金屬閘極區域201’之間的邊界處。在一些實施例中,該
閘極接點401可設置在該PMOS金屬閘極接點層207、該PMOS運作功能層205、該NMOS金屬閘極接點層207和該NMOS運作功能層205’中,如圖5所描繪。在一些實施例中,該閘極接點401可經設置,使得其與該NMOS阻障層203’和該PMOS阻障層203進行接觸。在其他實施例中,該閘極接點401可僅部分地設置於在該PMOS運作功能層205和該NMOS運作功能層205’中,使得其沒有與該NMOS阻障層203’或該PMOS阻障層203進行直接接觸。
該閘極接點401可經組構以具有一寬度和一深度,其係足以防止擴散從該PMOS金屬閘極區域201進入該NMOS金屬閘極區域201’。替代性地,該閘極接點401可經組構以具有一寬度和一深度,其係足以防止擴散從該NMOS金屬閘極區域201’進入該PMOS金屬閘極區域201。該閘極接點401可經組構成各式各樣形狀和尺寸,其係取決於特殊的應用。
藉由將一閘極接點401放置於該PMOS金屬閘極區域201和該NMOS金屬閘極區域201’之間的邊界處,可防止介於該PMOS金屬閘極區域201和該NMOS金屬閘極區域201’之間交叉擴散。此可被完成而不需要增加該反相器400的佈局尺寸。此也可被完成而不需要增加該NMOS阻障層和該PMOS阻障層的厚度,藉此允許在相同佈局區域內的運作功能層以及金屬閘極層之後續製造,而沒有額外的複雜性。
在不同的實施例中,該絕緣層219可具有不同的尺寸。舉例來說,在一些實施例中,該絕緣層219可具有任何地方為從20A至40A之一厚度,諸如大約為28A(例如,28A±3A)。在其他實施例中,該絕緣層219可具有超過40A之一厚度。在進一步實施例中,該絕緣層219可具有小
於20A之一厚度。
在不同的實施例中,該阻障層203、203’可具有不同的尺寸。舉例來說,在一些實施例中,該阻障層203、203’可具有任何地方為從10A至20A之一厚度,諸如大約為12A(例如,12A±1A)。在其他實施例中,該阻障層203、203’可具有超過20A之一厚度。在進一步實施例中,該阻障層203、203’可具有小於10A之一厚度。
在不同的實施例中,該運作功能層205、205’可具有不同的尺寸。舉例來說,在一些實施例中,該運作功能層205、205’可具有任何地方為從10A至30A之一厚度,諸如大約為20A(例如,20A±2A)。在其他實施例中,該運作功能層205、205’可具有超過30A之一厚度。在進一步實施例中,該運作功能層205、205’可具有小於10A之一厚度。
在不同的實施例中,該金屬閘極層207、207’可具有不同的尺寸。舉例來說,在一些實施例中,該金屬閘極層207、207’可具有任何地方為從400A至500A之一厚度,諸如大約為480A(例如,480A±50A)。在其他實施例中,該金屬閘極層207、207’可具有超過500A之一厚度。在進一步實施例中,該金屬閘極層207、207’可具有小於400A之一厚度。
圖6係一流程圖,其係例示一種用於製造一反相器的金屬閘極結構的方法。用於製造該反相器的金屬閘極結構的該方法將會從該反相器的PMOS和NMOS的源極/汲極區域和通道區域形成之後的一個及時點開始說明。熟知該項技術人士將體認出,形成一反相器PMOS和NMOS的源極/汲極區域和通道區域的多個機制係存在的,且用於製造該反相器的金屬閘極結構的下列說明係不受限於這些機制中的任何特殊一者。
一開始,一絕緣層係形成於該反相器的PMOS的P通道區域和該反相器的NMOS的N通道區域的頂部上方,如在步驟601處所示。在一些實施例中,該絕緣層可形成於單一製程步驟中。在其他實施例中,該絕緣層可形成於多於一個的製程步驟中。在一些實施例中,該絕緣層可包括氧化層和在該氧化層頂部上方的高K(HiK)層兩者。可使用任何數目之不同的沉積和微影技術來形成該絕緣層於該反相器的PMOS的P通道區域以及NMOS的N通道區域的頂部上方。
一NMOS阻障層可接著可選擇性地形成於該絕緣層上,如在步驟603處所示。對於一些應用來說,一NMOS阻障層並非用於製造該反相器的金屬閘極結構。在一些實施例中,該NMOS阻障層可由氮化鉭(TaN)組成。再次說明,可使用任何數目之不同的沉積和微影技術來形成該NMOS阻障層。
一PMOS阻障層可接著可選擇性地形成於該絕緣層上,如在步驟605處所示。對於一些應用來說,一PMOS阻障層並非用於製造該反相器的金屬閘極結構。在一些實施例中,該PMOS阻障層可由鉭(Ta)為主的材料組成。再次說明,可使用任何數目之不同的沉積和微影技術來形成該PMOS阻障層。
一個或多個NMOS運作功能層可接著形成於該NMOS阻障層上,如在步驟607處所示。該NMOS運作功能層可具有各種不同數目的運作功能層,其係取決於特殊的應用。在一些實施例中,該NMOS運作功能層可由氮化鈦鋁(TiAlN)組成。該NMOS運作功能層的組構(例如,組成)係決定該反相器中的該NMOS的臨界電壓。
在一些實施例中,該一個或多個NMOS運作功能層可形成於該NMOS阻障層之內,使得該NMOS阻障層係圍繞該NMOS運作功能層。該NMOS運作功能層可接續地形成於彼此之內,使得最外部NMOS運作功能層係圍繞所有其他的NMOS運作功能層,且每一個後續形成的運作功能層係圍繞在其形成後的任何其他的NMOS運作功能層。
在其他實施例中,該NMOS運作功能層可形成於該NMOS阻障層的頂部上方,使得該NMOS阻障層不會圍繞該NMOS運作功能層。又在其他實施例中,該NMOS阻障層沒有形成,該NMOS運作功能層可形成於該絕緣層上。
一個或多個PMOS運作功能層可接著形成於該PMOS阻障層上,如在步驟609處所示。該PMOS運作功能層可具有各種不同數目的運作功能層,其係取決於特殊的應用。在一些實施例中,該NMOS運作功能層可由氮化鈦(TiN)組成。該PMOS運作功能層的組構(例如,組成)係決定該反相器中的該PMOS的臨界電壓。
在一些實施例中,該一個或多個PMOS運作功能層可形成於該PMOS阻障層之內,使得該PMOS阻障層係圍繞該PMOS運作功能層。該PMOS運作功能層可接續地形成於彼此之內,使得最外部PMOS運作功能層係圍繞所有其他的PMOS運作功能層,且每一個後續形成的運作功能層係圍繞在其形成後的任何其他的PMOS運作功能層。
在其他實施例中,該PMOS運作功能層可形成於該PMOS阻障層的頂部上方,使得該PMOS阻障層不會圍繞該PMOS運作功能層。又在其他實施例中,該PMOS阻障層沒有形成,該PMOS運作功能層可形
成於該絕緣層上。
一NMOS金屬閘極層可接著形成於該NMOS運作功能層,如在步驟611處所示。連同該NMOS金屬閘極層,該NMOS運作功能層和可選擇地該NMOS阻障層係形成該NMOS金屬閘極區域。在一些實施例中,該NMOS金屬閘極層係形成於該NMOS運作功能層之內,使得該NMOS運作功能層係圍繞該NMOS金屬閘極層。在其他實施例中,該NMOS金屬閘極層係形成於該NMOS運作功能層的頂部上方,使得該NMOS運作功能層沒有圍繞該NMOS金屬閘極層。
一PMOS金屬閘極層可接著形成於該PMOS運作功能層,如在步驟613處所示。連同該PMOS金屬閘極層,該PMOS運作功能層和可選擇地該PMOS阻障層係形成該PMOS金屬閘極區域。在一些實施例中,該PMOS金屬閘極層係形成於該PMOS運作功能層之內,使得該PMOS運作功能層係圍繞該PMOS金屬閘極層。在其他實施例中,該PMOS金屬閘極層係形成於該PMOS運作功能層的頂部上方,使得該PMOS運作功能層沒有圍繞該PMOS金屬閘極層。
該NMOS金屬閘極區域(例如,NMOS金屬閘極層、NMOS運作功能層和NMOS阻障層)和該PMOS金屬閘極區域(例如,PMOS金屬閘極層、PMOS運作功能層和PMOS阻障層)的製造係造成該NMOS金屬閘極區域和該PMOS金屬閘極區域彼此近接。如上所討論,該NMOS金屬閘極區域和該PMOS金屬閘極區域的彼此近接係造成交叉擴散,該交叉擴散係造成臨界電壓偏移。
然而,藉由形成閘極接點於介於該NMOS金屬閘極區域和
該PMOS金屬閘極區域之間的邊界處,可防止此交叉擴散。該閘極接點可經設置,使得一電壓係施加至該閘極接點,該電壓係耦合至該PMOS金屬閘極區域以及該NMOS金屬閘極區域兩者。
在一些實施例中,該閘極接點可設置在該PMOS金屬閘極層、該PMOS運作功能層、該NMOS金屬閘極層和該NMOS運作功能層之內,如圖5所描繪。在一些實施例中,該閘極接點可經設置使得其與該NMOS阻障層和該PMOS阻障層進行接觸。在其他實施例中,該閘極接點可僅部分地設置於在該NMOS運作功能層和該PMOS運作功能層中,使得其沒有與在該NMOS阻障層或該PMOS阻障層進行直接接觸。
該閘極接點可經組構以具有一寬度和一深度,其係足以防止擴散從該PMOS金屬閘極區域進入該NMOS金屬閘極區域。該閘極接點可經組構成各式各樣形狀和尺寸,其係取決於特殊的應用。
圖7-1至圖7-8係剖面示意圖,其係例示一種用於製造圖6中的反相器的金屬閘極結構的方法。
類似於圖6中所說明的方法,圖7-1至圖7-8中所例示的用於製造一反相器的金屬閘極結構的該方法將會從該反相器的PMOS和NMOS的源極/汲極區域和通道區域形成之後的一個及時點開始說明。
一開始,一絕緣層219係形成於該反相器的PMOS的P通道區域215和該反相器的NMOS的N通道區域217的頂部上方,如圖7-1中所示。在一些實施例中,該絕緣層219可包括氧化層和在該氧化層的頂部上的高K(HiK)層兩者。該P通道區域215和該NMOS的N通道區域217可被一絕緣區域209分開。在一些實施例中,該絕緣層219可形成於單一製
程步驟中。可使用任何數目之不同的沉積和微影技術來形成該絕緣層219於該反相器的PMOS的P通道區域215以及NMOS的N通道區域217的頂部上方。
一NMOS阻障層203’可接著可選擇性地形成於該絕緣層219上,如圖7-2中所示。在一些實施例中,該NMOS阻障層203’可由氮化鉭(TaN)組成。再次說明,可使用任何數目之不同的沉積和微影技術來形成該NMOS阻障層203’。
一PMOS阻障層203可接著可選擇性地形成於該絕緣層219上,如圖7-3中所示。在一些實施例中,該PMOS阻障層203可由鉭(Ta)為主的材料組成。再次說明,可使用任何數目之不同的沉積和微影技術來形成該NMOS阻障層203。
一NMOS運作功能層205’可接著形成於該NMOS阻障層203’上,如圖7-4中所示。雖然圖7-4係描繪僅有形成單一個NMOS運作功能層,但可形成各種不同數目的NMOS運作功能層205’,其係取決於特殊的應用。在一些實施例中,該NMOS運作功能層205’可由氮化鈦鋁(TiAlN)組成。該NMOS運作功能層205’的組構(例如,組成)係決定該反相器中的該NMOS的臨界電壓。
在圖7-4中,該NMOS運作功能層205’可形成於該NMOS阻障層203’之內,使得該NMOS阻障層203’係圍繞該NMOS運作功能層205’。
一PMOS運作功能層205可接著形成於該PMOS阻障層203上,如圖7-5中所示。雖然圖7-5係描繪僅有形成單一個PMOS運作功能層,
但可形成各種不同數目的PMOS運作功能層203,其係取決於特殊的應用。在一些實施例中,該PMOS運作功能層205可由氮化鈦(TiN)組成。該PMOS運作功能層205的組構(例如,組成)係決定該反相器中的該PMOS的臨界電壓。
在圖7-5中,該PMOS運作功能層205可形成於該PMOS阻障層203之內,使得該PMOS阻障層203係圍繞該PMOS運作功能層205。
一NMOS金屬閘極層207’係接著形成於該NMOS運作功能層205’,如圖7-6中所示。連同該NMOS金屬閘極層207’,該NMOS運作功能層205’和該NMOS阻障層203’係形成該NMOS金屬閘極區域201’。在圖7-6中,該NMOS金屬閘極層207’係形成於該NMOS運作功能層205’之內,使得該NMOS運作功能層205’係圍繞該NMOS金屬閘極層207’。
一PMOS金屬閘極層207係接著形成於該PMOS運作功能層205,如圖7-7中所示。連同該PMOS金屬閘極層207,該PMOS運作功能層205和該PMOS阻障層203係形成該PMOS金屬閘極區域201。在圖7-7中,該PMOS金屬閘極層207係形成於該PMOS運作功能層205之內,使得該PMOS運作功能層205係圍繞該PMOS金屬閘極層207。
該NMOS金屬閘極區域201’(例如,NMOS金屬閘極層207’、NMOS運作功能層205’和NMOS阻障層203’)和該PMOS金屬閘極區域201(例如,PMOS金屬閘極層207、PMOS運作功能層205和PMOS阻障層203)的製造係造成該NMOS金屬閘極區域201’和該PMOS金屬閘極區域201彼此近接。如上所討論,該NMOS金屬閘極區域201’和該PMOS
金屬閘極區域201的彼此近接係造成交叉擴散,該交叉擴散係造成臨界電壓偏移。
然而,藉由形成閘極接點401於介於該NMOS金屬閘極區域201’和該PMOS金屬閘極區域201之間的邊界處,可防止此交叉擴散,如圖7-8中所示。在圖7-8中,該閘極接點401可經設置,使得一電壓係施加至該閘極接點401,該電壓係耦合至該PMOS金屬閘極區域201以及該NMOS金屬閘極區域201兩者。
該閘極接點係設置在該PMOS金屬閘極層207、該PMOS運作功能層205、該NMOS金屬閘極層207’、該NMOS運作功能層205’(或與其進行接觸),如圖7-8中所示。在圖7-8中,該閘極接點401可經設置,使得其與該NMOS阻障層203’和該PMOS阻障層203進行接觸。該閘極接點401可經組構以具有一寬度和一深度,其係足以防止擴散從該PMOS金屬閘極區域201進入該NMOS金屬閘極區域201’。
藉由將一閘極接點401放置於該PMOS金屬閘極區域201和該NMOS金屬閘極區域201’之間的邊界處,可防止介於該PMOS金屬閘極區域201和該NMOS金屬閘極區域201’之間交叉擴散。此可被完成而不需要增加該反相器400的佈局尺寸。此也可被完成而不需要增加該NMOS阻障層203’和該PMOS阻障層203的厚度,藉此允許在相同佈局區域內的運作功能層以及金屬閘極層之後續製造,而沒有額外的複雜性。
上述圖6和圖7-1至圖7-8的製程流程係相關於特殊製程動作的順序來說明。然而,在其他實施例中,所說明的製程動作的順序可以係不同的。熟知該項技術人示將體認出,在此方法中的各種動作可以不同
順序來完成相同的結果。同樣地,重要的係,注意到雖然已說明特殊技術來實行某些製程動作,但熟知該項技術人示將體認出,可存在其他技術以實行這些製程動作。
儘管已顯示和敘述多個特殊特徵,但是該特殊實施例不意欲限制本案所主張的發明,且進行各種改變例和修改例而不偏離本案所主張的發明之精神和範疇對於熟習該項技術領域人士將係顯而易見的。據此,該說明書和圖式係被視為一例示性而非限制性意義。本案所主張的發明係意欲涵蓋所有替代例、修改例、和等效例。
Claims (19)
- 一種反相器,其係包括:一PMOS,該PMOS包括:一P型源極區域,一P型汲極區域,一P通道區域,其係介於該P型源極區域和該P型汲極區域之間,以及一PMOS金屬閘極區域;一NMOS,該NMOS包括:一N型源極區域,一N型汲極區域,一N通道區域,其係介於該N型源極區域和該N型汲極區域之間,以及一NMOS金屬閘極區域;一絕緣層,其係在該P通道區域和該N通道區域上方,其中該PMOS金屬閘極區域和該NMOS金屬閘極區域係在該絕緣層上方;以及一閘極接點,其係介於該NMOS金屬閘極區域和該PMOS金屬閘極區域之間。
- 如申請專利範圍第1項所述之反相器,其中該PMOS金屬閘極區域係包括:一個或多個PMOS運作功能層,其係位於該絕緣層上方;以及一PMOS金屬閘極層,其係位於該一個或多個PMOS運作功能層上方。
- 如申請專利範圍第2項所述之反相器,其中該PMOS金屬閘極區域係進一步包括:一PMOS阻障層,其係介於該一個或多個PMOS運作功能層和該絕緣層之間,其中該PMOS阻障層係圍繞該一個或多個PMOS運作功能層和該PMOS金屬閘極層。
- 如申請專利範圍第3項所述之反相器,其中該NMOS金屬閘極區域係包括:一個或多個NMOS運作功能層,其係位於該絕緣層上方;以及一NMOS金屬閘極層,其係位於該一個或多個NMOS運作功能層上方。
- 如申請專利範圍第4項所述之反相器,其中該NMOS金屬閘極區域係進一步包括:一NMOS阻障層,其係介於該一個或多個NMOS運作功能層和該絕緣層之間,其中該NMOS阻障層係圍繞該一個或多個NMOS運作功能層和該NMOS金屬閘極層。
- 如申請專利範圍第5項所述之反相器,其中該閘極接點係與該一個或多個PMOS運作功能層、該PMOS金屬閘極層、該一個或多個NMOS運作功能層和該NMOS金屬閘極層進行接觸。
- 如申請專利範圍第5項所述之反相器,其中該閘極接點係與該NMOS阻障層和該PMOS阻障層進行接觸。
- 如申請專利範圍第1項所述之反相器,其中該閘極接點係防止該PMOS金屬閘極區域和該NMOS金屬閘極區域之間的交叉擴散。
- 如申請專利範圍第1項所述之反相器,其中該閘極接點具有一寬度和一深度,以允許該閘極防止在該PMOS金屬閘極區域和該NMOS金屬閘極區域之間的交叉擴散。
- 如申請專利範圍第1項所述之反相器,其中該閘極接點係包括鎢(W)。
- 一種製造用於一反相器的一金屬閘極結構的方法,其係包括:形成一絕緣層於該反相器的一PMOS的一P通道區域以及該反相器的一NMOS的一N通道區域的頂部;形成一PMOS金屬閘極區域於該P通道區域上方;形成一NMOS金屬閘極區域於該N通道區域上方;形成一閘極接點,其中該閘極接點係介於該NMOS金屬閘極區域和該PMOS金屬閘極區域之間。
- 如申請專利範圍第11項所述之方法,其中形成該PMOS金屬閘極區域的動作係包括:形成一PMOS阻障層於該絕緣層上方;形成一個或多個PMOS運作功能層於該PMOS阻障層上方;以及形成一PMOS金屬閘極層於該一個或多個PMOS運作功能層上方。
- 如申請專利範圍第12項所述之方法,其中該PMOS阻障層係圍繞該一個或多個PMOS運作功能層和該PMOS金屬閘極層。
- 如申請專利範圍第12項所述之方法,其中形成該NMOS金屬閘極區域的動作係包括:形成一NMOS阻障層於該絕緣層上方;形成一個或多個NMOS運作功能層於該NMOS阻障層上方;以及形成一NMOS金屬閘極層於該一個或多個NMOS運作功能層上方。
- 如申請專利範圍第14項所述之方法,其中該NMOS阻障層係圍繞該 一個或多個NMOS運作功能層和該NMOS金屬閘極層。
- 如申請專利範圍第14項所述之方法,其中該閘極接點係與該一個或多個PMOS運作功能層、該PMOS金屬閘極層、該一個或多個NMOS運作功能層和該NMOS金屬閘極層進行接觸。
- 如申請專利範圍第14項所述之方法,其中該閘極接點係與該NMOS阻障層和該PMOS阻障層進行接觸。
- 如申請專利範圍第11項所述之方法,其中該閘極接點係被形成以具有一寬度和一深度,以允許該閘極接點防止在該PMOS金屬閘極區域和該NMOS金屬閘極區域之間的交叉擴散。
- 如申請專利範圍第11項所述之方法,其中該閘極接點係使用鎢(W)來形成。
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Citations (3)
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US20070284671A1 (en) * | 2006-06-13 | 2007-12-13 | Renesas Technology Corp. | Semiconductor device including cmis transistor |
US20120012937A1 (en) * | 2010-07-14 | 2012-01-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | interconnection structure for n/p metal gates |
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