TWI620199B - 用於減少延遲時間之方法及裝置 - Google Patents

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Abstract

本案揭露一種積體電路包含複數個輸入/輸出電路、一指令接收電路以及控制電路。該複數個輸入/輸出電路係組態以接收複數個位元流，該些位元流系對應於該積體電路之一指令。該指令接收電路係組態以自該複數個位元流形成該指令。該些控制電路係組態以自依據該指令運作。

Description

用於減少延遲時間之方法及裝置
本申請案主張2013年2月12日申請之美國臨時專利申請案第61/763,750號、「QSPI QUAD INSTRUCTION MODE」之申請日的權利，將其揭示內容全文以引用的方式併入本文中。
本發明係關於一種裝置及其方法；具體而言，本發明係關於一種積體電路及通信方法，可減少積體電路之間的通信延遲時間。
本背景說明之目的是為了能提供本發明揭示內容的背景。本案命名的發明者之作業，以本背景說明被描述之範圍，以及本背景說明中各方面可能不會被視為申請時的先前技術，既沒有明示或暗示地承認是為本揭露內容之先前技術。
通常，序列周邊介面(SPI)匯流排是用於晶片與晶片間的通信。在一個例子中，兩個積體電路(IC)晶片是根據序列週邊介面匯流排技術被組態並且是以匯流排線相連接。其中一個積體電路晶片被組態於一主模式下，而另一個積體電路晶片是組態於從屬模式下。該主積體電路晶片提供控制訊號(例如時鐘訊號、選擇訊號等)以控制該兩個積體電路晶片間的通信。
本案所公開內容提供一種積體電路，其包含複數個輸入/輸出(IO)電路、一指令接收電路及一控制電路。該些輸入/輸出電路是組態以接收複數個位元流，該些位元流係對應於至該積體電路之一指令。該指令接收電路係組態以自該複數個位元流形成該複數個位元流。該控制電路係組態以依據該指令運作。
根據本發明的一實施例，該積體電路包含一記憶體陣列，其中該記憶體陣列係組態以儲存資料於記憶體位址。該複數個輸入/輸出電路係組態以接收相應於該記憶體陣列中之一地址的位元流，以及該控制電路係組態以根據該指令於該位址讀取/寫入資料。在一個例子中，該控制電路係根據該指令進行組態，該指令指示用於接收該位址之一第一數量之輸入/輸出電路及用於資料輸入/輸出之一第二數量之輸入/輸出電路。
在一實施例中，該積體電路包含一暫存器，該暫存器係組態以儲存表示一第一組態之一第一數值，該些輸入/輸出電路於該第一組態並行接收相應於該指令之該些位元流。在一實施例中，該暫存器係組態以根據該指令從該第一數值轉變為一第二數值。該第二數值是表示一第二組態，該第二組態是使用不同數目的輸入/輸出電路來接收一下個指令。該指令接收電路係組態以根據表示該第二組態之該第二數值使用不同數量之輸入/輸出電路來接收下個指令。在另一實施例中，該暫存器係初始化為表示一初始組態之一數值，該指令係以一單一位元流被一特定輸入/輸出電路所接收，以及該指令接收電路係組態以自該特定輸入/輸出電路接收之一位元流形成該指令。
本案公開內容提供了一種方法。該方法包含以一積體電路之複數個輸入/輸出電路接收複數個位元流，其中該些位元流係相應於傳輸至該積體電路之一指令；以一指令接收電路從該複數個位元流形成該指令；以及控制該積體電路中之控制電路以根據該指令運作。
本案公開內容提供了另一種積體電路。所述積體電路包含一控制電路及複數個輸入/輸出電路，其中該控制電路係組態以產生對應至另一積體電路之一指令之複數個指令位元流，該複數個輸入/輸出電路係組態 以輸出該複數個指令位元流以致使該指令被傳輸至該另一積體電路。
‧‧‧晶片選擇訊號
CLK‧‧‧時鐘訊號
IO0‧‧‧第一資訊訊號
IO1‧‧‧第二資訊訊號
IO2‧‧‧第三資訊訊號
IO3‧‧‧第四資訊訊號
100‧‧‧通信系統
110‧‧‧第一電路
111~116‧‧‧輸入/輸出電路
117‧‧‧第一介面
120‧‧‧控制電路
130‧‧‧指令傳輸電路
150‧‧‧第二電路
151~156‧‧‧輸入/輸出電路
157‧‧‧第二介面
160‧‧‧控制電路
165‧‧‧狀態暫存器
170‧‧‧指令接收電路
180‧‧‧記憶體陣列
200‧‧‧程序
300、400‧‧‧圖形
310、410‧‧‧第一波形
320、420‧‧‧第二波形
330、430‧‧‧第三波形
340、440‧‧‧第四波形
350、450‧‧‧第五波形
360、460‧‧‧第六波形
S201、S210~S270、S299‧‧‧步驟
本發明之各個實施例所提出作為範例將詳細參照以下附圖描述，其中相同的標號引用相同的元件：圖1示出本發明之一實施例的通信系統100的方塊圖；圖2示出本發明之一程序範例200的一個流程圖之一實施例；以及圖3及4示出比較波形曲線之一實施例之示意圖。
圖1示出根據本發明的一個實施例的通信系統100的方塊圖。通信系統100包含藉由一改進的序列周邊介面匯流排(SPI)耦接在一起的一第一電路110及一第二電路150。該改進的序列周邊介面匯流排為可編程的，並且可被編程以使用單個導線或多個導線來傳輸指令。當多根導線被用於指令傳輸時，通信系統100將具有減少的延遲時間；以及當單個導線係用於指令傳輸時，通信系統100則係與其它序列周邊介面匯流排技術反向相容。
該第一電路110及第二電路150可為任何使用該改進序列周邊介面匯流排技術以進行電路與電路間通信之適當的電路。在一個實施例中，通信系統100是一個晶片通信系統，其中該第一電路110是個第一積體電路(IC)晶片以及該第二電路150是呃第二積體電路晶片。第一積體電路晶片110包含以該改進序列周邊介面匯流排技術實現之一第一介面117，以及第二積體電路晶片151包含以該改進序列周邊介面匯流排技術實現之一第二介面157。在一實施例中，該兩個積體電路晶片是組合於一印刷電路板(Printed Circuit Board、PCB)，其中該兩個積體電路晶片各別的輸入/輸出接腳是於該印刷電路板上以適當的導電媒體相互耦接在一起，如印刷銅線、通孔、跳線等導電媒體。具體而言，在一實施例中，第一介面117包含複數個輸入/輸出(IO)電路 111-116以及一控制電路120耦接在一起，如圖1中所示。該些輸入/輸出電路111-116分別係組態以供不同的訊號輸入/輸出。舉例而言，輸入/輸出電路111是組態以輸入/輸出一晶片選擇()訊號，輸入/輸出電路112是組態以輸入/輸出一時鐘(CLK)訊號，輸入/輸出電路113是組態以輸入/輸出一第一資訊訊號(IO-0)，輸入/輸出電路114是組態以輸入/輸出一第二資訊訊號(IO-1)，輸入/輸出電路115是組態以輸入/輸出一第三資訊訊號(IO-2)，以及輸入/輸出電路116是組態以輸入/輸出一第四資訊訊號(IO-3)。
相同地，第二介面157包含複數個輸入/輸出(IO)電路151-156以及一控制電路160耦接在一起，如圖1中所示。該些輸入/輸出電路151-156分別係組態以供不同的訊號輸入/輸出。例如，輸入/輸出電路151是組態以輸入/輸出一晶片選擇()訊號，輸入/輸出電路152是組態以輸入/輸出一個時鐘(CLK)訊號，輸入/輸出電路153是組態以輸入/輸出一第一資訊訊號(IO-0)，輸入/輸出電路154是組態以輸入/輸出一第二資訊訊號(IO-1)，輸入/輸出電路155是組態以輸入/輸出一第三資訊訊號(IO-2)的，以及輸入/輸出電路156是組態以輸入/輸出一第四資訊訊號(IO-3)。
第一電路110之輸入/輸出111-116以及對應第二電路150之輸入/輸出電路151-156係以印刷銅線、過孔、跳線等適當地耦接在一起。根據一實施例，第一電路110及第二電路150其中之一個係組態於一主模式下，而另一個則係組態於一從屬模式下。在圖1中所示的實施例，第二電路150係為一記憶體裝置，其包含一記憶體陣列180及適當的輔助電路(未示出)。第一電路110係為一記憶體控制裝置，其包含控制邏輯(未示出)以控制對第二電路150的記憶體使用權。在圖1中所示的實施例，第一電路110是組態為主模式下以及第二電路150是組態為從屬模式下。第一電路110提供控制訊號來控制第一電路110和第二電路150之間的通信。以舉例而言，第一電路110經由相對耦接之輸入/輸出電路(輸入/輸出電路111及151)提供晶片選擇訊號至第二電路150。
在一實施例中，第一電路110係耦接於第二電路150以及一或多個其它記憶體/儲存裝置(未示出)。第一電路110提供相應的晶片選擇訊號至該耦接的記憶體裝置，並於該些耦接之記憶體裝置間共享資源(例如，供時鐘訊號及資訊訊號之輸入/輸出電路112-116)。在一實施例中，當傳輸至第二電路150的晶片選擇訊號為邏輯“0”時，第二電路150將被選擇，並且共享中的資源之資訊訊號(例如，指令、地址、資料/數據等)是供給第二電路150；當傳輸至第二電路150的晶片選擇訊號為邏輯“1”時，共享中的資源之資訊訊號不提供給第二電路150。
此外，第一電路110及第二電路150間會傳輸各種資訊訊號，例如經由輸入/輸出電路113-116及153-156傳輸。在圖1之實施例中，第一電路110及第二電路150間會傳輸指令、地址及資料/資訊。在一實施例中，第一電路110會傳輸一組態指令至第二電路150，以致使第二電路150可相應地被組態。在另一個實施例中，第一電路110會傳輸包含地址及資料/資訊之一寫入指令至第二電路150，以使得該資料/資訊被寫入到位於該地址之記憶體陣列180。在另一實施例中，第一電路110會傳輸包含一地址之一讀取指令至第二電路150，以使第二電路150會回傳位於該地址之記憶體陣列180中儲存的資訊/資料。
該資訊訊號可以各種不同格式被傳送，例如在一對輸入/輸出電路上之單一個位元流、在複數對的輸入/輸出電路上之複數個位元流等傳輸方式。根據本案另一實施例，第一介面117及第二介面157分別係組態以啟用上述各種格式。
具體而言，控制電路120係組態以轉變第一電路110之內部電路(未示出)及輸入/輸出電路(例如，輸入/輸出電路113-116)間的訊號格式。在圖1中之實施例，控制電路120包含一指令傳輸電路130，其係組態以轉變對第二電路150之一指令之一內部格式為該第二(積體)電路150可讀取接收之格式。在一實施例中，一個指令包含8位元，並且第一(積體)電路110產生8位元並行格式的指令。當第一介面117係組態以傳輸8位元並行格式為單元的指令時，指令傳輸電路130係組態以將該指令從8位元並行格式轉變為一單一位元流(single bit stream)的格式。當第一介面117係組態 以將一指令以複數個位元流(例如，雙位元流、四位元流等)傳送時，該指令傳輸電路130係組態以將該指令之格式從8位元並行轉變為複數個位元流之格式，例如雙位元流、四位元流等格式。值得注意的是，第一介面117還可包含其他合適的電路(未示出)，其可被組態來轉變地址格式及資訊格式。
控制電路160係被組態以將第二(積體)電路(晶片)150之內部電路與輸入/輸出電路151-156之間轉變訊號的格式。在圖1中的實施例，控制電路160包含一指令接收電路170，其係組態以將一接收到之指令的格式轉變為第二(積體)電路(晶片)150之內部電路所使用之一內部格式。在一實施例中，第二(積體)電路(晶片)150之內部電路係組態以解碼8位元並行格式之一指令。當輸入/輸出電路接收以8位元為單位之單一位元流格式之指令時，指令接收電路170係被組態以將該指令從該單一位元流格式轉換至8位元並行格式；以及當輸入/輸出電路接收複數個位元流的格式的指令(例如，雙位元流、四位元流等)，指令接收電路170係被組態以將該指令之格式從複數個位元流轉變成8位元並行之格式。
根據本發明之一實施例，指令接收電路170具有多種模式，例如一單位元指令模式、一四位元指令模式，等等。舉例而言，當指令接收電路170是處於單位元指令模式中時，指令接收電路170係被組態以將一輸入/輸出電路(例如，輸入/輸出電路153)接收的8位元之一單位元流轉變為8位元並行之格式。當指令接收電路170是處於四位元指令模式中時，指令接收電路170係被組態以將輸入/輸出153-156接收的四位元流格式之一指令轉變為8位元並行之格式。
在圖1中之實施例，第二介面157包含一狀態暫存器165，其係組態以儲存指令接收電路170的模式的一數值，以及指令接收電路170是根據儲存於該狀態暫存器165中之該數值被組態。舉例而言，當狀態暫存器165中的數值為0時，指令接收電路170係被組態於單位元指令模式；以及當狀態暫存器165中的數值為1時，指令接收電路170係被組態於四位元指令模式。需注意的是，狀態暫存器165可以被組態以儲存其他合適的數值，其數值可對應於指令接收電路170的其他合適的模式。
根據本發明之一實施例，第二電路150(例如，第二積體電路晶片)可被適當的編程與支持複數位元流指令之記憶體控制器操作(例如，與第一電路110、亦即第一積體電路晶片)，或可與不支持複數位元流指令並僅使用單位元指令之另一記憶體控制器操作。
在操作期間，於一實施例中，當第二電路150被通電或被重啟動/重設定時，狀態暫存器165係被初始化以儲存對應於單位元指令模式的一數值。因此，指令接收電路170會進入單位元指令模式。在一實施例中，當第二電路150係與不支持複數位元流指令之一記憶體控制器配對時，第二電路150能夠使用單位元流的指令與該記憶體控制器進行操作。
在圖1中的實施例，在第二電路150重設定後，第一電路110將會以一單一位元流發送一組態命令至第二電路150。第二電路150能夠接收該組態指令、解碼該組態指令，並根據該組態指令被組態。舉例而言，一特定組態指令造成狀態暫存器165改變至對應於一複數個位元指令模式之另一數值，從而使指令接收電路170進入該複數個位元指令模式。然後，第一電路110將以複數個位元流傳輸後續的指令至第二電路150。
此外，在一實施例中，當指令接收電路170是處於複數位元指令模式中時，並且第一電路110決定切換到使用單一位元流之指令時，第一電路110可以利用複數指令位元流發送一特定組態指令至第二電路150。該特定組態指令會使狀態暫存器165改變為對應於單位元指令模式之數值，從而使指令接收電路170進入單位元指令模式。因此，第一電路110可藉由一單一指令位元流傳輸後續指令至第二電路150。
圖2示出的流程圖為晶片與晶片間之通信的程序200之一實施例。在一實施例中，程序200係於通信系統100中執行。
在S210中，對應一重設定，一電路預設的進入一單一位元指令模式。在圖1中的實施例，對應於第二電路150之一重設定/重啟動或通電，狀態暫存器165會被初始化以儲存對應於單位元指令模式之數值。藉此，指令接收電路170會進入單位元指令模式，並且第二電路150可以一單位元指令位元流接收一指令並依其指令進行運作。
在S220中，該電路以一單一位元流接收一特定指令。該特 定指令指示該電路來轉換為四位元指令模式。在圖1的實施例中，在當第一電路110決定使用四位元流來發送指令時，第一電路110將經由一單一位元流傳送一特定指令至第二電路150。例如，該特定指令指示第二電路150改換為四位元指令模式。第二電路150接收該特定指令。
在S230中，該電路根據該特定指令設定暫存器以準備以四位元指令位元流接收指令。在圖1的實施例中，該特定指令使狀態暫存器165轉換為對應於四位元指令模式之數值。藉此，指令接收電路170會進入四位元流指令模式。
在S240中，該電路能夠以四位元流接收指令，並根據指令進行操作。在圖1之實施例中，當指令接收電路170進入四位元指令模式時，第二電路150能夠以四位元流接收記憶體讀/寫指令，並根據指令進行操作。在一實施例中，當一指令係表示一記憶體寫入權以雙位元流寫入地址以及以四位元流寫入資訊時，第二電路150係組態以雙位元流接收地址、以四位元流接收資訊，並且將資訊於該地址寫入記憶體陣列180。在另一實施例中，當一指令表示為一讀取權利係以四位元流讀取地址、以雙位元流讀取資訊/資料，第二電路150係組態以四位元流接收地址、從記憶體陣列180之該地址中讀取資訊，並且以雙位元流傳送該資訊/資料至第一電路110。
在S250中，該電路以四位元流接收一特定指令。該特定指令指示該電路轉換為單位元指令模式。在圖1之實施例中，由於某種原因，當第一電路110決定從使用四位元指令位元流切換到使用單位元指令位元流來傳送後續指令時，第一電路110會先以四位元流傳送一特定指令至第二電路150，其中該特定指令指示第二電路150切換至單位元指令模式。第二電路150接收該特定指令。
在S260中，該電路根據該特定指令設定暫存器以準備以單一位元流接收一指令。在圖1之實施例中，該特定指令會使狀態暫存器165改變至對應於單位元指令模式之數值。藉此，指令接收電路170會進入單位元指令模式。
在S270中，該電路能夠以單位元流接收該指令，並且根據 該指令進行操作。在圖1之實施例中，當指令接收電路170進入該單位元指令模式時，第二電路150可以一單位元流接收一記憶體讀/寫指令，並根據該指令進行操作。在一實施例中，當一指令係表示一記憶體寫入權利係以雙位元流寫入地址以及資訊/資料係以四位元流時，第二電路150係組態以雙位元流接收地址以及以四位元流接收資訊/資料，並且該資訊將被寫入到記憶體陣列180中的該地址。在另一實施例中，當一指令係表示一讀取權係以四位元流讀取地址以及雙位元流讀取資訊/資料時，第二電路150係組態以四位元流接收地址、從記憶體陣列180之該地址讀取資訊/資料，並以雙位元流傳送該資訊至第一電路110。然後，本案程序會進行到S299並結束。
值得注意的是，在一實施例中，在S270中，當第二電路150接收用於指示第二電路150轉換到四位元指令模式之一特定指令時，本案程序會返回到S230。還應當注意的是，該單位元指令模式及四位元指令模式被用作當例子，並且該程序200可被適當的修改以使用其他合適的指令傳送及接收模式。圖3示出通信系統100之一圖形300之波形的一實施例。圖形300包含晶片選擇訊號的一第一波形310、時鐘訊號的一第二波形320、第一資訊訊號的一第三波形330、第二資訊訊號的一第四波形340、第三資訊訊號的一第五波形350以及第四資訊訊號的一第六波形360。該些資訊訊號可包含指令、地址、模式及資料的資訊。
在圖3之實施例中，一指令係以平行的四位元流從第一電路110傳送至第二電路150以自記憶體陣列180中於一地址讀取資訊。該讀取指令包含8位元，並且在使用兩個時鐘週期以四平行位元流之格式，可被輸入/輸出電路113-116發送以及由輸入/輸出電路153-156接收。
圖4示出通信系統100之一圖形400之波形的一實施例。相同地，圖形400包含晶片選擇訊號的一第一波形410、時鐘訊號的一第二波形420、第一資訊訊號的一第三波形430、第二資訊訊號的一第四波形440、第三資訊訊號的一第五波形450以及第四資訊訊號的一第六波形460。
在圖4之實施例中，讀取指令係以一單位元流之格式由輸入/輸出電路113被發送以及由輸入/輸出電路153以自記憶體陣列180中於一 地址讀取資訊，該指令的8位元係以八個時鐘週期發送。因此，相對於圖4之實施例中使用單位元指令位元流之方式，藉由圖3之實施例中使用四位元指令位元流之方式可減少第一電路110接收從第二電路150讀回的資訊之時間。
本發明已由上述相關實施例加以描述，然而上述實施例僅為實施本發明之範圍。必須指出的是，已揭露之實施例並未限制本發明之範圍。相反地，包含於申請專利範圍之精神及範圍之修改及均等設置包含於本發明之範圍內。

Claims (18)

  1. 一種積體電路，包含：複數個輸入/輸出電路，係組態以接收複數個位元流，該些位元流係對應於該積體電路之一指令；一指令接收電路，從該複數個位元流形成該指令；一暫存器，儲存指示性基於該指令的一組態的一數值；以及一控制電路，依據該指令運作以使得在該數值為一第一數值時一第一數量之輸入/輸出電路被使用，以及在該數值為一第二數值時一第二數量之輸入/輸出電路被使用。
  2. 如請求項1所述之積體電路，進一步包含：一記憶體陣列，儲存資料於記憶體位址；該複數個輸入/輸出電路接收相應於該記憶體陣列中之一位址的位元流；以及該控制電路根據該指令於該位址讀取/寫入該資料。
  3. 如請求項2所述之積體電路，其中：該控制電路係根據該指令進行組態，該指令指示用於接收該位址之該第一數量之輸入/輸出電路及用於資料輸入/輸出的該第二數量之輸入/輸出電路。
  4. 如請求項1所述之積體電路，其中：該暫存器儲存表示一第一組態之該第一數值，該些輸入/輸出電路於該第一組態並行接收相應於該指令之該些位元流；以及該指令接收電路係組態以根據該暫存器中之該第一數值自並行接收之該些位元流形成該指令。
  5. 如請求項4所述之積體電路，其中：該暫存器因應該指令從該第一數值轉變為該第二數值；以及該指令接收電路係組態以根據表示一第二組態之該第二數值使用不同數量之輸入/輸出電路來接收二下個指令。
  6. 如請求項4所述之積體電路，其中： 該暫存器係初始化為表示一第二組態之該第二數值，於該第二組態中，該指令係以一單位元流被一特定輸入/輸出電路所接收；以及該指令接收電路從該特定輸入/輸出電路所接收之一位元流形成該指令。
  7. 如請求項6所述之積體電路，其中：該暫存器因應該特定輸入/輸出電路所接收之一特定指令從該第二數值轉變至該第一數值；以及該指令接收電路從該複數個輸入/輸出電路所接收之該些位元流形成後續指令。
  8. 一種用於積體電路的方法，包含：以該積體電路之複數個輸入/輸出電路接收複數個位元流，其中該些位元流係相應於傳輸至該積體電路之一指令；以一指令接收電路從該複數個位元流形成該指令；於一暫存器中儲存指示性基於該指令的一組態的一數值；以及控制該積體電路中之控制電路根據表示該組態的該數值運作以使得在該數值為一第一數值時一第一數量之輸入/輸出電路被使用，以及在該數值為一第二數值時一第二數量之輸入/輸出電路被使用。
  9. 如請求項8所述之方法，其中：接收相應於該積體電路之一記憶體陣列中之一位址之兩個或多個位元流；以及根據該指令於該記憶體陣列之該位址讀取/寫入資料。
  10. 如請求項9所述之方法，進一步包含：根據該指令組態該控制電路，其中該指令指示該第一數量之輸入/輸出電路係供於接收該位址，以及一第二數量之輸入/輸出電路係供於資料輸入/輸出。
  11. 如請求項8所示之方法，進一步包含：於該暫存器中儲存表示該第一組態之一第一數值，其中於該第一組態中，該指令為並行接收之該些位元流。
  12. 如請求項11所述之方法，進一步包含：於該暫存器中因應該指令轉變該第一數值為該第二數值； 根據該第二數值組態該指令接收電路以使用一不同數量之輸入/輸出電路來接收一下個指令。
  13. 如請求項11所示之方法，進一步包含：初始化該暫存器為表示一第二組態之該第二數值，於該第二組態中，該指令係被一特定輸入/輸出電路接收；以及從該特定輸入/輸出電路所接收之一位元流形成該指令。
  14. 如請求項13所述之方法，進一步包含：根據該特定輸入/輸出電路所接收之一特定指令，以該第一數值更新該暫存器；以及組態該指令接收電路以自該複數個輸入/輸出電路所接收之該些位元流形成後續指令。
  15. 一種積體電路，包含：一控制電路，產生對應另一積體電路之一指令之複數個指令位元流；以及複數個輸入/輸出電路，輸出該複數個指令位元流以致使該指令被傳輸至該另一積體電路，其中基於接收的該指令於該另一積體電路中的一暫存器儲存表示一組態的一數值，以使得在該數值為一第一數值時一第一數量之輸入/輸出電路被使用，以及在該數值為一第二數值時一第二數量之輸入/輸出電路被使用。
  16. 如請求項15所述之積體電路，其中：該控制電路產生複數個地址位元流，該些地址位元流係對應於該另一積體電路之一記憶體陣列中之一儲存位置之一位址；以及該複數個輸入/輸出電路輸出該複數個地址位元流以存取該記憶體陣列中之該儲存位置。
  17. 如請求項15所述之積體電路，其中：該控制電路在該積體電路被初始化後產生對應於一特定指令之一單一指令位元流；以及一輸入/輸出電路輸出該單一指令位元流，以使得該特定指令傳輸至該另一積體電路以組態該另一積體電路接收對應該複數個輸入/輸出電路之 後續指令之位元流。
  18. 如請求項17所述之積體電路，其中：該控制電路產生對應一後續指令之複數個指令位元流；以及該複數個輸入/輸出電路輸出該複數個指令位元流以致使該後續指令被傳輸至該另一積體電路。
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