TWI618213B - 嵌埋式封裝結構 - Google Patents

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Abstract

一種嵌埋式封裝結構包括一第一介電層、一第一導電圖案層、一第一導電柱層、一電子元件、一第二介電層、一第二導電圖案層以及一第二導電柱層。第一導電圖案層、第一導電柱層及電子元件係設置於第一介電層中。第一導電圖案層之一表面係露出於第一介電層之一第一表面。第一導電柱層之一表面係露出於第一介電層之一第二表面。第二導電圖案層及第二導電柱層係設置於第二介電層中。第二導電圖案層之一表面係露出於第二介電層之一第三表面，而與露出於第二表面之第一導電柱層電性連接。第二導電柱層之一表面係露出於該第二介電層之該第四表面。

Description

嵌埋式封裝結構
本發明係關於一種封裝結構，特別關於一種嵌埋式封裝結構。
在高度資訊化社會的今日，多媒體應用市場不斷地急速擴張，積體電路封裝技術也隨之朝電子裝置的數位化、網路化、區域連接化以及使用人性化的趨勢發展。為達成上述的要求，電子元件必須配合高速處理化、多功能化、積集化(Integrated)以及小型輕量化等多方面之要求，也因此積體電路封裝技術也跟著朝向微型化、高密度化發展。其中球格陣列式構裝(Ball Grid Array，BGA)、晶片尺寸構裝(Chip-Scale Package，CSP)、覆晶構裝(Flip Chip Package，F/C)、多晶片模組(Multi-Chip Module，MCM)等高密度積體電路封裝技術也因應而生。
其中覆晶構裝技術主要係在形成有多個晶片的晶圓上對外的接點(通常是晶圓銲墊)上形成球底金屬層(UBM,Under Bump Metallurgy)，接著於球底金屬層之上形成凸塊或植入銲球以作為後續晶片(或晶圓)與基板(substrate)電性導通之連接介面。由於覆晶構裝技術係可應用於高接腳數(High Pin Count)之晶片封裝結構，並同時具有縮小封裝面積及縮短訊號傳輸路徑等多項優點，所以覆晶構裝技術已經廣泛地應用在晶片封裝領域。
再者，為了能在有限的基板面積中創造出更大的空間以提升電子裝置的功能，習知技術係將電子元件嵌埋於基板內，以形成一嵌埋式封裝結構。使用者可以依據其需求，選用具有合適之介電係數及電阻值的基板材料，以調整電路特性。藉由縮短電路佈局、減少非嵌埋式電子單元的使用數量，並減少訊號傳輸距離來提升嵌埋式封裝結構的工作性能。
以下，請參照第1A圖至第1I圖以簡單說明一般嵌埋式封裝結構的製造方法。首先，如第1A圖所示，係於一基板10上經過鑽孔、電鍍一第一金屬層11以及塞孔之後，再以微影蝕刻技術將部分的第一金屬層11移除，以露出部分基板10。再如第1B圖所示，利用雷射蝕刻或是沖壓方式，將露出於第一金屬層11的基板10移除，以形成複數開孔101。再如第1C圖所示，將上述經過加工的基板10放置固定於一例如膠帶的載體12上，並將電子元件131及132對準相對應的開孔101而固定於載體12。再如第1D圖所示，以一介電材料14填入並固定上述之基板10、第一金屬層11以及電子元件131、132，再於介電材料14之第一表面141形成一第二金屬層15。再如第1E圖所示，由於上述之介電材料14已固定基板10、第一金屬層11以及電子元件131、132，因此可移除載體12，並由第二金屬層15相對之另一側同樣填入介電材料14，並於介電材料14之第二表面142形成一第三金屬層16。
再如第1F圖所示，利用雷射蝕刻移除部分之第二金屬層15、部分之介電材料14以及部分之第三金屬層16，以分別形成孔洞H1~H13。再如第1G圖所示，於孔洞H1~H13中電鍍金屬以填滿，使得對應的第一金屬層11、第二金屬層15以及第三金屬層16得以電性連接。再如第1H圖所示，再以微影蝕刻技術移除部分的第二金屬層15及第三金屬層16。最後如第1I圖所示，於第二金屬層15及第三金屬層16上適當的位置分別形成一防焊層17，如此才完成一嵌埋式封裝結構1。
上述之嵌埋式封裝結構1具有下列幾項技術缺陷。第一，由電子元件131、132之中心分別至第二金屬層15及第三金屬層16之距離相同，換言之，嵌埋式封裝結構1為一對稱結構，必須如上述第1D圖及第1E圖所示，執行雙面增層工序，如此將會致使良率降低。
第二，如上述第1F圖所示，由於電子元件之球底金屬層(UBM)必須經過雷射蝕刻製程，因此其厚度通常需達到1 毫米，才能承受該製程所遭遇的破壞。另外，如上述第1G圖所示，其係為盲孔電鍍製程，而因為此製程的緣故，電子元件之球底金屬層(UBM)必須限定為銅金屬，而導致設計彈性度不足。
有鑒於此，本發明之一目的在於提供一種嵌埋式封裝結構，使得具有不同球底金屬層(UBM)的晶片皆能適用。
另外，本發明之另一目的在於提供一種嵌埋式封裝結構，無需限制球底金屬層之厚度，而可使得設計更為彈性。
再者，本發明之又一目的在於提供一種嵌埋式封裝結構，其可縮短製造時間。
為達上述目的，本發明提供一種嵌埋式封裝結構，包括一第一介電層、一第二介電層、一第一導電圖案層、一第一導電柱層、一電子元件、一第二導電圖案層以及一第二導電柱層。第一介電層具有相對之一第一表面及一第二表面。第二介電層具有相對之一第三表面及一第四表面。第一導電圖案層係設置於該第一介電層中，且該第一導電圖案層之一表面係露出於該第一介電層之該第一表面。第一導電柱層係設置於該第一介電層中，並與該第一導電圖案層電性連接，且該第一導電柱層之一表面係露出於該第一介電層之該第二表面。電子元件係設置於該第一介電層中。電子元件與第一介電層之第一表面之間具有一第一距離，且與第二介電層之第四表面之間具有一第二距離，而第一距離係異於第二距離。第二導電圖案層係設置於該第二介電層中，且該第二導電圖案層之一表面係露出於該第二介電層之該第三表面而與露出於該第二表面之該第一導電柱層電性連接。第二導電柱層係設置於該第二介電層中，並與該第二導電圖案層電性連接，且該第二導電柱層之一表面係露出於該第二介電層之該第四表面。
依據本發明之一實施例，其中第一導電圖案層及該第二導電圖案層至少其中之一的厚度係小於7微米。
承上所述，依據本發明之嵌埋式封裝結構由側面觀之係為非對稱式，亦即電子元件與第一導電圖案層之間的距離較 短，而可縮短電子傳遞路徑，進而可增加其電性效能。另外，由於本發明之嵌埋式封裝結構利用特殊的製程方式而不需要使用雷射蝕刻即可使電子元件嵌埋於基板中，因此可令導電圖案層具有較薄的厚度。也由於捨棄了雷射蝕刻的工序，因此電子元件的選用將不會受限於球底金屬層的厚度而更為彈性。
1、2、3‧‧‧嵌埋式封裝結構
10‧‧‧基板
101‧‧‧開孔
11‧‧‧第一金屬層
12‧‧‧載體
131、132‧‧‧電子元件
14‧‧‧介電材料
141、251、351‧‧‧第一表面
142、252、352‧‧‧第二表面
15‧‧‧第二金屬層
16‧‧‧第三金屬層
17‧‧‧防焊層
20、30‧‧‧載板
21、31‧‧‧第一導電圖案層
211、221、261、271、311、321、361、371‧‧‧表面
22、32‧‧‧第一導電柱層
23‧‧‧導電結合層
24、24A、34‧‧‧電子元件
241、341‧‧‧電性連接墊
241A‧‧‧銅柱凸塊
25、35‧‧‧第一介電層
26、36‧‧‧第二導電圖案層
27、37‧‧‧第二導電柱層
28、38‧‧‧第二介電層
281、381‧‧‧第三表面
282、382‧‧‧第四表面
33‧‧‧固定層
D01、D11‧‧‧第一距離
D02、D12‧‧‧第二距離
H1~H13‧‧‧孔洞
第1A圖至第1I圖係顯示習知一種嵌埋式封裝結構的製作程序示意圖。
第2圖係顯示依據本發明第一實施例之一嵌埋式封裝結構之一示意圖。
第3圖係顯示第一實施例之電子元件的另一態樣示意圖。
第4圖係顯示依據本發明第二實施例之一嵌埋式封裝結構之一示意圖。
第5圖係顯示本發明第一實施例之嵌埋式封裝結構之製造方法之一流程圖。
第6A圖至第6I圖係顯示本發明第一實施例嵌埋式封裝結構的製作程序示意圖。
第7圖係顯示本發明第二實施例之嵌埋式封裝結構之製造方法之一流程圖。
第8A圖至第8I圖係顯示本發明第二實施例嵌埋式封裝結構的製作程序示意圖。
以下將透過實施例來解釋本發明內容，本發明的實施例並非用以限制本發明須在如實施例所述之任何特定的環境、應用或特殊方式方能實施。因此，關於實施例之說明僅為闡釋本發明之目的，而非用以限制本發明。須說明者，以下實施例及圖式中，與本發明非直接相關之元件已省略而未繪示；且圖式中各元件間之尺寸關係僅為求容易瞭解，非用以限制實際比例。另外，以下實施例中，相同的元件將以相同的元件符號加以說明。
請參照第2圖所示，其係依據本發明第一實施例之一嵌埋式封裝結構2之一示意圖。嵌埋式封裝結構2包括一第一導電圖案層21、一第一導電柱層22、一導電結合層23、一電子元件24、一第一介電層25、一第二導電圖案層26、一第二導電柱層27以及一第二介電層28。
第一介電層25之材質係可包括酚醛基樹脂(Novolac-Based Resin)、環氧基樹脂(Epoxy-Based Resin)、矽基樹脂(Silicone-Based Resin)，其具有相對之一第一表面251及一第二表面252。
第一導電圖案層21係設置於第一介電層25中，且第一導電圖案層21之一表面211係暴露於第一介電層25之第一表面251，且暴露於第一介電層25之第一表面251的第一導電圖案層21，實質上係與第一介電層25之第一表面251為同一平面。其中，第一導電圖案層21之材質係為金屬，例如但不限於銅，其係可以電鍍、濺鍍或蒸鍍等方式形成，故其厚度可小於1毫米(mm)，較佳者，第一導電圖案層21之厚度係小於7微米(um)。於本實施例中，第一導電圖案層21係可包括導電線路以及電性連接墊。
第一導電柱層22係設置於第一介電層25中，並與第一導電圖案層21電性連接。第一導電柱層22之一表面221係露出於第一介電層25之第二表面252，且暴露於第一介電層25之第二表面252的第一導電柱層22，實質上係與第一介電層25之第二表面252為同一平面。其中，第一導電柱層22係可以電鍍、濺鍍或蒸鍍等方式形成，其材質係為金屬，例如但不限於銅。
電子元件24係設置於第一介電層25中，且具有複數電性連接墊241，其係朝向部分之第一導電圖案層21而設置，並藉由導電結合層23而與對應之第一導電圖案層21電性連接。其中，電性連接墊241之材質例如但不限於銅(Cu)、鈦鎢銅(TiWCu)鋁Al)或其他金屬電性連接墊。於本實施例中，電子元件24係可為主動元件或為被動元件，於此不加以限定。所謂 的主動元件，例如但不限於晶片(chip)、晶粒(die)或積體電路(integrated circuit,IC)。而所謂的被動元件則例如但不限於電容器或電阻器。另外，導電結合層23例如但不限於錫膏、錫球或金凸塊等用於導電連接之材料。如為錫膏，其例如係以印刷、點錫膏或噴錫膏等方式形成於第一導電圖案層21。
第二介電層28之材質係可包括酚醛基樹脂(Novolac-Based Resin)、環氧基樹脂(Epoxy-Based Resin)、矽基樹脂(Silicone-Based Resin)，其係具有相對之一第三表面281及一第四表面282。
第二導電圖案層26係設置於第二介電層28中，且第二導電圖案層26之一表面261係露出於第二介電層28之第三表面281。第二導電圖案層26係與露出於第一介電層25之第二表面252的第一導電柱層22電性連接。暴露於第二介電層28之第三表面281的第二導電圖案層26，實質上係與第二介電層28之第三表面281為同一平面。其中，第二導電圖案層26之材質係為金屬，例如但不限於銅，其係可以電鍍、濺鍍或蒸鍍等方式形成，故其厚度可小於1毫米(mm)，較佳者，第二導電圖案層26之厚度係小於7微米(um)。
第二導電柱層27係設置於第二介電層28中，並與第二導電圖案層26電性連接，且第二導電柱層27之一表面271係露出於第二介電層28之第四表面282。暴露於第二介電層28之第四表面282的第二導電柱層27，實質上係與第二介電層28之第四表面282為同一平面。其中，第二導電柱層27係可以電鍍、濺鍍或蒸鍍等方式形成，其材質係為金屬，例如但不限於銅。
另外，值得一提的是，電子元件24與第一介電層25之第一表面251之間具有一第一距離D01，而電子元件24與第二介電層28之第四表面282之間具有一第二距離D02，於本實施例中，第一距離D01係異於第二距離D02。換言之，嵌埋式封裝結構由側向觀之係為一非對稱式構裝，也因此電子元件24之電性連接墊241與第一導電圖案層21之間的距離較短，而可縮短電子傳 遞路徑，進而可增加其電性效能。
請再參照第3圖所示，其係顯示第一實施例之電子元件的另一種態樣。在本實施例中，電子元件24A係可為一銅柱凸塊晶粒(Cu post die/Cu-pillar die)，其具有作為電性連接墊之複數銅柱凸塊241A可有效地縮短錫球或錫膏之間的間距，而可增加電子元件24A的腳位數量。
以下，請參照第4圖所示，以說明本發明第二實施例之一嵌埋式封裝結構3。
嵌埋式封裝結構3包括一第一導電圖案層31、一第一導電柱層32、一固定層33、一電子元件34、一第一介電層35、一第二導電圖案層36、一第二導電柱層37以及一第二介電層38。
第一介電層35之材質係可包括酚醛基樹脂、環氧基樹脂、矽基樹脂，其具有相對之一第一表面351及一第二表面352。
第一導電圖案層31係設置於第一介電層35中，且第一導電圖案層31之一表面311係暴露於第一介電層35之第一表面351，且暴露於第一介電層35之第一表面351的第一導電圖案層31，實質上係與第一介電層35之第一表面351為同一平面。其中，第一導電圖案層31之材質係為金屬，例如但不限於銅，其係可以電鍍、濺鍍或蒸鍍等方式形成，故其厚度可小於1毫米(mm)，較佳者，第一導電圖案層31之厚度係小於7微米(um)。於本實施例中，第一導電圖案層31係可包括導電線路以及電性連接墊。
第一導電柱層32係設置於第一介電層35中，並與第一導電圖案層31電性連接。第一導電柱層32之一表面321係露出於第一介電層35之第二表面352，且暴露於第一介電層35之第二表面352的第一導電柱層32，實質上係與第一介電層35之第二表面352為同一平面。其中，第一導電柱層32係可以電鍍、濺鍍或蒸鍍等方式形成，其材質係為金屬，例如但不限於銅。
電子元件34係設置於第一介電層35中，且具有複數電性連接墊341，其係朝向第一導電圖案層31之另一側而設 置。電子元件34係藉由固定層33而與對應之第一導電圖案層31連接。固定層33例如但不限於結合膠(glue)或結合薄膜(film)。值得一提的是，部分的第一導電柱層32係電性連接於電性連接墊341。
電子元件34之電性連接墊341之材質例如但不限於銅、鈦鎢銅、鋁或其他金屬電性連接墊。於本實施例中，電子元件34係可為主動元件及/或被動元件，於此不加以限定。所謂的主動元件，例如但不限於晶片、晶粒或積體電路。而所謂的被動元件則例如但不限於電容器或電阻器。
第二介電層38之材質係可包括酚醛基樹脂、環氧基樹脂、矽基樹脂，其係具有相對之一第三表面381及一第四表面382。
第二導電圖案層36係設置於第二介電層38中，且第二導電圖案層36之一表面361係露出於第二介電層38之第三表面381。第二導電圖案層36係與露出於第一介電層35之第二表面352的第一導電柱層32電性連接。暴露於第二介電層38之第三表面381的第二導電圖案層36，實質上係與第二介電層38之第三表面381為同一平面。其中，第二導電圖案層36之材質係為金屬，例如但不限於銅，其係可以電鍍、濺鍍或蒸鍍等方式形成，故其厚度可小於1毫米(mm)，較佳者，第二導電圖案層36之厚度係小於7微米(um)。
第二導電柱層37係設置於第二介電層38中，並與第二導電圖案層36電性連接，且第二導電柱層37之一表面371係露出於第二介電層38之第四表面382。暴露於第二介電層38之第四表面382的第二導電柱層37，實質上係與第二介電層38之第四表面382為同一平面。其中，第二導電柱層37係可以電鍍、濺鍍或蒸鍍等方式形成，其材質係為金屬，例如但不限於銅。
另外，與第一實施例相同，電子元件34與第一介電層35之第一表面351之間具有一第一距離D11，而電子元件34與第二介電層38之第四表面382之間具有一第二距離D12，於本 實施例中，第一距離D11係異於第二距離D12。換言之，嵌埋式封裝結構3由側向觀之係為一非對稱式構裝，也因此電子元件34之電性連接墊341與第一導電圖案層31之間的距離較短，而可縮短電子傳遞路徑，進而可增加其電性效能。
請參照第5圖所示，其係本發明第一實施例之嵌埋式封裝結構2之製造方法之一流程圖，其包括步驟S01至步驟S09。以下，請搭配第6A圖至第6I圖以說明嵌埋式封裝結構2之製造方法。
步驟S01，如第6A圖所示，形成一第一導電圖案層21於一載板20上。其中，載板20係為一金屬載板，例如但不限於不鏽鋼鍍銅。第一導電圖案層21係可應用電鍍、濺鍍、蒸鍍或搭配微影蝕刻製程等技術形成於載板20。
步驟S02，如第6B圖所示，形成一第一導電柱層22於第一導電圖案層21上。其中，第一導電柱層22並非完全覆蓋第一導電圖案層21，亦即部分的第一導電圖案層21係露出的。第一導電柱層22係可應用電鍍、濺鍍、蒸鍍或搭配微影蝕刻製程等技術形成於第一導電圖案層21上。
步驟S03，如第6C圖所示，形成一導電結合層23於露出之第一導電圖案層21。導電結合層23例如但不限於錫膏、錫球或金凸塊等用於導電連接之材料。如為錫膏，其例如係以印刷、點錫膏或噴錫膏等方式形成於第一導電圖案層21。
步驟S04，如第6D圖所示，將一電子元件24與導電結合層23連接。其係可利用回銲製程以使導電結合層23將電子元件24之電性連接墊241與第一導電圖案層21電性連接。
步驟S05，如第6E圖所示，形成一第一介電層25覆蓋電子元件24、第一導電柱層22及第一導電圖案層21，並經研磨後露出第一導電柱層22之一表面221。
步驟S06，如第6F圖所示，形成一第二導電圖案層26於第一介電層25及第一導電柱層22上。第二導電圖案層26係可應用電鍍、濺鍍、蒸鍍或搭配微影蝕刻製程等技術形成於第 一介電層25及第一導電柱層22上。
步驟S07，如第6G圖所示，形成一第二導電柱層27於第二導電圖案層26上。第二導電柱層27係可應用電鍍、濺鍍、蒸鍍或搭配微影蝕刻製程等技術形成於第二導電圖案層26上。
步驟S08，如第6H圖所示，形成一第二介電層28覆蓋第一介電層25、第二導電圖案層26及第二導電柱層27，並經研磨製程後露出第二導電柱層27之一表面271。
步驟S09，搭配第6H圖與第6I圖所示，移除載板20並作180度翻轉後，以形成一嵌埋式封裝結構2。其中，載板20係可以例如但不限於應用蝕刻製程(Etching process)、剝離製程(Debonding process)或研磨製程移除之。
請參照第7圖所示，其係本發明第二實施例之嵌埋式封裝結構3之製造方法之一流程圖，其包括步驟S11至步驟S19。以下，請搭配第8A圖至第8I圖以說明嵌埋式封裝結構3之製造方法。
步驟S11，如第8A圖所示，形成一第一導電圖案層31於一載板30上。其中，載板30係為一金屬載板，例如但不限於不鏽鋼鍍銅。第一導電圖案層31係可應用電鍍、濺鍍、蒸鍍或搭配微影蝕刻製程等技術形成於載板30。
步驟S12，如第8B圖所示，形成一固定層33覆蓋部分之第一導電圖案層31。固定層33例如但不限於結合膠或結合薄膜，其可應用塗佈製程或點膠製程而形成於第一導電圖案層31。
步驟S13，如第8C圖所示，將一電子元件34設置於固定層33上，並露出至少一電性連接墊341。於本實施例中，電子元件34即係藉由固定層33之黏性而固定於載板30之上。
步驟S14，如第8D圖所示，形成一第一導電柱層32於露出之第一導電圖案層31及電性連接墊341上。其中，第一導電柱層32係可應用電鍍、濺鍍、蒸鍍或搭配微影蝕刻製程等技術形成於第一導電圖案層31及電性連接墊341上。
步驟S15，如第8E圖所示，形成一第一介電層35 覆蓋電子元件34、第一導電柱層32及第一導電圖案層31，並經研磨後露出第一導電柱層32之一表面321。
步驟S16，如第8F圖所示，形成一第二導電圖案層36於第一介電層35及第一導電柱層32上。第二導電圖案層36係可應用電鍍、濺鍍、蒸鍍或搭配微影蝕刻製程等技術形成於第一介電層35及第一導電柱層32上。
步驟S17，如第8G圖所示，形成一第二導電柱層37於第二導電圖案層36上。第二導電柱層37係可應用電鍍、濺鍍、蒸鍍或搭配微影蝕刻製程等技術形成於第二導電圖案層36上。
步驟S18，如第8H圖所示，形成一第二介電層38覆蓋第一介電層35、第二導電圖案層36及第二導電柱層37，並經研磨後露出第二導電柱層37之一表面371。
步驟S19，如第8H圖與第8I圖所示，移除載板30並作180度翻轉後，以形成一嵌埋式封裝結構3。其中，載板30係可以例如但不限於應用蝕刻製程、剝離製程或研磨製程移除之。
綜上所述，依據本發明之一種嵌埋式封裝結構係利用層疊的方式所製造，其無需使用基板，不需要使用雷射蝕刻等費時的工序來使電子元件嵌埋於基板中，即可製造出嵌埋式封裝結構。由於捨棄了雷射蝕刻的工序，因此電子元件的選用將不會受限於球底金屬層的厚度而更為彈性。另外，由於本發明之嵌埋式封裝結構由側面觀之係為非對稱式，亦即電子元件與第一導電圖案層之間的距離較短，而可縮短電子傳遞路徑，進而可增加其電性效能。
本發明符合發明專利之要件，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施例，自不能以此限制本案之申請專利範圍。舉凡熟悉本案技藝之人士，爰依本案發明精神所作之等效修飾或變化，皆應包括於以下之申請專利範圍內。

Claims (9)

  1. 一種嵌埋式封裝結構，包含：一第一介電層，具有相對之一第一表面及一第二表面；一第二介電層，具有相對之一第三表面及一第四表面，該第三表面係接觸於該第一介電層之該第二表面；一第一導電圖案層，設置於該第一介電層中，且該第一導電圖案層之一表面係露出於該第一介電層之該第一表面；一第一導電柱層，設置於該第一介電層中，並與該第一導電圖案層電性連接，且該第一導電柱層之一表面係露出於該第一介電層之該第二表面；一電子元件，設置於該第一介電層中，該電子元件與該第一介電層之該第一表面之間具有一第一距離，且與該第二介電層之該第四表面之間具有一第二距離，該第一距離係異於該第二距離；一第二導電圖案層，設置於該第二介電層中，且該第二導電圖案層之一表面係露出於該第二介電層之該第三表面而與露出於該第二表面之該第一導電柱層電性連接；以及一第二導電柱層，設置於該第二介電層中，並與該第二導電圖案層電性連接，且該第二導電柱層之一表面係露出於該第二介電層之該第四表面。
  2. 如請求項1所述之嵌埋式封裝結構，其中該電子元件具有至少一電性連接墊，其係經由一導電結合層而與部分之該第一導電圖案層電性連接。
  3. 如請求項1所述之嵌埋式封裝結構，其中該電子元件具有至少一電性連接墊，其係與部分之該第一導電柱層電性連接。
  4. 如請求項1所述之嵌埋式封裝結構，其中該電子元件係經由一固定層而連結於部分之該第一導電圖案層。
  5. 如請求項1所述之嵌埋式封裝結構，其中該第一導電圖案層及該第二導電圖案層至少其中之一的厚度係小於7微米。
  6. 如請求項1所述之嵌埋式封裝結構，其中暴露於該第一介電層 之該第一表面的該第一導電圖案層，實質上係與該第一介電層之該第一表面為同一平面。
  7. 如請求項1所述之嵌埋式封裝結構，其中暴露於該第一介電層之該第二表面的該第一導電柱層，實質上係與該第一介電層之該第二表面為同一平面。
  8. 如請求項1所述之嵌埋式封裝結構，其中暴露於該第二介電層之該第三表面的該第二導電圖案層，實質上係與該第二介電層之該第三表面為同一平面。
  9. 如請求項1所述之嵌埋式封裝結構，其中暴露於該第二介電層之該第四表面的該第二導電柱層，實質上係與該第二介電層之該第四表面為同一平面。
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* Cited by examiner, † Cited by third party
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