TWI618078B - 在固態記憶體系統中基於延遲的資料再利用的系統及方法 - Google Patents

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Abstract

一般言之，本發明關於固態記憶體系統與方法，具體而言，關於再利用固態記憶體中之資料的系統與方法有關。

Description

在固態記憶體系統中基於延遲的資料再利用的系統及方法 相關申請案交互參考
本申請案主張Cai等人於2013年10月17日提出申請之美國專利申請案No.61/892,249之優先權，其名稱為“Systems and Methods for Latency Based Data Recycling in a Solid State Memory System”。前述臨時專利申請案之全文併入本文供參考。
一般言之，本發明關於固態記憶體系統與方法，具體而言，關於再利用固態記憶體中之資料的系統與方法有關。
固態儲存裝置中的資料隨著時間而衰變，隨著時間推移需要更強的錯誤修正能力。為修正額外的錯誤，要使用增強型錯誤修正電路。不過，這類增強型錯誤修正電路增 加存取的延遲。
因此，至少基於上述理由，習知技術需要用於保持固態儲存裝置中之資料的先進系統與方法。
一般言之，本發明關於固態記憶體系統與方法，具體而言，關於再利用固態記憶體中之資料的系統與方法有關。
本發明之各實施例所提供的資料處理系統包括：記憶體裝置、資料解碼器電路、及再利用控制電路。記憶體裝置可操作來保存資料組，及資料解碼器電路可操作來對存取自記憶體裝置的資料組施加一或多個資料解碼演算法的迭代，以產生經解碼的輸出，並提供指示對資料組施加資料解碼演算法之迭代個數的迭代計數。再利用控制電路可操作來再利用對應於資料組的讀取資料。再利用係至少部分根據迭代計數而被觸發。
本概述僅提供本發明之某些實施例的一般概要。“在一實施例中”、“按照一實施例”、“在各不同實施例中”、“在一或多個實施例中”等片語，通常意指跟隨在片語後之特定的特徵、結構、或特性係包括在本發明的至少一個實施例中，且可包括在本發明的一或多個實施例中。重點是，此等片語不必然意指相同的實施例。從以下的詳細描述、所附申請專利範圍及附圖，將可更完全明瞭本發明的很多其它實施例。
100‧‧‧固態儲存裝置
105‧‧‧寫入資料
107‧‧‧讀取資料
110‧‧‧位址
120‧‧‧記憶體存取控制器
123‧‧‧位址
125‧‧‧經編碼之寫入資料
130‧‧‧寫入電路
135‧‧‧寫入電壓
140‧‧‧快閃記憶格
145‧‧‧讀取電壓
150‧‧‧讀取電路
154‧‧‧軟資料
155‧‧‧多位元讀取資料
160‧‧‧主控制器電路
170‧‧‧迭代資料處理電路
174‧‧‧軟資料
177‧‧‧頻率指示器
179‧‧‧迭代計數
180‧‧‧基於迭代計數的資料再利用控制電路
187‧‧‧再利用致能
200‧‧‧迭代資料處理電路
205‧‧‧記憶體資料
214‧‧‧軟資訊存取或產生電路
225‧‧‧資料組
250‧‧‧中央記憶體電路
252‧‧‧解碼器輸入
270‧‧‧解碼器電路
271‧‧‧經解碼的輸出
272‧‧‧經解碼的輸出
273‧‧‧迭代完成指示器
290‧‧‧硬決定緩衝器電路
292‧‧‧硬體決定輸出
295‧‧‧迭代計數電路
296‧‧‧迭代計數
藉由參考本說明書以下所描述的圖式，將可進一步瞭解本發明的各式實施例。在以下從頭到尾的各圖中，使用同樣的元件符號指示同樣的組件。在某些例中，由下標字所構成的子標號與元件符號相關，用以指示多個類似組件其中之一。當所參考的元件符號沒有說明現有的子標號時，其意指所有此等多個類似的組件。
圖1顯示固態儲存裝置，包括按照本發明各式實施例之基於迭代計數的資料再利用控制電路；圖2描繪迭代資料處理電路的一實施，其可用於關於本發明之實施例；以及圖3a-3c的流程圖顯示用於按照本發明某些實施例之基於迭代計數之資料再利用控制電路的方法。
一般言之，與固態記憶體的系統與方法有關，而更明確地說，與再利用固態記憶體中之資料的系統與方法有關。
本發明之各式實施例提供的固態記憶體系統包括迭代資料處理電路。在存取自固態記憶體之資料包括一或多個錯誤的情況中，迭代資料處理電路施加一或多個資料解碼演算法的迭代，以嘗試修正任何錯誤。修正錯誤所需的迭代個數提供給基於迭代計數的資料再利用電路。以迭代計 數為基的再利用電路決定是否再利用被存取的資料來提高被存取之資料的可靠度，及/或縮短未來資料之存取的延遲。在本發明的某些實施例中，關於再利用之決定，除了迭代計數之外，還根據資料被存取的頻率。
本發明之各實施例提供的資料處理系統包括：記憶體裝置、資料解碼器電路、及再利用控制電路。記憶體裝置可操作來保存資料組，及資料解碼器電路可操作來對存取自記憶體裝置的資料組施加一或多個資料解碼演算法的迭代，以產生經解碼的輸出，並提供指示對資料組施加資料解碼演算法之迭代個數的迭代計數。再利用控制電路可操作來再利用對應於資料組的讀取資料。再利用係至少部分根據迭代計數而被觸發。
在前述實施例的某些例子中，資料解碼演算法係低密度同位檢查解碼演算法。在前述實施例的各實例中，至少資料解碼器電路與再利用控制電路被合併在積體電路中。在某些這類實施例中，記憶體裝置被進一步合併在積體電路中。在某些情況中，記憶體裝置係快閃記憶體裝置。在特定的情況中，快閃記憶體裝置能夠在快閃記憶體裝置的每一個記憶格中保存資料的多個位元。
在前述實施例的各實例中，再利用控制電路包括比較器電路，可操作來比較迭代計數與臨限位準。在某些這樣的實例中，臨限位準係可程式的。在其它這樣的實例中，臨限位準係固定的。
在前述實施例的一或多個實例中，該系統進一步包括 記憶體存取電路。記憶體存取電路可操作來：存取記憶體裝置的資料組；並計算存取對應之資料組的頻率。在某些這樣的實例中，再利用係至少部分根據迭代計數與存取之頻率而被觸發。在各情況中，再利用控制電路包括比較器電路，可操作來比較迭代計數與第一臨限位準或第二臨限位準其中之一。當存取之頻率超過第三臨限位準時，選擇第一臨限位準，及當存取之頻率小於第三臨限位準時，選擇第二臨限位準。在特定的情況中，第一臨限位準、第二臨限位準、及/或第三臨限位準等一或多個位準可由使用者程式。在其它情況中，第一臨限位準、第二臨限位準、及第三臨限位準所有都是固定的。
在本發明的另些實施例中，提供用於記憶體裝置中之資料再利用控制的方法。該方法包括：接收保存在記憶體裝置中的資料組；藉由資料解碼器電路對資料組施加至少一個的資料解碼演算法的迭代，以產生經解碼的輸出；計算對資料組施加資料解碼演算法的迭代個數，以產生迭代計數；以及，資料組回收到記憶體裝置，以使得再利用至少部分根據迭代計數而被觸發。在前述實施例的某些實例中，資料解碼演算法係低密度同位檢查解碼演算法。
在前述實施例的各式實例中，再利用資料組係由再利用控制電路來控制，其包括比較器電路，可操作來比較迭代計數與臨限位準。在前述實施例的某些實例中，該方法另包括決定存取對應之資料組的頻率。在某些這類的實例中，再利用係至少部分根據迭代計數與存取之頻率而被觸 發。
在前述實施例的一或多個實例中，再利用資料組係由再利用控制電路來控制，其包括比較器電路，可操作來比較迭代計數與迭代計數臨限值。在某些這類的實例中，該方法另包括至少部分根據存取的頻率來決定迭代計數的臨限值。在某些情況中，迭代計數臨限值係選擇自第一臨限位準或第二臨限位準，兩者皆為可程式的。
現轉向圖1，固態儲存裝置100包括按照本發明各式實施例之基於迭代計數的資料再利用控制電路180。儲存裝置100包括主控制器電路160，其支配對於快閃記憶格140的讀與寫存取。快閃記憶格140可以是NAND快閃記憶格或習知技術之其它類型的固態記憶格。
當主控制器電路160提供要被寫入之寫入資料105連同指示要被寫入之位置的位址110時，資料寫入被實行。記憶體存取控制器120將寫入資料105格式化，並提供位址123與經編碼之寫入資料125給寫入電路130。寫入電路130提供對應於經編碼之寫入資料125之個別群組的寫入電壓135，其用來充電被位址123所定址的各個快閃記憶格。例如，在快閃記憶格係兩位元記憶格的情況(即，視讀取電壓而定，回傳'11'、'10'、'00'、或'01'的值)，以下的電壓可應用來儲存資料：
其中，V3大於V2，V2大於V1，V1大於V0。
當主控制器電路160提供位址110連同從快閃記憶格140中之對應的位置讀取資料的請求時，資料讀取被實行。記憶體存取控制器120存取位址123所指示之位置的讀取電壓145，並將該電壓與若干個臨限值比較，以將電壓降至多位元讀取資料155。使用相同的兩位元例，以下的多位元讀取資料155得到：
將此多位元讀取資料155當成讀取資料107從記憶體存取控制器120提供給迭代資料處理電路170。迭代資料處理電路170決定讀取資料107中是否有任何錯誤。若讀取資料107中無任何錯誤，迭代資料處理電路170提供讀取資料107做為讀取資料175，並提供零值做為迭代計數179。須注意，前述的表僅是例示，且不同的裝置可將不 同的位元值指定給不同的電壓臨限值。例如在其它情況中，可使用下表中的值：
當然，其它的位元型樣可指定給不同的臨限。
在仍有錯誤的情況，迭代資料處理電路170產生或存取對應於讀取資料107的軟資料。此軟資料指示讀取資料107之特定元素正確的機率。在某些情況中，此軟資料是由讀取電路150提供，如軟資料154，並指示讀取電壓145與用於讀取資料155之元素之臨限值之間的差異。此軟資訊當成軟資料174提供給迭代資料處理電路170。在本發明的其它實施例中，軟資料無法從讀取電路150獲得。在這樣的實施例中，軟資料可被產生。軟資料之產生，可使用用來產生軟資料之任何習知技術中所熟知的方法來完成。例如，軟資料之產生，可用類似於Xia等人於2013年10月7日提出申請之No.14/047,423名稱為"Systems and Methods for Enhanced Data Recovery in a Solid State Memory System"的美國專利申請案中所揭示的方法來完成。前述申請案之全文併輸入本文供全方位參考。
迭代資料處理電路170對讀取資料107與軟資料174 重複施加資料解碼演算法以產生經解碼的輸出。當每施加一個資料解碼演算法的迭代，迭代計數即被增加。在經解碼之輸出收歛的情況，(即，致使讀取資料107中之所有剩餘的錯誤都被修正)，提供讀取資料175做為經解碼的輸出，並提供迭代計數179做為迭代計數。在經解碼的輸出未能收歛的情況(即經解碼的輸出中仍有錯誤)，藉由前個經解碼之輸出的導引，對讀取資料107施加資料解碼演算法的另一個迭代，以產生經更新之經解碼的輸出。此處理持續直到所有的錯誤被修正，或發生逾時的情況(例如，100次迭代)。在本發明的某些實施例中，資料解碼演算法係本項技術中所熟知的低密度同位檢查演算法。根據本文所提供的揭示，本項技術中具有通常知識者將識得可用於本發明各樣實施例之相關的各種資料解碼演算法。
基於迭代計數的資料再利用控制電路180決定是否要再利用讀取資料175。此再利用包括將讀取資料175再寫入快閃記憶格140中的相同位置。此操作用來再新快閃記憶格140中由於時間衰退或記憶格衰退(兩者共稱為“資料衰退”)所導致錯誤的資料。是否再利用讀取資料175係根據迭代計數179來決定。一般來說，迭代計數179的值隨著資料衰退的增加而增加。因此，在迭代計數179超過臨限值的情況，基於迭代計數的資料再利用控制電路180藉由斷言再利用致能187給記憶體存取控制器電路120而致使讀取資料175被再利用。此種再利用控制的方法，降低了資料衰退對於資料存取延遲及/或資料損耗的 衝擊。
在本發明的某些實施例中，再利用控制進一步被應用來縮短對於經常存取之資料組的存取延遲。在此情況，記憶體存取控制器電路120維護用於指示資料組被從快閃記憶格140存取之頻率的表。來自表的資訊被當成頻率指示器177提供給基於迭代計數的資料再利用控制電路180。此資訊可用來修改要與迭代計數179進行比較的臨限值。特別是，在頻率指示器超過臨限位準(即，指示讀取資料175係被經常存取的資料組)的情況，減小迭代計數179所要比較的臨限值。因此，對於經常被存取的資料組，被允許通過迭代資料處理電路170之迭代的個數被減少。此縮短了對於經常被存取之資料組的存取延遲，同時允許對於較少被存取之資料組較長的存取延遲。此種再利用控制的方法縮短了平均存取延遲。
現轉向圖2，顯示迭代資料處理電路200之實施，其可用於關於本發明的實施例。迭代資料處理電路200係用來取代圖1之迭代資料處理電路170，讀取資料107連接到記憶體資料205輸入，迭代計數179連接到迭代計數296，及讀取資料175連接到硬體決定輸出292。
迭代資料處理電路200接收記憶體資料205。軟資訊存取或產生電路214可操作來存取對應於記憶體資料205的軟資訊或產生對應於記憶體資料205的軟資訊。此軟資訊指示記憶體資料205之特定元素正確的機率。在某些情況中，此軟資訊係由固態記憶體裝置提供，做為軟資訊存 取或產生電路214的輸入(未顯示)。在其它情況中，軟資訊被產生。此軟資訊之產生，可使用習知技術中用來產生軟資訊的任何方法來完成。例如，軟資訊之產生，可用類似於Xia等人於2013年10月7日提出申請之No.14/047,423名稱為"Systems and Methods for Enhanced Data Recovery in a Solid State Memory System"的美國專利申請案中所揭示的方法來完成。前述申請案之全文併輸入本文供全方位參考。
軟資訊存取或產生電路214提供軟資訊與記憶體資料205之組合當成資料組225提供給中央記憶體電路250。一旦解碼器電路270可用，即從中央記憶體電路250存取先前儲存的資料組225做為解碼器輸入252。在本發明的某些實施例中，解碼器電路270係本項技術中所熟知的低密度同位檢查解碼器電路。根據本文所提供的揭示，本項技術中具有通常知識者將識得可用於與本發明各樣實施例相關的各種解碼器電路。
解碼器電路270對解碼器輸入252施加資料解碼演算法以產生經解碼的輸出271。每次施加資料解碼演算法時，解碼器電路270斷言迭代完成指示器273給迭代計數電路295。迭代計數電路295計數每一次被斷言的迭代完成指示器273，並提供用以指示通過解碼器電路270之迭代個數的迭代計數296。在經解碼的輸出271未能收歛的情況(即，經解碼的輸出271包括錯誤)，藉由經解碼之輸出271的導引，對解碼器輸入252施加另一個資料解碼 演算法的迭代。此項處理被重複直到經解碼的輸出271收歛(即，無錯誤)或遇到逾時狀況。
另者，在經解碼之輸出271收歛的情況，其被當成經解碼的輸出272提供給硬決定緩衝器電路290。硬決定緩衝器電路290提供經解碼之輸出272的硬決定做為硬決定輸出292。在此接合點，迭代計數296指示通過解碼器電路270之迭代的總個數，其被用來修正記憶體資料205中的錯誤。
現轉向圖3a-3b，流程圖300、301顯示按照本發明之某些實施例用於基於迭代計數之資料再利用的方法。接下來的圖3a流程圖300，其決定是否接收到讀取請求(方塊305)。在未接收讀取請求的情況下(方塊305)，其決定是否已接收到寫入請求(方塊395)。在接收到寫入請求的情況下(方塊395)，所接收到的資料被格式化，並寫入到所接收之位址(寫入請求的一部分)所指示之快閃記憶體中的位置(方塊397)，且程序回到方塊305。
另者，當接收到讀取存取時，其包括指示要被存取之資料之位置的位址。接著，從快閃記憶體之讀取請求所指示的位置處存取資料(方塊310)。其決定所擷取的資料是否無錯誤(方塊320)。在決定該資料無錯誤的情況下(方塊320)，提供所擷取的資料當成讀取資料(方塊325)，且迭代計數等於零(方塊330)。接著，程序回到方塊305。如以下關於圖3b-3c之討論，流程圖301、302揭示於任何時候提供讀取資料時所觸發之替代的平行 處理。
另一方面，在決定資料非無錯誤的情況(方塊320)，對應於被存取之資料的軟資訊被存取或產生(方塊335)。此軟資訊指示被存取之資料之特定元素正確的機率。在某些情況中，此軟資訊係由被存取資料的固態記憶體裝置所提供。在其它情況，軟資訊被產生。此軟資訊之產生，可使用本項技術中用於產生軟資料之任何熟知的方法完成。例如，軟資訊之產生，可用類似於Xia等人於2013年10月7日提出申請之No.14/047,423名稱為"Systems and Methods for Enhanced Data Recovery in a Solid State Memory System"的美國專利申請案中所揭示的方法來完成。前述申請案之全文併輸入本文供全方位參考。
被存取的資料與對應的軟資訊被當成資料組儲存到中央記憶體(方塊340)，且迭代計數被增加到1的值(方塊345)。其接著決定資料解碼器電路是否可用於處理(方塊350)。在資料解碼器電路可用於處理的情況(方塊350)，從中央記憶體存取先前儲存的資料組做為解碼器的輸入(方塊355)。對被存取的資料組施加資料解碼演算法以產生經解碼的輸出(方塊360)。在可用的情況(即，用於第二及後續的迭代)，先前經解碼的輸出被用來導引資料解碼演算法之應用。在本發明的某些實施例中，資料解碼演算法係本項技術中所熟知的低密度同位檢查演算法。根據本文所提供的揭示，本項技術中具有通常 知識者將識得可用於與本發明各樣實施例相關的各種資料解碼演算法。
其決定經解碼的輸出是否收歛(方塊365)。在決定經解碼的輸出收歛的情況中(方塊365)，經解碼的輸出被提供做為讀取資料(方塊370)，且現有的迭代計數被報告為迭代計數(方塊385)。接著，程序回到305。再次，如關於以下圖3b-3c之討論，流程圖301、302揭示於任何時候提供讀取資料時所觸發之替代的平行處理
另者，在其決定經解碼的輸出未能收歛的情況(方塊365)。其決定是否允許資料解碼演算法的另一次迭代(方塊375)。在某些情況中，資料解碼演算法之迭代的最大個數係為固定或可程式的。此為有效的逾時條件。在某些情況中，資料解碼演算法的最大許可迭代個數為100。根據本文所提供的揭示，本項技術中具有通常知識者將可理解，關於本發明之不同的實施例，也許可其它的迭代個數。在不允許另一次局部迭代的情況(方塊375)，指示出錯誤(方塊380)並報告現有的迭代計數做為迭代計數(方塊385)。接著，程序回到305。另一方面，在允許另一次的資料解碼演算法迭代之情況(方塊375)，迭代計數被增加(方塊390)，並重複方塊360-375之程序。
現轉向圖3b，流程圖301顯示按照本發明之某些實施例，用於決定資料再利用的方法。在接下來的流程圖301中，其決定讀取資料是否已提供(方塊303)。如前 文之討論，流程圖300之方塊325、370提供讀取資料中的一部分。在已提供讀取資料的情況(方塊303)，其決定該讀取資料的存取頻率是否超過臨限值A(方塊307)。存取頻率係指示被提供做為讀取資料的特定資料已從快閃記憶體存取了多少次。存取頻率係橫跨一既定時間周期來決定，例如，一天的時間周期。根據本文所提供的揭示，本項技術中具有通常知識者將可理解，可用各種時間周期來計算存取頻率，及/或用各種方法來計算存取頻率。在本發明的某些實施例中，臨限值A係固定值。在本發明的另些實施例中，臨限值A係使用者可程式的值。
在存取頻率超過臨限值A的情況(方塊307)，其決定對應於所提供之讀取資料的迭代計數是否超過臨限值B(方塊309)。在未超過臨限值B之情況(方塊309)，沒有資料再利用之動作，且程序回到方塊303。另者，在超過臨限值B之情況(方塊309)，所提供的讀取資料被再利用(方塊311)。接著，程序回到方塊303。此再利用包括將所提供的讀取資料重新寫入到快閃記憶體中的新位置，或快閃記憶體中的相同位置。此操作用來再新了快閃記憶體中的資料，俾使得不允許因資料衰退而增加修正資料中之錯誤所需之資料解碼演算法的迭代個數。此用於再利用控制的方法減少了資料衰退對於資料存取延遲及/或資料喪失的衝擊。在本發明的某些實施例中，臨限值B係固定值。在本發明的另些實施例中，臨限值B係使用者可程式的值。
另者，在存取頻率不大於臨限值A的情況(方塊307)，其決定迭代計數是否大於臨限值C(方塊313)。在迭代計數大於臨限值C的情況(方塊313)，所提供的讀取資料被再利用(方塊311)。接著，程序回到方塊303。另者，在迭代計數不大於臨限值C的情況(方塊313)，沒有資料再利用的動作，且程序回到方塊303。在本發明的某些實施例中，臨限值C係固定值，在本發明的另些實施例中，臨限值C係使用者可程式的值。
轉向圖3c，流程圖302顯示按照本發明某些實施例之用於決定資料再利用的另一方法。接下來的流程圖302，其決定讀取資料是否被提供(方塊304)。如以上之討論，流程圖300之方塊325、370提供讀取資料的一部分。在讀取資料已提供的情況(方塊304)，其決定迭代計數是否大於臨限值A(方塊306)。在迭代計數大於臨限值A的情況(方塊306)，所提供的讀取資料被再利用(方塊308)。接著，程序回到方塊304。此再利用包括將所提供的讀取資料重新寫入快閃記憶體中的新位置，或寫入快閃記憶體中的相同位置。此操作再新了快閃記憶體中之資料，以使得不允許因資料衰退而增加修正資料中之錯誤所需之資料解碼演算法的迭代個數。此用於再利用控制的方法減少了資料衰退對於資料存取延遲及/或資料喪失的衝擊。在本發明的某些實施例中，臨限值A係固定值。在本發明的另些實施例中，臨限值A係使用者可程式的值。另者，在迭代計數不大於臨限值A的情況(方塊 306)，沒有資料再利用的動作，且程序回到方塊304。
須注意，以上申請案中所討論的各不同方塊可在積體電路中連同其它功能一起實施。這樣的積體電路可包括給定之方塊、系統或電路，或方塊、系統或電路之子集的所有功能。此外，方塊、系統或電路的單元可橫跨多個積體電路實施。此積體電路可以是習知技術中所熟知之任何類型積體電路，包括但不限於單石積體電路、倒裝晶片積體電路、多晶片模組積體電路、及/或混合信號積體電路。須注意，本文所討論之方塊、系統或電路的各種功能也可在軟體或韌體中實施。在某些這類情況中，整個系統、方塊或電路可使用它的軟體或韌體相等物來實施。在其它情況中，給定之系統、方塊或電路的一部分可在軟體或韌體中實施，而其它部分在硬體中實施。
總之，本發明提供用於資料處理之創新的系統、裝置、方法及配置。雖然以上已對本發明的一或多個實施例做了詳細的描述，但熟悉本項技術之人士應理解各種的替代、修改、及均等物不會違背本發明的精神。因此，不能拿以上的描述來限制本發明的範圍，本發明的範圍係由所附申請專利範圍來界定。

Claims (13)

  1. 一種資料處理系統，該系統包含：一記憶體裝置，其可操作來保存一資料組(data set)；一資料解碼器電路，其可操作來對自該記憶體裝置存取之該資料組施加一資料解碼演算法(algorithm)之一或多個迭代(iterations)，以產生一經解碼的輸出，並提供用以指示該資料解碼演算法施加於該資料組之迭代的個數(number)的一迭代計數(count)；一記憶體存取電路，其可操作以計算對應於該資料組之存取的一頻率；及一再利用(recycle)控制電路，其包括一比較器電路，該比較器電路可操作以比較存取的該頻率與一存取頻率臨限值(threshold)，且在判定存取的該頻率超過該存取頻率臨限值之後，該再利用控制電路修正一迭代臨限值；其中該比較器電路可操作比較該迭代計數與該經修正之迭代臨限值；及其中在判定該迭代計數超過該經修正之迭代臨限值之後，該再利用控制電路再利用對應於該資料組的讀取資料。
  2. 如申請專利範圍第1項之資料處理系統，其中，該資料解碼演算法係一低密度同位(parity)檢查解碼演算法。
  3. 如申請專利範圍第1項之資料處理系統，其中，該系統進一步包含：該記憶體存取電路可操作以從該記憶體裝置存取該資 料組；其中，該再利用係至少部分根據(based on)該迭代計數與存取的該頻率而被觸發。
  4. 如申請專利範圍第1項之資料處理系統，其中，該迭代臨限值、該經修正之迭代臨限值、及該存取頻率臨限值中之至少一者係使用者可程式的。
  5. 如申請專利範圍第1項之資料處理系統，其中，至少該資料解碼器電路及該再利用控制電路係結合(incorporated)在一積體電路內。
  6. 如申請專利範圍第1項之資料處理系統，其中，該資料處理系統係在一積體電路上實施。
  7. 如申請專利範圍第1項之資料處理系統，其中，該記憶體裝置係一快閃記憶體裝置。
  8. 如申請專利範圍第7項之資料處理系統，其中，該快閃記憶體裝置能夠在該快閃記憶體裝置之每一個記憶格(memory cell)中可保存多個資料位元(bits of data)。
  9. 一種在一記憶體裝置中用於資料再利用控制的方法，該方法包含：接收保存在一記憶體裝置中的一資料組；藉由一資料解碼器電路對該資料組施加一資料解碼演算法的至少一迭代，以產生一經解碼的輸出；計數施加於該資料組之該資料解碼演算法之迭代的個數，以產生一迭代計數；計算對應於該資料組之存取的一頻率； 在判定存取的該頻率超過一存取頻率臨限值之後，修正一迭代臨限值；比較該迭代計數與該經修正之迭代臨限值；及在判定該迭代計數超過該經修正之迭代臨限值之後，再利用對應於該資料組的讀取資料。
  10. 如申請專利範圍第9項之方法，其中，該資料解碼演算法係一低密度同位檢查解碼演算法。
  11. 如申請專利範圍第9項之方法，其中，該再利用係至少部分根據該迭代計數與存取的該頻率而被觸發。
  12. 如申請專利範圍第9項之方法，其中，該方法進一步包含：程式化該迭代臨限值、該經修正之迭代臨限值、及該存取頻率臨限值中之至少一者。
  13. 一種資料儲存裝置，該資料儲存裝置包含：一快閃記憶體裝置，其可操作來保存一資料組；一記憶體存取電路，其可操作來：從該記憶體裝置存取該資料組；以及計算對應於該資料組之存取的一頻率；一資料解碼器電路，其可操作來對自該記憶體裝置存取之該資料組施加一資料解碼演算法的一或多個迭代，以產生一經解碼的輸出，並提供用以指示該資料解碼演算法施加於該資料組之迭代的個數的一迭代計數；一再利用控制電路，其包括一比較器電路，該比較器電路可操作以比較存取的該頻率與一存取頻率臨限值，且 在判定存取的該頻率超過該存取頻率臨限值之後，該再利用控制電路修正一迭代臨限值；其中該比較器電路可操作比較該迭代計數與該經修正之迭代臨限值；及其中在判定該迭代計數超過該經修正之迭代臨限值之後，該再利用控制電路再利用對應於該資料組的讀取資料。
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