TWI616009B - 具有本質電流控制的電阻性記憶體胞 - Google Patents
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Abstract
本文中說明的是提供具有本質電流限制特性的二端點記憶體胞。舉例來說，二端點記憶體胞可包含具有中等電阻率之粒子施體層，是由不穩定或部分不穩定的金屬化合物所構成。金屬化合物可經選擇以回應於外部刺激(例如：電場、電壓、電流、熱量等)，將金屬原子釋放到電阻性切換介質，該電阻性切換介質可讓金屬原子至少部分通透以漂移或擴散。金屬原子形成穿過切換介質之薄型絲極，使記憶體胞切換至傳導狀態。粒子施體層之中等電阻率搭配薄型絲在高於限制電壓的電壓下，對穿過記憶體胞之電流會產生本質電阻，以保護記憶胞免於過度電流。
Description
本申請案主張2015年2月3日提出申請且題為「RESISTIVE MEMORY CELL WITH INTRINSIC CURRENT CONTROL」之美國臨時申請案第62/111,383號之優先權，其全部內容為了所有目的係合併於本文以供參考。
本發明為了所有目的而引用合併2007年10月19日提出申請之第11/875,541號申請案、以及2009年10月8日提出申請之第12/575,921號申請案。
本揭露大體上係關於具有內建電流控制之阻性切換記憶體，該內建電流控制增進裝置可靠度並且降低控制電路的複雜度。
阻性切換記憶體在積體電路技術領域裡代表新近的新發明。儘管許多阻性切換記憶體技術仍在開發階段，但本案發明人已示範阻性切換記憶體的各種技術概
念，並且該等技術概念是在一或多個驗證階段用以證實或駁斥相關理論或技術。本案發明人相信阻性切換記憶體技術展示令人信服的證據，可在半導體電子產業保持超越競爭技術的實質優點。
本案發明人相信阻性切換記憶體胞可經組態而具有電阻值不同的多種狀態。舉例來說，對於單一位元胞，阻性切換記憶體胞可經組態而處於較低電阻狀態、或交替地處於較高電阻狀態。多位元胞可能隨著各別電阻而具有附加狀態，該等附加狀態彼此不同，而且與該較低電阻狀態及該較高電阻狀態不同。阻性切換記憶體胞不同的電阻狀態代表不同的邏輯資訊狀態，有助於數位記憶體操作。因此，本案發明人相信許多此類記憶體胞的陣列可提供許多數位記憶儲存位元。
本案發明人已成功誘使阻性切換記憶體回應於外部條件，而進入一種或另一種阻性狀態。因此，就電晶體而言，可將施加或移除外部條件用於編程或解編程(例如：抹除)記憶體。此外，取決於實體構造及電氣配置，阻性切換記憶體胞大體上可維持經編程或經解編程狀態。可能需要滿足其它條件(例如：存在最小操作電壓、存在最小操作溫度等等)、或不滿足條件才可維持一狀態，端視記憶體胞裝置的特性而定。
本案發明人已推出數項實際利用阻性切換技術用以包括基於電晶體之應用的提案。舉例來說，阻性切換元件通常係至少部分理論化成運用於數位資訊電子儲
存之金屬氧化物半導體(MOS)類型記憶體電晶體的可行替代方案。阻性切換記憶體裝置的模型在非揮發性FLASH類型電晶體方面提供一些潛在的技術優點。
鑑於上述，本案發明人想要持續開發阻性切換技術的實際應用。
以下介紹本說明書的簡化摘要，以便對本說明書之一些態樣有基本的了解。本摘要不是本說明書之延伸概述。用意不在於確定本說明書之重要或關鍵元件，也不在於敍述本說明書任何特定具體實施例之範疇、或申請專利範圍之任何範疇。目的是要以簡化形式介紹本說明書之一些概念，作為本揭露所介紹更詳細說明的引言。
本揭露之各個具體實施例提供具有本質電流限制特性的二端點記憶體胞。在一些揭示之具體實施例中，二端點記憶體胞可包含具有中等電阻率之粒子施體層，是由不穩定或部分不穩定的金屬化合物所構成。金屬化合物可經選擇以回應於外部刺激(例如：電場、電壓、電流、熱量等)，將金屬原子釋放。此外，金屬原子可回應於外部刺激、並在金屬離子係高度傳導性時電離。記憶體胞亦可包括可至少部分通透以使金屬原子漂移或擴散的電阻性切換介質。回應於外部刺激，金屬原子從粒子施體層擴散至切換介質。外部刺激一經移除，金屬原子便遭截留於切換介質之缺陷(晶界、空位等)內，並且形成穿過切換介質之高度傳導性薄型絲極或路徑。除了前述以外，
粒子施體層之中等電阻率搭配薄型絲在高於限制電壓的電壓下，對流過記憶體胞之電流還會導致電阻增大。即使沒有外部限流(current compliance)(例如：記憶體胞外部電路系統所促使的限流)的情況下，對電流所增加的電阻仍可保護記憶體胞免於過度電流帶來的有害效應。
在進一步具體實施例中，提供的是具有高操作頻寬的1電晶體-n阻性胞(1T-nR，其中n是合適的正整數)記憶體架構。此1T-nR記憶體架構可包含連接至單一選擇電晶體(例如：互補式金屬氧化物半導體(CMOS)電晶體)用於啟動/停用的一列n個所揭示之二端點記憶體胞。此記憶體架構可跨該列施加編程電壓，但不用外部限流，同時仍緩和或避免該列上各別記憶體胞的過度電流。這對於具有二端點記憶體高效能的記憶體架構有幫助，還有助於高記憶體密度(例如：藉由避免1T-nR記憶體架構各胞元的附加限流)、高操作頻寬(例如：如(多個)整列胞元一樣高)，不僅增進耐久性，也有助於抵抗重大失效。因此，所揭示之具體實施例對現有記憶體技術有顯著貢獻。
在一具體實施例中，揭示有一種非揮發性記憶體胞。該非揮發性記憶體胞可包含底端電極，以及位在該底端電極上面的電阻性切換層，該電阻性切換層內載流粒子的移動可至少部分通透該電阻性切換層。再者，該非揮發性記憶體胞可包含位在該電阻性切換層上面之粒子施體層，該粒子施體層回應於刺激，以對該電阻性切換層
提供該等傳導粒子，其中該粒子施體層具有約0.5毫歐姆(mohm)-公分(cm)或更大的電阻率。此外，該非揮發性記憶體胞可包含頂端電極，其中：該頂端電極、粒子施體層、電阻性切換層與底端電極係電氣布置成串列。
在其它具體實施例中，本揭露提供一種半導體裝置，其包含包括複數個CMOS裝置之半導體基材，以及布置於該半導體基材上並且連接至該複數個CMOS裝置中之一CMOS裝置的阻性記憶體裝置。再者，該阻性記憶體裝置可包含底端電極，以及布置於該底端電極上之阻性切換材料層，其中該阻性切換材料層包含複數個缺陷位置，並且其中該阻性切換材料層的電阻率大於約0.5ohm-cm。除了前述以外，該阻性記憶體裝置還可包含布置於該阻性切換材料層上之阻性層，其中該阻性層包含金屬原子及金屬化合物，其中複數個金屬原子從該阻性層擴散至出自該阻性切換材料中之該複數個缺陷位置的缺陷位置，並且其中該阻性層的特徵在於範圍約0.5毫歐姆-cm至約0.1ohm-cm之電阻率。該阻性切換裝置可更包含布置於該阻性層上之頂端電極。
以下說明及圖式提出本說明書之某些說明性態樣。然而，這些態樣所指係各種方式中可運用本說明書之原理的其中一些。本說明書之其它優點及新穎特徵經由以下本說明書之詳細說明且搭配圖式將會變為顯而易見。
100‧‧‧二端點記憶體單元
102‧‧‧頂端電極
104‧‧‧粒子施體層
106‧‧‧切換層
108‧‧‧底端電極
200‧‧‧二端點記憶體單元
202‧‧‧頂端電極
204‧‧‧粒子施體層
206‧‧‧切換層
208‧‧‧底端電極
210‧‧‧絲極形成
212‧‧‧刺激誘發之粒子漂移
214‧‧‧傳導絲極
216‧‧‧傳導路徑
218‧‧‧切換層
220‧‧‧小型接觸區
200A‧‧‧記憶體胞
202A‧‧‧頂端電極
204A‧‧‧粒子施體層
206A‧‧‧切換層
208A‧‧‧底端電極
210A‧‧‧絲極形成
212A‧‧‧粒子
214A‧‧‧刺激誘發之粒子漂移
216A‧‧‧傳導絲極
218A‧‧‧傳導絲極
220A‧‧‧局部化粒子空乏區
222A‧‧‧接觸區
300‧‧‧絲極變形
302‧‧‧頂端電極
304‧‧‧粒子施體層
306‧‧‧切換層
308‧‧‧底端電極
310‧‧‧反向偏壓
400‧‧‧二端點記憶體單元
402‧‧‧頂端電極
404‧‧‧電阻性切換層
406‧‧‧穩定阻性層
408‧‧‧底端電極
500‧‧‧記憶體胞
500A‧‧‧絲極形成
500B‧‧‧傳導絲極
502‧‧‧頂端電極
504‧‧‧電阻性切換層
506‧‧‧穩定阻性層
508‧‧‧底端電極
510A‧‧‧刺激誘發之粒子漂移
510B‧‧‧傳導路徑
512B‧‧‧切換層
514B‧‧‧小型接觸區
600‧‧‧絲極變形
602‧‧‧頂端電極
604‧‧‧切換層
606‧‧‧穩定阻性層
608‧‧‧底端電極
610‧‧‧反向偏壓
612‧‧‧變形/非連續絲極
700‧‧‧電流-電壓響應
702‧‧‧初始偏壓
704‧‧‧絲極形成
706‧‧‧本有的電流限制
708‧‧‧反向偏壓
710‧‧‧絲極不連續
800‧‧‧1T-nR記憶體架構
802‧‧‧基材
804‧‧‧CMOS裝置
806‧‧‧選擇電晶體
806A‧‧‧選擇電晶體
806B‧‧‧選擇電晶體
807‧‧‧絕緣體
808‧‧‧via1
810‧‧‧bitline1
812‧‧‧非揮發性記憶體胞
814‧‧‧記憶體組件
816‧‧‧選擇器組件
818‧‧‧選擇器組件
820‧‧‧bitline2
822‧‧‧via2 layer
824‧‧‧via3 layer
900‧‧‧方法
902‧‧‧步驟
904‧‧‧步驟
906‧‧‧步驟
908‧‧‧步驟
1000‧‧‧方法
1002‧‧‧步驟
1004‧‧‧步驟
1006‧‧‧步驟
1008‧‧‧步驟
1010‧‧‧步驟
1012‧‧‧步驟
1014‧‧‧步驟
1100‧‧‧方法
1102‧‧‧步驟
1104‧‧‧步驟
1106‧‧‧步驟
1108‧‧‧步驟
1110‧‧‧步驟
1200‧‧‧操作與控制環境
1202‧‧‧記憶庫
1204‧‧‧列控制器
1206‧‧‧行控制器
1208‧‧‧感測放大器
1210‧‧‧時脈源
1212‧‧‧輸入輸出緩衝器
1216‧‧‧命令介面
1218‧‧‧參考與控制信號產生器
1220‧‧‧狀態機
1300‧‧‧環境
1302‧‧‧電腦
1304‧‧‧處理單元
1306‧‧‧系統記憶體
1308‧‧‧系統匯流排
1310‧‧‧揮發性記憶體
1312‧‧‧非揮發性記憶體
1314‧‧‧碟片儲存器
1316‧‧‧介面
1318‧‧‧作業系統
1320‧‧‧應用程式
1324‧‧‧程式模組
1326‧‧‧程式資料
1328‧‧‧輸入裝置
1330‧‧‧介面埠
1334‧‧‧輸出配接器
1335‧‧‧編解碼器
1336‧‧‧輸出裝置
1338‧‧‧遠端電腦
1340‧‧‧記憶體儲存裝置
1342‧‧‧網路介面
1344‧‧‧通訊連線
本發明的許多態樣、具體實施例、目的、及優點經由考量以下的詳細說明、並搭配附圖將會顯而易見，在附圖中，全文相似的參考字符係指相似的部分。在本說明書中，提出許多特定細節的目的為的是要能夠透徹了解本揭露。然而，應了解無需這些特定細節、或利用其它方法、組件、材料等，也可實踐本揭露之某些態樣。在其它實例中，眾所周知的結構及裝置是以方塊圖形式展示而有助於說明本揭露；第1圖根據一或多個具體實施例，繪示具有電流限制特性之例示性記憶胞的方塊圖；第2圖根據進一步具體實施例，繪示例示性記憶體裝置的方塊圖；第2A圖根據其它具體實施例，對記憶體裝置中受控制傳導性有幫助之例示性記憶體裝置的方塊圖；第3圖繪示一(多)個具體實施例中例示性記憶體胞回應於反向偏壓的方塊圖；第4圖繪示另一具體實施例中具有本質電流限制特性之交替之記憶體胞的方塊圖；第5圖繪示一或多個具體實施例中替代之記憶體胞之例示性絲極形成的方塊圖；第6圖繪示進一步具體實施例中替代之記憶體胞之例示性絲極變形的方塊圖；第7圖繪示其它具體實施例中所揭示之記憶體胞的例示性電流-電壓響應圖；
第8圖繪示進一步具體實施例具有高操作頻寬的樣本1T-nR記憶體架構圖；第9圖繪示一具體實施例中用於製造具有本質限流之二端點記憶體之例示性方法的流程圖；第10圖繪示另一具體實施例中用於製造具有本質限流之二端點記憶體之樣本方法的流程圖；第11圖繪示進一步具體實施例中用於製造具有本質限流之二端點記憶體之例示性方法的流程圖；第12圖根據本揭露之特定具體實施例，繪示例示性電子操作環境的方塊圖；第13圖根據本揭露之特定具體實施例，繪示例示性運算環境的方塊圖。
持續研究改良非揮發性記憶體裝置之一個領域為更高的記憶體密度，更高的記憶體密度為每個裝置帶來更大的儲存容量。一種解決方案係邁向更小的技術節點，使給定晶片空間量能夠容納更多更小的裝置。近十年來，記憶體裝置已突破100奈米(nm)規模，並且持續邁向65nm、45nm、32nm等等。然而，對於諸如NAND或NOR記憶體技術等習用的記憶體，次100nm技術已出現數種效能與耐久性的問題。
已出現二端點記憶體可以提供NAND與NOR記憶體的替代方案，使得習用的記憶體得以避免這些
在100nm節點遇到的問題中的許多問題。舉例來說，本揭露之發明人知道甚至在20nm及以下節點仍具有總體效能及耐久性比習用的記憶體更優越的阻性切換記憶體技術。本揭露受讓人曾提出用於改善記憶體密度的一種機制係稱為1T-nR記憶體架構，其中n是合適的正數(例如：128、256、512、1024、2048等)。雖然基材表面上之CMOS電晶體在例如40nm以下節點會有問題，本案發明人相信二端點記憶體在20nm以下仍會相當紮實。因此，具有大量二端點記憶體裝置(nR)及少量CMOS電晶體(1T)的記憶體架構可在二端記憶體架構中達到非常高的記憶體密度。
本案發明人已確定所揭示的具體實施例解決了1T-nR記憶體架構的一項挑戰。高操作頻寬在一操作層次是所欲的記憶體裝置態樣。操作頻寬決定單一操作可編程或抹除的記憶體胞數目。頻寬愈高，此一裝置的總體可編程與抹除時間便愈快。然而，編程大量記憶體胞時所消耗的電流量更大。為了避免使記憶體胞過熱，本案發明人曾提出對各胞元或各組胞元利用限流電路系統以降低個別胞元損壞機率的記憶體電路。然而，在具有高n的1T-nR架構中，電晶體是單一外部限流點。因此，透過單一點，可對n個二端點記憶體胞供應大量電流。個別胞元無需限流，本案發明人已知道單一胞元或小組胞元可接收過量電流，風險是造成胞元損壞。因此，本案發明人已提供阻性切換記憶體胞包含本質電流限制特性的各個具體實施例，用以即使是搭配高頻寬記憶體操作，仍抗拒穿過記憶體胞
的過量電流，並且緩和或避免記憶體胞損壞。再者，所揭示具有本質電流限制特徵的記憶體胞可用較不複雜的記憶體控制電路系統來操作，使架構設計簡化；並且能夠使記憶體胞符合較低製程節點的規模，但不用變更製程。
二端點記憶體技術的實施例包括阻性記憶體(例如：阻性切換記憶體胞)、鐵磁記憶體、相變記憶體、磁阻式記憶體、有機記憶體、傳導橋接記憶體等等。本揭露之具體實施例可提供基於絲形之記憶體胞。基於絲形之記憶體胞的一個實施例可包含：傳導層(例如：TiN、TaN、TiW)或傳導含矽(Si)層(例如：經摻雜多晶矽、多晶SiGe等)；具有結晶缺陷或缺陷區域(例如：非晶矽、本質矽、非化學計量氧化物、非化學計量氧化矽)的阻性切換層(RSL)；以及用於對RSL之缺陷區域提供絲極形成粒子的活性金屬層。在各個實施例中，活性金屬層還可包括：銀(Ag)、銅(Cu)、金(Au)、鈦(Ti)、鎳(Ni)、鋁(Al)、鉻(Cr)、鉭(Ta)、鐵(Fe)、錳(Mn)、鎢(W)、釩(V)、鈷(Co)、鉑(Pt)、及鈀(Pd)、此類金屬的合金，以及此類金屬中富含的材料，例如：非化學計量金屬化合物。其它合適的傳導材料、及前述之化合物或組合物可在本揭露之一些態樣中用於活性金屬層。在各個具體實施例中，衍生自活性金屬層的金屬粒子變為遭截留於RSM的缺陷區域(例如：空洞、晶界、或類似者)內。這些遭截留粒子是在RSM內形成傳導絲極的中性金屬粒子。一些與類似於前述實施例類似之本揭露之具體實施例有關的細節可在下列美國專利申
請案查到，該等美國專利申請案係授權予本專利申請案之受讓人：2007年10月19日提出申請之申請案第11/875,541號、及2009年10月8日提出申請之申請案第12/575,921號，該等申請案各係為了所有目的全文各別以參考方式合併於本文中。
在一些態樣中，二端點記憶體可包含20奈米(nm)技術，而在其它態樣中，二端點記憶體可包含次20奈米技術(例如：15nm、10nm、5nm，及其它)。此外，二端點記憶體可具有小於約5F2(例如：約4.28F2)的組件區。在一些態樣中，可提供二端記憶體陣列的三維堆疊，使組件區縮減。舉例來說，對於具有兩個堆疊層之三維裝置，4.28F2裝置可具有2.14F2的有效組件區。舉另一實施例來說，對於具有四個堆疊層的三維裝置，4.28F2裝置可具有1.07F2的有效組件區，以此類推。至於多階胞元(MLC)，每個胞元可代表兩個位資料位元的兩個胞元堆疊層可具有1.07F2的有效組件區，而較佳組件區尺度可藉由增加堆疊數或胞元所代表之位元數來達成。
現請參閱圖式，第1圖根據一或多項所揭示之具體實施例，繪示具有本質電流限制特性之例示性二端點記憶體胞100的方塊圖。在各個具體實施例中，二端點記憶體胞100可在半導體基材上形成為二端點記憶體之陣列的一部分。在一些具體實施例中，記憶體胞100可利
用前段製造技術來形成。在其它具體實施例中，記憶體胞100可利用後段製造技術來形成。
記憶體胞100包含底端電極108。在一些具體實施例中，底端電極108係傳導材料，並且可包括TiN、TaN、W、WN、TiW或合適的前述之合金。在其它具體實施例中，底端電極108可以是傳導矽材料，例如：多晶矽、經摻雜多晶矽、多晶SiGe、經摻雜多晶SiGe等等。底端電極108上方係切換層106。切換層106可包含電阻性材料，該電阻性材料至少部分對傳導粒子(例如：金屬離子、氧空位等)具有多孔性。在各個具體實施例中，切換層106可更包含缺陷部位，傳導粒子在沒有適當強的外部刺激的情況下，會變為遭截留於該等缺陷部位中。因此，傳導粒子可在切換層106內遷移，直到遭遇缺陷部位為止。粒子若沒有合適的刺激將其逼出，則不太可能移出缺陷部位。因此，切換層106內擴散或漂移的粒子將會在缺陷部位內累積。在各個具體實施例中，切換層106可由含Si材料、固體電解質、金屬氧化物、金屬氮化物、或類似者構成。在一具體實施例中，切換層106可具有大於約0.5ohm-cm的材料電阻率。在另一具體實施例中，切換層106可選自於約2nm至約100nm的範圍。
記憶體胞100可更包含位在切換層106上方的粒子施體層104。粒子施體層104可包含具有不穩定或半穩定狀態的金屬化合物。再者，在一或多個具體實施例中，金屬化合物可經選擇而具有介於約0.5毫歐姆-cm
(mohm-cm)與約100mohm-cm之間的材料電阻率。在一具體實施例中，粒子施體層可選自於約5nm至約200nm厚的範圍。回應於合適的刺激(例如：電場、電流、電壓、焦耳加熱等等)，金屬化合物中有一些可分成自由金屬原子及金屬離子，並且擴散(或漂移)到切換層106內。粒子施體層104的材料電阻率會使此擴散寬度較窄，導致金屬離子之薄型絲極回應於刺激而漂移到切換層106內。相比之下，高純度金屬施體層傾向於具有低很多的電阻率。舉例來說，適用於將粒子施予鄰接層的金、銅、鋁、鉑、金及其它活性金屬具有介於約0.0109毫歐姆-cm(例如：對於鉑而言)至約0.00159毫歐姆-cm(例如：對於銀而言)的電阻率值。具有這些低很多之電阻率值的材料將會回應於穿過切換層106形成連續傳導絲極，導致記憶體胞100中的電流顯著更高。此更高電流將會有助於形成更寬、更厚的傳導絲極，有助於使在記憶體胞100各處流動的電流更高。因此，金屬離子施體層的低電阻率(在形成更厚的絲極時)提供正回授機制，用於使記憶體胞100中的電流提升。相比之下，粒子施體層104可緩和或避免這樣的正回授以形成薄型傳導絲極，該等薄型傳導絲極在導通時，回應於上升的電壓(例如：上升到高於造成記憶體胞100切換至傳導狀態之編程臨限電壓的電壓；選自於約1V至3.3伏特範圍內的電壓，或其它合適的電壓或電壓範圍)，使穿過記憶體胞100之電流增加緩和。在沒有刺激的情況下，該等粒子會變為非離子性(例如：金屬原子)，並且
維持遭截留於切換層106的缺陷部位內，維持金屬離子的絲極。
第二刺激(例如：具有相反極性)可使金屬粒子重新電離，並且使該等金屬粒子回頭朝向粒子施體層104漂移，造成絲極(在實體與電氣方面)不連續。因此，回應於該刺激，金屬粒子的高傳導路徑可跨切換層形成，使記憶體胞100的有效電阻降低。回應於第二刺激，該等金屬粒子可回頭朝向粒子施體層104移動，破壞絲極的連續性，並且復原記憶體胞100的高電阻狀態。在至少一個具體實施例中，粒子施體層104的金屬粒子可選自於由下列所組成的群組：Ti、Ta、Al、Cu及Ag。
在一些具體實施例中，記憶體胞100可包含形成於粒子施體層104上面的頂端電極102。在至少一個具體實施例中，頂端電極102可以是記憶體陣列的金屬導線(例如：字元線、位元線、源極線等，請參閱第8圖及下文)。在其它具體實施例中，可以是將粒子施體層104電連接至記憶體陣列之金屬導線的傳導插塞。頂端電極102可包含合適的導電體，諸如金屬(例如：Al、Cu、Ag等等，還搭配選用的阻障材料或黏附材料，包含Ti、TiN、TaN、TiW、或類似者，位在傳導層下面或上面)、傳導矽(例如：經摻雜多晶矽、經摻雜多晶SiGe等)、或類似者。
在各個具體實施例中，粒子施體層104可經選擇以具有與切換層106之第一材料電阻率成比例的第二材料電阻率。在一些具體實施例中，該比率可以是約
1：5；在其它具體實施例中，該比率可以是約1：1000；而在又其它具體實施例中，該比率可選自於約1：5與約1：1000之間的範圍。在進一步具體實施例中，粒子施體層104之第二材料電阻率與切換層106之第一材料電阻率的比率可大於1：1000(例如：1：5000、1：10,000、1：100,000等)。
在進一步具體實施例中，粒子施體層104可包含選自於由下列所組成群組之金屬氮化物：TiNx、TaNx、AlNx、CuNx、WNx及AgNx，其中x是正數。在其它具體實施例中，粒子施體層104可包含選自於由下列所組成群組之金屬氧化物：TiOx、TaOx、AlOx、CuOx、WOx及AgOx。在其它具體實施例中，粒子施體層104可包含選自於由下列所組成群組之金屬氧氮化物(oxi-nitride)：TiOaNb、AlOaNb、CuOaNb、WOaNb及AgOaNb，其中a及b是正數。在另一具體實施例中，切換層106可包含選自於由下列所組成群組之材料：SiOy、AlNy、TiOy、TaOy、AlOy、CuOy、SiNx、TiNx、TiNy、TaNx、TaNy、SiOx、AlNx、CuNx、CuNy、AgNx、AgNy、TiOx、TaOx、AlOx、CuOx、AgOx、及AgOy，其中x及y是正數，並且y大於x。
在一具體實施例中，粒子施體層104包含金屬氮化物：MNx，而切換層106包含金屬氮化物：MNy，其中y及x是正數，並且y大於x。在另一具體實施例中，粒子施體層104包含金屬氧化物：MOx，並且切換層106包含金屬氧化物：MOy。在又其它具體實施例中，粒子施體層104的金屬化合物係選自於由下列所組成的第一群
組：MNx及MOx，並且切換層係選自於由下列所組成的第二群組：SiNy及y，其中y是非化學計量值。
第2圖根據一或多個附加具體實施例，繪示二端點記憶體胞200之例示性絲極操作的方塊圖。記憶體胞200是以兩個階段來繪示，包括絲極形成210階段及經形成傳導絲極214階段。記憶體胞200的各該階段均包含頂端電極202、粒子施體層204、切換層206及底端電極208。於絲極形成210時，係於頂端電極202施加正電壓VTE。頂端電極202處的正電壓產生電場，該電場使粒子施體層204中的金屬原子或金屬粒子(例如：金屬原子團)電離，並且使金屬離子擴散到切換層206內。在各個具體實施例中，粒子施體層204可經選擇以具有中等材料電阻率(例如：介於約0.5mohm-cm與約100mohm-cm之間)，造成金屬離子進入相對窄帶部中的切換層206。此窄帶部之金屬離子在第2圖中係繪示成刺激誘發之粒子漂移212。金屬離子一旦延伸穿透切換層206(或穿過切換層206遠到足以使電流穿隧，而在絲極與底端電極208之間提供連續性)，便形成穿過切換層206具有電連續性的傳導絲極。這是在經形成傳導絲極214狀態繪示成跨越切換層218的傳導粒子。
傳導絲極一旦形成，記憶體胞200便在傳導狀態下具有相對高的導電率。粒子施體層204的電阻率加上傳導絲極的小型接觸區220，傾向導致穿過粒子施體層204的傳導路徑216相對窄。進而，窄傳導路徑及粒子
施體層204的電阻率導致電流限制特性。電流限制特性會使傳導絲極(例如：請參閱第5圖及下文)形成後穿過記憶體胞200的電流抗拒增加。因此，一旦編程至傳導狀態，記憶體胞200便藉由使由於電壓高於臨限電壓(或窄臨限電範圍之電壓)導致穿透記憶體胞200之電流增加受到限制，抗拒高電流導致的損壞。
第2A圖繪示本揭露之一替代具體實施例之例示性絲極操作的方塊圖。在一些具體實施例中，第2A圖之絲極操作與記憶體胞在合適的部分或整體可與第2圖之絲極操作/記憶體胞結合。在其它具體實施例中，記憶體胞/絲極操作可以不同。
第2A圖繪示包含頂端電極202A之記憶體胞200A，該頂端電極上覆於粒子施體層204A，該粒子施體層進而上覆於切換層206A，該切換層上覆於底端電極208A。第2A圖以兩個階段繪示絲極操作，包括絲極形成210A階段及經形成傳導絲極216A階段。粒子施體層204A內的含金屬粒子212A回應於施加至頂端電極202A的偏壓(例如：正偏壓)，開始在切換層206A內漂移。刺激誘發之粒子漂移214A不在粒子施體層204A與底端電極208A之間提供連續性電連接；因此，切換層206A之電阻在絲極形成210A期間主導記憶體胞200A的傳導率。在一或多個具體實施例中，粒子施體層204A及粒子212A可包含金屬氮化物MNx(例如：AlNx或其它合適的金屬氮化物，其中M為金屬)，其中x是提供Al與N之非化學計量關係
的第一正數。在至少一個具體實施例中，切換層206A可另外包含金屬氮化物MNy(例如：AlNy或其它合適的金屬氮化物，其中y>x)。在一些具體實施例中，用於切換層206A的金屬可與用於粒子施體層204A的金屬相同，而在其它具體實施例中，可運用不同的金屬。
在經形成傳導絲極216A階段，正偏壓持續驅使粒子212A進入切換層206A，直到傳導粒子跨越切換層206A為止，形成傳導絲極218A。離開粒子施體層204A的粒子202A可離開局部化粒子空乏區220A，具有比粒子施體層204A之週圍局部性還高的電阻。此局部化粒子空乏區220A中增加的電阻會使因為完成傳導絲極218A，且更具體地說，完成(可以是急速完成)傳導絲極218A之電氣連續性的過程中，造成之穿過記憶體裝置200A之電流增加減緩或尖波減少。藉由減輕電流增加，傳導絲極218A可完成連續性，不會驅使大量粒子212A進入切換層206A，藉以維持較薄的傳導絲極218A及較小的接觸區222A。
第3圖根據一或多個附加具體實施例，繪示所揭示之二端點記憶體胞內傳導絲極之例示性絲極變形300的方塊圖。此二端點記憶體胞包含頂端電極302、粒子施體層304、切換層306及底端電極308(例如：類似於第2圖及上文所述)。反向偏壓310係施加至記憶體胞，極性與用於在記憶體胞內形成傳導絲極之編程偏壓相反。回應於反向偏壓310，切換層306內的離子可流通(例如：
移離缺陷位置)並且回頭朝向粒子施體層304漂移。這破壞藉由離子所形成之傳導絲極的連續性，使二端點記憶體裝置復原高電阻狀態。如圖所示，回頭朝向粒子施體層304漂移的離子可重新進入粒子施體層304，或在切換層306及粒子施體層304的邊界附近聚合。
第4圖根據其它所揭示的具體實施例，繪示替代之二端點記憶體胞400的方塊圖。記憶體胞400可包含頂端電極402、電阻性切換層404、穩定阻性層406及底端電極408。在記憶體胞400的具體實施例中，頂端電極402可以是粒子施體層，並且包含可回應於施加至記憶體胞400的合適電場電離並漂移到切換層404內的金屬原子。根據本具體實施例，頂端電極可包含貴金屬、Ag、Al、Cu、Pt、Pd、及其它。切換層404可以是含Si材料、固體電解質、金屬氧化物、金屬氮化物等，具有缺陷位置，在沒有適當流通刺激的情況下，在切換層404內截留金屬粒子。另外，穩定阻性層406可具有例如介於約0.5mohm-cm與約100mohm-cm之間的中等材料電阻率。如果傳導絲極是在切換層404內形成且記憶體胞處於傳導狀態，則穩定阻性層406可為記憶體胞400提供最小的電阻。此電阻可經選擇而對處於傳導狀態的記憶體胞400提供較低的操作電流。穩定阻性層406可由SiNx、TaNy或WNz組成，其中x、y及z是正數，該等正數係經選擇以產生所具有電阻率介於約0.5mohm-cm至約100mohm-cm之間的化合物。
第5圖繪示第4圖及上文所述二端點記憶
體胞400之例示性絲極形成的方塊圖，該二端點記憶體胞在以下說明中係稱為記憶體胞500。記憶體胞500是以兩個階段來繪示，包括絲極形成500A階段及經形成傳導絲極500B階段。記憶體胞500包含上覆於電阻性切換層504的頂端電極502，該電阻性切換層上覆於穩定阻性層506，該穩定阻性層進而上覆於底端電極508。於絲極形成500A時，係於頂端電極502施加正電壓VP。在一些具體實施例中，VP可與施加至第2圖及上文所述記憶體胞200的VTE相同或實質相同。在其它具體實施例中，VP與VTE的量值可不同，端視頂端電極502、電阻性切換層504、穩定阻性層506或底端電極508所用的材料而定(例如：與用於記憶體胞200的材料相比較)，或端視電阻性切換層504或穩定阻性層506之電阻率或電阻而定(例如：與粒子施體層204及切換層206的電阻率或電阻相比較)，或端視其它與記憶體胞500之編程臨限電壓有關聯的因素而定。
施加於頂端電極502的正電壓VP產生一電場，該電場使頂端電極502中的金屬原子或金屬粒子電離。頂端電極502可以是包含Ag、Al、Cu、Pt、Pd及其它者之合適的粒子施體層(任選地與阻障材料或黏附材料搭配，包括Ti、TiN、TaN、TiW或類似者，位在頂端電極502下面或上面)。頂端電極502可包含前述金屬之純組成物或實質純組成物，舉一個實施例來說，在一些具體實施例中具有低電阻率(例如：等於或小於0.02mohm-cm)。電阻性切換層504可具有高材料電阻率，該高材料電阻率舉
例來說，比頂端電極502的低電阻率大數倍。在絲極形成500A期間，刺激誘發之粒子漂移510A在電阻性切換層504內出現，其中，頂端電極502的粒子進入電阻性切換層504，但(尚)未在頂端電極502與穩定阻性層506之間提供電氣連續性。因此，在絲極形成500A期間，電阻性切換層504的電阻主導記憶體胞500的電阻。
經形成傳導絲極500B是在第5圖的右側繪示。經形成傳導層500B包含橫貫切換層512B的傳導粒子，在頂端電極502與穩定阻性層506之間提供電氣連續性。由於經形成傳導絲極500B穿過電阻性切換層504提供傳導路徑，穩定阻性層506的電阻變為記憶體胞500的主導性電阻。
一旦經形成傳導電極500B在頂端電極502與穩定阻性層506之間提供電氣連續性，記憶體胞500所傳導的電流便顯著增加。在習用的記憶體裝置中，從高電阻狀態切換至低電阻狀態後電流增加會驅使顯著大量粒子從頂端電極進到切換層，導致傳導絲極較厚。在各個具體實施例中，記憶體胞500可經組態以緩和或避免厚傳導絲極的形成。舉例來說，穩定阻性層506的電阻或電阻率可經選擇以限制經形成傳導絲極500B形成後記憶體胞500所傳導的電流增加。藉由使電流增加保持低於合適的臨限值或在合適的範圍內，經形成傳導絲極500B可維持相當薄，與穩定阻性層506的接觸區514B小。藉由在穩定阻性層維持小電流截面及相對窄傳導路徑510B，小接觸區514B
亦可有使流經記憶體胞500之電流受限的作用。在各個具體實施例中，穩定阻性層506可經選擇以具有約0.5mohm-cm與約100mohm-cm範圍內的電阻率。在進一步具體實施例中，穩定阻性層506可由SiNx、TaNy、WNz或類似者組成，其中x、y及z是經選擇以分別形成氮化矽、氮化鉭及氮化鎢化合物的正數，電阻率是在約0.5mohm-cm與約100mohm-cm的範圍內。
第6圖繪示各項進一步具體實施例中，所揭示之二端點記憶體胞內傳導絲極之樣本絲極變形600的方塊圖。二端點記憶體胞(例如：阻性切換記憶體胞)包含頂端電極602、切換層604、穩定阻性層606及底端電極608。頂端電極602可以是特定施體層，在各項特定具體實施例中，該施體層包含具有較高表面能及擴散率的金屬(例如：Ag、Cu、Al、Pt、Au等)，以便在切換層604內至少部分可通透。施加至記憶體胞之反向偏壓610造成切換層604內的離子離開底端電極608流通(例如：移離切換層604內的缺陷位置，按另一種方式在低或無偏壓電位時，適用於使離子保持就位)並朝頂端電極602流通。因此，已穿過切換層604建立傳導絲極的離子或粒子朝頂端電極602漂移，並且破壞電氣連續性。這導致切換層604內或頂端電極602內(或同時部分位在切換層604與頂端電極602內)之粒子的絲極612變形/非連續，不在頂端電極602與穩定阻性層606之間提供電氣連續性。
第7圖根據第1圖的具體實施例，繪示記
憶體胞之例示性電流-電壓響應700(I-V響應700)的圖示。應領會的是，I-V響應700只是說明性實施例，因為記憶體胞100之各個組件之所揭示的材料若選擇不同，則記憶體胞100的電流與電壓特性也會跟著變化。在各個具體實施例中，舉例來說，記憶體胞100的編程電壓可在約1伏特與約3伏特之間變化，而在其它具體實施例可改變不同的量或範圍。
大致而言，I-V響應700在垂直軸繪示電流並在水平軸繪示電壓。電流在對數標度上的範圍是自1.0E-11安培至約1.0E-4安培。水平電壓標度的範圍是從約+/- 2.7伏特開始。
初始偏壓702繪示記憶體胞100處於阻性狀態下的I-V響應。隨著零伏特變到恰好超過1.5伏特，電流較緩慢地從1.0E-11安培增加至約1.0E-8安培，表示記憶體胞處於阻性狀態下穿過的漏電流。在約1.6伏特處，起始絲極形成704，其中傳導粒子漂移到記憶體胞100的切換層內，並且快速降低記憶體胞的電阻。在各個具體實施例中，絲極704始於粒子漂移之起始並完成於穿過切換層之電氣連續性，可以非常快速，在至少一個具體實施例中，只在幾奈秒內出現。在絲極形成704期間，在不到一伏特的範圍內，電流從約1.0E-8安培快速增加至約2E-5安培。就高於約1.8伏特之電壓與低於約1.6伏特之電壓相比，這提供顯著的感測裕度。高於約1.8伏特時，出現絲極完成，並且觀察到本有的電流限制706，其中記憶體胞
100回應於電壓增大所導致的電流增加慢非常多。從約1.8伏特至約2.5伏特才使電流增加約20至30微安培。因此，在電壓大於約1.8伏特處，記憶體胞100對於電流的流動有顯著的本質限制，保護記憶體胞100不會因為與大頻寬記憶體操作(例如：舉一個實施例來說，電流足以編程成數十萬個記憶體胞的操作)有關聯的電流尖波而受到影響。
記憶體胞100可經組態而成為以可逆方式可編程的裝置。處於傳導狀態時，反向偏壓708之施加使傳導絲極的金屬粒子電離，並且施力朝粒子施體層推送金屬粒子。處於絲極不連續710時，傳導絲極所形成之傳導路徑開始電氣不連續，造成記憶體胞處於非導通狀態(例如：請參閱第3圖及上文)。絲極不連續710也可以相當快速，只用到數奈秒或數十奈秒，並且在約100毫伏特內，電流量值降低數倍。
第8圖根據本揭露之替代或另外的具體實施例，繪示一例示性1T-nR記憶體架構800的方塊圖。記憶體架構800包含基材802，該基材包含形成於其上或於其中的一或多個CMOS裝置804。另外，一組選擇電晶體806是在基材802上形成。選擇電晶體806(包括選擇電晶體806A、806B)可分別連接至若干(n個)二端點記憶體胞，並且藉由將電力(例如：編程信號、讀取信號)或感測電路連接至記憶體胞來啟動或停用二端點記憶體胞。
一或多個絕緣體807層係搭配後段裝置(例如：金屬線、貫孔、垂直互連件、記憶體陣列等等)在基
材802上方形成。第一貫孔層via1 808將選擇電晶體806A連接至第一位元線bitline1 810。一組非揮發性記憶體胞812是在bitline1 810上形成，並且分別連接至一組字元線818之不同字元線。在一些具體實施例中，非揮發性記憶體胞812可包含與選擇器組件816電串聯的記憶體組件814(例如：記憶體胞100、記憶體胞400等)。在一或多個具體實施例中，選擇器組件816可以是本揭露之受讓入所提供的Crossbar FASTTM裝置(例如：請參閱2014年12月31日提出申請題為「SELECTOR DEVICE FOR TWO-TERMINAL MEMORY」之共同待決之美國專利申請案第14/588,185號，其全部內容為了所有目的係合併於本文中作為參考)。
在一些具體實施例中，第二組非揮發性記憶體胞812可在字元線818之各別者上面形成，並且係連接至第二位元線bitline2 820。Bitline2 820可接著連接至第二選擇電晶體，例如：選擇電晶體806B。在記憶體架構800所繪示的具體實施例中，此連接可藉由三個貫孔層來完成，包括via1層808、第二貫孔層via2層822及第三貫孔層via3層824。
本文中包括的圖是對照記憶體架構中數層記憶體胞或多個記憶體胞之間的交互作用來說明。應領會的是，此類圖可包括指定於其中的那些層、該等指定層中的一些層、或附加層(例如：阻障層、擴散-緩和層等)。
所揭示記憶體架構的子組件亦可實施為電連接至其它子組件，而不是包括於上層架構內。另外，注意到的是，可將一或多個所揭示程序組合成提供聚合功能的單一程序。舉例來說，編程程序可包含有助於藉由單一程序編程並抹除半導體胞元之抹除程序，或反之亦然。另外，應領會的是，多個胞元記憶體架構的各別列可成群抹除(例如：多列並行抹除)或個別抹除。此外，應領會的是，特定列上的多個記憶體胞可成群編程(例如：多個記憶體胞並行編程)或個別編程。所揭示架構之組件亦可與未在本文中具體說明，但所屬技術領域中具有通常知識者已知的一或多個其它組件交互作用。
鑑於上文所述之例示圖，參考第9至11圖之流程圖，將會更加領會可根據所揭示專利標的實施的程序方法。儘管是為了簡單闡釋之目的而以一連串程序塊展示並說明第9至11圖之方法，仍要了解並領會到的是，本案之專利標的不受限於程序塊之順序，因為有一些程序塊可按照不同順序出現、及/或與其它在本文中所繪示並說明的程序塊並行出現。此外，所有繪示的程序塊可能不是全都要用到才能實施本文中所述的方法。另外，應進一步領會的是，本說明書全文所揭示之方法能夠在製品上儲存，以促使輸送並轉移此類方法至電子裝置。製品一詞於使用時，用意在於含括可由任何電腦可讀裝置、搭配載體之裝置、或儲存媒體存取的電腦程式。
第9圖根據本揭露替代或另外的具體實施
例，繪示用於製造記憶體胞之例示性方法900的流程圖。於902，方法900可包含在包含CMOS裝置之半導體基材上方提供底端電極。在各個具體實施例中，底端電極可以是傳導材料，例如：TiN、TaN、W、WN、TiW或合適的前述之合金。在其它具體實施例中，底端電極可以是傳導矽(例如：多晶SiGe、經摻雜多晶SiGe、多晶矽、經摻雜多晶矽等)。
於904，方法900可包含在底端電極上方提供電阻性切換層。在一些具體實施例中，切換層可具有大於0.5ohm-cm的材料電阻率。再者，該切換層可至少部分對傳導粒子(例如：金屬離子、氧空位等)具有多孔性。切換層可更於其中包含缺陷部位(例如：矽懸鍵、空位、空洞等)，傳導粒子在沒有適當強的外部刺激的情況下，會變為遭截留於該等缺陷部位中。在一些具體實施例中，該切換層可由含Si材料、固體電解質、金屬氧化物、金屬氮化物、或類似者構成。在一或多個具體實施例中，該切換材料層可包含選自於由下列所組成群組之材料：SiOy、AlNy、TiOy、TaOy、AlOy、CuOy、SiNx、TiNx、TiNy、TaNx、TaNy、SiOx、AlNx、CuNx、CuNy、AgNx、AgNy、TiOx、TaOx、AlOx、CuOx、AgOx及AgOy，其中x與y係正數，而y大於x。
於906，方法900可包含在該電阻性切換層上方，提供具有第二材料電阻率的粒子施體層。該第二材料電阻率的範圍可介於約0.5mohm-cm與約100mohm-cm
之間。在各個具體實施例中，該粒子施體層可經選擇以具有與該切換層之第一材料電阻率成比例的第二材料電阻率。在一些具體實施例中，該比率可以是約1：5；在其它具體實施例中，該比率可以是約1：1000；而在又其它具體實施例中，該比率可選自於約1：5與約1：1000之間的範圍。在進一步具體實施例中，該粒子施體層之第二材料電阻率與該切換層之該第一材料電阻率的比率可大於1：1000(例如：1：5000、1：10,000、1：100,000等)。在進一步具體實施例中，該粒子施體層可包含選自於由下列所組成群組之金屬氮化物：TiNx、TaNx、AlNx、CuNx、WNx及AgNx，其中x是正數。在其它具體實施例中，該粒子施體層可包含選自於由下列所組成群組之金屬氧化物：TiOx、TaOx、AlOx、CuOx、WOx及AgOx。在又其它具體實施例中，該粒子施體層可包含選自於由下列所組成群組之金屬氧氮化物：TiOaNb、AlOaNb、CuOaNb、WOaNb及AgOaNb，其中a與b是正數。在至少一個具體實施例中，該切換層可提供有金屬氮化物MNy，而該粒子施體層可提供有金屬氮化物MNx，其中y大於x。在進一步具體實施例中，該切換層可提供有金屬氧化物MOy，而該粒子施體層可提供有金屬氧化物MOx。在又另一具體實施例中，該粒子施體層可提供有選自於由MNx與MOx所組成第一群組之金屬化合物，而該切換層可提供有選自於由下列所組成第二群組之矽化合物：SiNy與SiOy，其中y是非化學計量值。
於908，方法900可包含在該傳導粒子施體
層上方提供接觸層。在一些具體實施例中，該接觸層可以是頂端電極。舉例來說，該接觸層可包含記憶體陣列之金屬導線、將該粒子施體層電連接至該記憶體陣列之該金屬導線的傳導插塞，或類似者。該接觸層可由合適的導電體構成，諸如金屬(例如：Al、Cu、Ag等等，還搭配選用的阻障材料或黏附材料，包含Ti、TiN、TaN、TiW、或類似者，位在該傳導層下面或上面)、傳導矽(例如：經摻雜多晶矽、經摻雜多晶SiGe等)、或類似者。
第10圖根據進一步具體實施例，繪示用於製造記憶體胞之樣本方法1000的流程圖。於1002，方法1000可包含提供用於電子裝置的基材。於1004，方法1000可包含在該基材上方形成記憶體裝置的底端電極。於1006，方法1000可包含在該底端電極上方形成切換層，而於1008，方法1000可包含在該切換層上方形成具有中等電阻率的粒子施體層。在各個具體實施例中，該粒子施體層具有介於約0.5mohm-cm與約100mohm-cm之間的電阻率。在進一步具體實施例中，該粒子施體層可具有介於約1千歐姆與約10萬歐姆之間的電阻。於1010，方法1000可包含在該粒子施體層上方形成頂端電極層。於1012，方法1000可包含形成共用該頂端電極或底端電極的第二記憶體裝置，以及形成一或多個附加記憶體裝置，多達合適數目n(其中n舉例來說，可以是128、256、512、1024、2048等)個共用該頂端電極或該底端電極的記憶體裝置。於1014，方法1000可包含將該共用的頂端電極或底端電
極連接至選擇電晶體。
第11圖根據本揭露替代或另外的具體實施例，繪示用於製造記憶體裝置之樣本方法1100的流程圖。於1102，方法1100可包含在包含CMOS裝置之半導體基材上方提供底端電極。該底端電極可包含本文中所述或所屬技術領域已知之任何合適的傳導材料。於1104，方法1100可包含提供上覆於該底端電極的穩定阻性層。在一些具體實施例中，該穩定阻性層可製造成具有介於約0.5mohm-cm與約100mohm-cm之間的電阻率。在一些具體實施例中，該穩定阻性層可由SiNx、TaNy或WNz組成，其中x、y及z係經選擇用以產生所具有電阻率介於約0.5mohm-cm與約100mohm-cm之間的正數。於1106，方法1100可包含提供上覆於該穩定阻性層的電阻性切換層。該電阻性切換層可具有大很多的電阻率。舉一個實施例來說，該電阻性切換層可具有大於約500mohm-cm的電阻率。該電阻性切換層可以是含矽材料，在一些具體實施例中，可以是固體電解質、金屬氧化物、金屬氮化物，或本文中所述或所屬技術領域已知之其它合適的材料。於1108，方法1100可包含提供上覆於該電阻性切換層的粒子施體層。該粒子施體層可以是諸如Ag、Al、Cu、Pt、Pd之金屬及其它金屬，或可包含此一金屬。於1110，方法1100可包含在該粒子施體層上方形成的接觸層。舉一項實施例來說，該接觸層可以是記憶體陣列的金屬導線(例如：位元線、字元線、源極線、資料線等)，或可以是在該粒子施體層與
此一金屬導線之間提供電氣連續性的金屬插塞。
在本揭露之各個具體實施例中，所揭示之記憶體或記憶體架構可體現為具有CPU或微電腦之單機型或整合型嵌入式記憶體裝置。舉例來說，一些具體實施例可實施為電腦記憶體之部分(例如：隨機存取記憶體、快取記憶體、唯讀記憶體、儲存記憶體、或類似者)。舉例來說，其它具體實施例可實施為可攜式記憶體裝置。合適的可攜式記憶體裝置之實施例可包括可卸除記憶體，例如：保全數位(SD)卡、通用序列匯流排(USB)記憶條、小型快閃記憶(CF)卡、或類似者、或前述合適的組合。
為了替所揭示之專利標的之各項態樣提供背景，第12圖及以下說明用意在於以簡短、一般性的方式說明合適的環境，可在該環境中實施或處理所揭示專利標的之各項態樣。儘管以上已在電子記憶體或架構、及用於製作此類記憶體或架構之程序方法的一般性內容中說明本案之專利標的，所屬技術領域中具有通常知識者仍將認識的是，本揭露亦可結合其它架構或程序方法來實施。此外，所屬技術領域中具有通常知識者將領會的是，所揭示之程序可用處理系統或電腦處理器來實踐，無論是獨自使用或搭配主機電腦(例如：下文搭配第13圖所述之電腦1302)使用都可以，其可包括單處理器或多處理器電腦系統、迷你運算裝置、大型電腦、以及個人電腦，手持式運算裝置
(例如：PDA、智慧型手機、手錶)、微處理器為主或可編程之消費性或工業用電子設備、及類似者。所示態樣亦可在分散式運算環境中實踐，其中任務是藉由透過通訊網路聯結的遠端處理裝置來進行。然而，本案新發明之某些(若非全部)態樣可在單機型電子裝置上實踐，例如：記憶卡、快閃記憶體模組、可卸除記憶體、或類似者。在分散式運算環境中，程式模組可置於本機及遠端記憶儲存模組或裝置中。
第12圖根據本揭露之態樣，繪示用於多庫記憶體胞陣列之記憶庫1202的例示性操作與控制環境1200的方塊圖。在本揭露之至少一項態樣中，記憶庫1202可包含選自於各種記憶體胞技術的記憶體。在至少一個具體實施例中，記憶庫1202可包含配置成緊密二維或三維架構的二端點記憶體技術。合適的二端點記憶體技術可包括阻性切換記憶體、傳導橋接記憶體、相變記憶體、有機記憶體、磁阻式記憶體、或類似者，或前述合適的組合。
行控制器1206及感測放大器1208可相鄰於記憶庫1202形成。此外，行控制器1206可經組態用以啟動(或識別啟動)記憶庫1202之位元線的子集。行控制器1206可利用一(多個)參考與控制信號產生器1218所提供的控制信號來啟動並操作位元線之子集之各別者，對那些位元線進行合適的編程、抹除或施加讀電壓。非啟動位元線可保持抑制電壓(亦由(多個)參考與控制信號產生器1218來施加)，用以減輕或避免這些非啟動位元線上的
位元-干擾效應。
另外，操作與控制環境1200可包含列控制器1204。可形成相鄰於並與記憶庫1202之字元線電連接的列控制器1204。再者，利用(多個)參考與控制信號產生器1218的控制信號，列控制器1204可用合適的選擇電壓選擇特定列的記憶體胞。此外，列控制器1204可藉由在選定字元線施加合適的電壓而有助於編程、抹除或讀取操作。
感測放大器1208可自記憶庫1202的該等經啟動記憶胞讀取資料、或將資料寫入至記憶庫1202的該等經啟動記憶胞，該等經啟動記憶胞係藉由行控制1206與列控制1204來選擇。可將從記憶庫1202讀出的資料提供至輸入與輸入輸出緩衝器1212(例如：一些具體實施例中的LPDDR緩衝器)。同樣地，待寫入至記憶庫1202的資料可接收自該輸入與輸入輸出緩衝器1212，並且寫入至記憶庫1202之該等經啟動記憶體胞。
一(多)個時脈源1208可提供用以有助於列控制器1204及行控制器1206讀取、寫入、及編程操作時序的各別時脈。一(多)個時脈源1208可回應操作與控制環境1200所接收之外部或內部命令，進一步有助於字元線或位元線之選擇。輸入與輸入輸出緩衝器1212可包含命令與位址輸入，以及雙向資料輸入與輸出。指令是透過該命令與位址輸入來提供，而待寫入至記憶庫1202的資料與讀取自記憶庫1202的資料是在該雙向資料輸入與輸出上
傳輸，有助於連接至外部主機設備，例如：電腦或其它處理裝置(未繪示，但請參閱例如：第13圖的電腦1302及下文)。
輸入與輸入輸出緩衝器1212可經組態以接收寫入資料、接收抹除指令、接收狀態或維護指令、輸出讀出資料、輸出狀態資訊、及接收位址資料與命令資料，以及用於各別指令的位址資料。可藉由位址暫存器1210傳輸位址資料至列控制器1204及行控制器1206。另外，輸入資料經由介於感測放大器1208與輸入與輸入輸出緩衝器1212之間的信號輸入線傳送至記憶庫1202，而輸出資料是經由從感測放大器1208至輸入與輸入輸出緩衝器1212之信號輸出線從記憶庫1202接收。可自主機設備接收輸入資料，並且可經由I/O匯流排遞送輸出資料至主機設備。
可對命令介面1216提供接收自主機設備的命令。命令介面1216可經組態以自主機設備接收外部控制信號，並且判定對輸入與輸入輸出緩衝器1212之資料輸入是否為寫入資料、命令、或位址。可傳輸輸入命令至狀態機1220。
狀態機1220可經組態以管理記憶庫1202(及多庫記憶體陣列之其它記憶庫)的編程及再編程。提供至狀態機1220的指令是根據控制邏輯組態來實施，使狀態機1220能夠管理讀取、寫入、抹除、資料輸入、資料輸出，以及其它與記憶庫1202有關聯的功能。在某些態樣
中，狀態機1220可發送及接收與各種命令接收或執行成功與否有關的應答及否定應答。在進一步具體實施例中，狀態機1220可解碼並實施狀態有關的命令、解碼並實施組態命令等等。
狀態機1220可控制一(多)個時脈源1208或一(多)個參考與控制信號產生器1218以實施讀取、寫入、抹除、輸入、輸出等功能。可控制一(多)個時脈源1208產生經組態用以有助於列控制器1204及行控制器1206實施特定功能之輸出脈衝。可傳輸輸出脈衝至例如行控制器1206選定之位元線，舉例來說，或列控制器1204選定之字元線。
本揭露之所示態樣亦可在分散式運算環境中實踐，其中特定任務是藉由透過通訊網路聯結的遠端處理裝置來進行。在分散式運算環境中，程式模組或儲存之資訊、指令、或類似者可置於本機及遠端記憶體儲存裝置中。
此外，要領會的是，本文中所述的各個組件可包括一(多)個電路，其可包括具合適的值以便實施一(多)項本案新發明之具體實施例的組件及電路元件。再者，可領會的是，各個組件中有許多可在一或多個IC晶片上實施。舉例而言，在一個具體實施例中，可在單一IC晶片中實施一組組件。在其它具體實施例中，在單獨的IC晶片上製作或實施各別組件之一或多者。
請參照第13圖，下文所述系統及程序可在
硬體內體現，例如：單一積體電路(IC)晶片、多個IC、特定應用積體電路(ASIC)、藉由一或多個輸入/輸出介面或通訊裝置互連之不同裝置、或類似者。再者，程序塊中某些或全部在各程序中出現的順序不應該視為限制。反而應了解的是，程序塊中有某些可按照各種順序執行，本文中無法明確說明所有順序。
請參閱第13圖，用於實施本案專利標的各項態樣的合適環境1300包括電腦1302。電腦1302包括處理單元1304、系統記憶體1306、編解碼器1335、以及系統匯流排1308。系統匯流排1308耦合包括但不侷限於系統記憶體1306之系統組件至處理單位1304。處理單位1304可以是各種可用處理器之任一者。雙微處理器及其它多處理器架構亦可作為處理單位1304運用。
系統匯流排1308可為數種匯流排結構之任一者，包括記憶體匯流排或記憶體控制器、週邊匯流排或外部匯流排、及/或使用下列任意各種可用匯流排架構之區域匯流排：包括但不侷限於工業標準架構(ISA)、微通道架構(MSA)、擴充型工業標準架構(EISA)、智慧電子驅動器(IDE)、VESA區域匯流排(VLB)、週邊組件互連(PCI)、卡片匯流排、通用序列匯流排(USB)、加速圖形埠(AGP)、個人電腦記憶卡國際協會匯流排(PCMCIA)、火線(IEEE 1394)、以及小型電腦系統介面(SCSI)。
系統記憶體1306包括揮發性記憶體1310及非揮發性記憶體1312。非揮發性記憶體1312中儲存含
有在例如起動期間於電腦1302內元件之間用以傳輸資訊之基本常程式的基本輸入輸出系統(BIOS)。另外，根據本案新發明，編解碼器1335可包括編碼器或解碼器之至少一者，其中編碼器或解碼器之該至少一者可由硬體、軟體、或硬體與軟體之組合所組成。雖然編解碼器1335是繪示成單獨組件，非揮發性記憶體1312內仍可含有編解碼器1335。舉例來說且非限制，非揮發性記憶體1312可包括唯讀記憶體(ROM)、可編程ROM(PROM)、電氣可編程ROM(EPROM)、電氣可抹可編程ROM(EEPROM)、或快閃記憶體。揮發性記憶體1310包括作用為外部快取記憶體之隨機存取記憶體(RAM)。根據本態樣，揮發性記憶體可儲存寫入操作重試邏輯(未示於第13圖)及類似者。舉例來說而非限制，RAM可呈許多種形式，例如：靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)、同步DRAM(SDRAM)、雙倍資料速率SDRAM(DDR SDRAM)，遇有增強型SDRAM(ESDRAM)。
電腦1302亦可包括可卸除/非可卸除、揮發性/非揮發性電腦儲存媒體。舉例而言，第13圖說明碟片儲存器1314。碟片儲存器1314包括但不限於下列的裝置，像是：磁碟機、固態硬碟(SSD)軟式磁碟機、磁帶機、Jaz磁碟驅動機、壓縮磁碟、LS-100驅動機、快閃記憶卡、或記憶條。另外，碟片儲存器1314可包括單獨或與其它儲存媒體組合的儲存媒體，包括不受限於光碟機，例如：光碟ROM裝置(CD-ROM)、CD可記錄驅動機(CD-R Drive)、CD
可寫入驅動機(CD-RW Drive)或數位通用碟ROM驅動機(DVD-ROM)。為了有助於碟片儲存裝置1314連接至系統匯流排1308，典型為使用諸如介面1316之可卸除或非可卸除介面。領會到的是，碟片儲存裝置1314可儲存與使用者有關的資訊。可能將此類資訊儲存於或提供至伺服器、或提供至使用者裝置上執行的應用程式。在一個具體實施例中，可通知使用者(例如藉由一(多)個輸出裝置1336)儲存至碟片儲存器1314及/或傳送至伺服器或應用程式之資訊的類型。可提供使用者選擇加入或選擇退出具有收集及/或與伺服器或應用程式(例如，藉由從一(多)個輸入裝置1328輸入)共用之資訊的機會。
要領會的是，第13圖描述在使用者與合適的操作環境1300中所述之基本電腦資源間作用為中介體之軟體。此類軟體包括作業系統1318。可在碟片儲存器1314上儲存作業系統1318，作用是控制及分配電腦系統1302的資源。應用程式1320透過諸如系統記憶體1306中或碟片儲存器1314上任一者儲存之開機/關機異動表等程式模組1324及程式資料1326，藉由作業系統1318利用資源之管理。要領會的是，可利用各種作業系統或作業系統之組合來實施主張之專利標的。
使用者透過一(多)個輸入裝置1328將命令或資訊輸入電腦1302。輸入裝置1328包括但不限於諸如滑鼠、軌跡球、尖筆、觸控板、鍵盤、麥克風、搖桿、遊戲板、衛星接收碟、掃描器、電視調諧卡、數位攝影機、
數位視訊攝影機、網路攝影機、及類似者等指向裝置。這些及其它輸入裝置經由一(多)個介面埠1330，透過系統匯流排1308連接至處理單元1304。舉例而言，一(多)個介面埠1330包括序列埠、平行埠、遊戲埠、以及通用序列匯流排(USB)。一(多)個輸出裝置1336將相同類型之連接埠的一些作為一(多)個輸入裝置1328使用。因此，舉例而言，USB埠可用於提供輸入至電腦1302，並且從電腦1302輸出資訊至輸出裝置1336。提供用以說明像是監視器、揚聲器及印表機等輸出裝置1336中需要特殊配接器之一些輸出裝置1336的輸出配接器1334。舉例來說而非限制，輸出配接器1334包括在輸出裝置1336與系統匯流排1308間提供連接手段之視訊及音效卡。應注意的是，其它裝置及/或裝置之系統同時提供諸如一(多)個遠端電腦1338之輸入及輸出功能。
電腦1302可邏輯連線至諸如一(多)個遠端電腦1338之一或多個遠端電腦而在網路連線環境中操作。一(多)個遠端電腦1338可以是個人電腦、伺服器、路由器、網路PC、工作站、微處理器為主之電器、同級裝置、智慧型手機、平板、或其它網路節點，並且典型為包括相對於電腦1302所述元件之許多者。為了簡潔起見，僅說明記憶體儲存裝置1340與一(多)個遠端電腦1338。一(多)個遠端電腦1338係透過網路介面1342、並接著經由一(多)條通訊連線1344邏輯連線至電腦1302。網路介面1342含括有線及/或無線通訊網路，例如：區域網
路(LAN)與廣域網路(WAN)及蜂巢式網路。LAN技術包括光纖分散式資料介面(FDDI)、銅線分散資料介面(CDDI)、乙太網路、符記環及類似者。WAN技術包括但不限於點對點鏈接、像是整合服務數位網路(ISDN)及其變例之電路交換網路、分封交換網路、以及數位用戶線(DSL)。
一(多)條通訊連線1344係指用於連接網路介面1342至系統匯流排1308之硬體/軟體。所示通訊連線1344雖是為了清楚說明而位於電腦1302內部，其仍可位於電腦1302外部。僅就例示性目的而言，連線至網路介面1342必要的硬體/軟體包括內部及外部技術，例如：包括正規電話級數據機之數據機、纜線數據機與DSL數據機、ISDN配接器、以及有線與無線乙太網路卡、集線器、以及路由器。
如本文中所使用，用語「組件」、「系統」、「架構」及類似者意味著電腦或電子相關實體，可為硬體、硬體與軟體之組合、軟體(例如：執行時)、或軔體。舉例而言，組件可為一或多個電晶體、記憶體單元、電晶體或記憶體單元之配置、閘陣列、可編程閘陣列、特定應用積體電路、控制器、處理器、在處理器上執行之程序、物件、可執行檔、存取半導體記憶體或與半導體記憶體介接之程式或應用程式、電腦、或類似者、或其合適的組合。組件可包括可抹除程式化(例如：至少部分儲存於可抹除記憶體中之程序指令)或硬程式化(例如：製造時燒入非可抹除記憶體之程序指令)。
舉例來說，取自記憶體執行之程序及處理器都可以是組件。舉另一實施例來說，架構可包括下列之配置：電子硬體(例如：並聯或串聯電晶體或記憶體胞)、處理指令及處理器，該處理器以適用於電子硬體配置之方式實施處理指令。另外，架構可包括單一組件(例如：電晶體、閘陣列…)或組件之配置(例如：電晶體之串聯或並聯配置、與程式電路連接之閘陣列、電源線、電接地、輸入信號線及輸出信號線等等)。系統可包括一或多個組件以及一或多個架構。要領會的是，定義中有某些重疊是在預期中，而且架構或系統可為單機型組件、或另一架構、系統等之組件。
除了前述以外，揭示之專利標的還可實施為方法、設備、或使用典型製造、編程或工程技術之製品，用以生成硬體、軔體、軟體、或任何其合適的組合以控制用以實施所揭示專利標的之電子裝置。本文中使用之用語「設備」及「製品」意味著含括電子裝置、半導體裝置、電腦、可取用自任何電腦可讀裝置、載體、或媒體之電腦程式。電腦可讀媒體可包括硬體媒體、或軟體媒體。另外，媒體可包括非暫存媒體、或傳送媒體。在一項實施例中，非暫存媒體可包括電腦可讀硬體媒體。電腦可讀硬體媒體的特定實施例可包括但不限於磁儲存裝置(例如：硬碟、軟碟、磁條…)、光碟(例如：光碟(CD)、數位通用碟(DVD)…)、智慧卡、以及快閃記憶體裝置(例如：卡、條、鍵驅動機…)。電腦可讀傳送媒體可包括載波、或類
似者。當然，所屬領域技術人員將認得可對這種組態進行修改而不脫離所揭示專利標的之範疇或精神。
上述包括本技術革新之實施例。當然，不可能為了描述本技術革新而描述所有可想到的組件或方法組合，但所屬技術領域中具有通常知識者可認得的是，本技術革新的許多進一步組合及排列是可行的。揭示之專利標的從而意味著囊括落於本揭露之精神與範疇內的所有此類改變、修改及變例。再者，就用語「包括」、「具有」及其變形係用於詳細描述或申請專利範圍的方面來說，此類用語意味著與用語「包含」類似的可兼性，而在當作申請專利範圍中的轉折詞使用時係詮釋為「包含」。
此外，字詞「例示性」在本文中係用來意指當作實施例、實例、或說明使用。本文中描述為「例示性」之任何態樣或設計都不必然要解讀為比其它態樣或設計較佳或有利。更確切地說，字詞例示性的使用目的在於以具體形式介紹概念。如本申請書中所使用，用語「或」意味著可兼性的「或」，而不是排他性的「或」。亦即，除非另有指明、或內容中有清楚表達，否則「X運用A或B」意味著自然可兼之排列之任一者。亦即，若X運用A；X運用B；或X同時運用A與B，則在前述實例任一者下都滿足「X運用A或B」。另外，冠詞「一」於本申請書及隨附申請專利範圍中使用時，除非另有指明或內容中有清楚表達針對的是單數形，基本上應該解讀為意指「一或多者」。
另外，已依據電子記憶體內資料位元上的演算法或程序操作來介紹詳細說明之某些部分。這些程序說明或表示法係為所屬技術領域中具有通常知識者為了有效傳達其努力成果之內容予同樣具有通常知識者所運用的機制。本文的程序基本上係設想為導致所欲結果之作用的自相容序列。該些作用需要物理量之物理操縱。即使非屬必要，這些量典型採取的形式仍是能夠儲存、移送、組合、比較、及/或按另一種方式操縱之電性及/或磁性信號。
基於通用原則，已證實這些信號便於指稱為位元、值、元件、符號、字母、項目、數字、或類似者。然而，應牢記在心的是，所有這些及類似用語都與適當的物理量有關聯，並且僅為套用至這些量的方便標籤。除非另有具體敍述或前述論述顯而易見，否則領會到的是，在全部揭示之專利標的中，利用諸如處理、運算、複製、仿效、判定、或傳送、及類似者等用語係指稱為處理系統、及/或類似消費性或工業用電子裝置或機器之動作及程序，其將一(多)個電子裝置之電路、暫存器、或記憶體內表示為物理(電性或電子)量之資料或信號操縱或轉換成機器或電腦系統記憶體或暫存器或其它此類資訊儲存器、傳輸及/或顯示裝置內以類似方式表示為物理量之其它資料或信號。
關於上述組件、架構、電路、程序及類似者所執行的各種功能，用於描述此類組件之用語(包括對「手段」之參考)除非另有所指，否則意味著對應於執行所述組件(例
如：功能均等者)指定功能之任何組件，即便在結構上與執行具體實施例之例示性態樣所示之本文中之功能之所揭示結構不均等亦然。另外，儘管可能已就許多實作中僅其中一者揭示特定特徵，此特徵仍可與其它實作之一或多個其它特徵組合，正如任何給定或特定應用可能所欲及有利者。亦將認知的是，具體實施例包括具有電腦可執行指令以供執行各項程序之作用及/或事件之用的系統以及電腦可讀媒體。
100‧‧‧二端點記憶體單元
102‧‧‧頂端電極
104‧‧‧粒子施體層
106‧‧‧切換層
108‧‧‧底端電極
Claims (20)
- 一種非揮發性記憶體胞，其包含：底端電極；電阻性切換層，位在該底端電極上面，該電阻性切換層內載流粒子的移動可至少部分通透該電阻性切換層；粒子施體層，位在該電阻性切換層上面，該粒子施體層回應於刺激，以對該電阻性切換層提供該等載流粒子，其中，該粒子施體層具有約0.5毫歐姆(mohm)-公分(cm)或更大的電阻率；以及頂端電極，其中：該頂端電極、粒子施體層、電阻性切換層與底端電極係電氣布置成串列。
- 如申請專利範圍第1項所述之非揮發性記憶體胞，其中，該等載流粒子回應於該刺激，以形成穿過該電阻性切換層之傳導絲極，將該非揮發性記憶體胞切換到傳導狀態。
- 如申請專利範圍第2項所述之非揮發性記憶體胞，其中，該非揮發性記憶體胞在該傳導狀態下呈現固有的電流限制。
- 如申請專利範圍第3項所述之非揮發性記憶體胞，其中該電流限制係至少下列之一者的函數：該粒子施體層之電阻；該粒子施體層之電阻率；或 有效表面面積，於該有效表面面積上方，該傳導絲極在該粒子施體層及該電阻性切換層之邊界處與該粒子施體層電接觸。
- 如申請專利範圍第3項所述之非揮發性記憶體胞，其中，該固有的電流限制回應於滿足或超過電阻電壓之輸入電壓，以防止穿過該非揮發性記憶體胞之電流增加大於約0.1毫安培，其中，該電阻電壓大於編程臨限電壓，該編程臨限電壓與從電阻性狀態轉變至該傳導狀態之該非揮發性記憶體胞有關聯。
- 如申請專利範圍第3項所述之非揮發性記憶體胞，其中，對於施加至該非揮發性記憶體胞至少大到約3伏特的電壓，該固有的電流限制在該非揮發性記憶體胞轉變至該傳導狀態後防止穿過該非揮發性記憶體胞之電流增加大於約0.1毫安培。
- 如申請專利範圍第2項所述之非揮發性記憶體胞，其中，該傳導絲極回應於極性與該刺激相反之第二刺激，以在該頂端電極與該底端電極之間變為電氣非連續性。
- 如申請專利範圍第2項所述之非揮發性記憶體胞，其中，該電阻性切換層內之該傳導絲極的寬度係獨立於該非揮發性記憶體胞之節點尺寸。
- 如申請專利範圍第2項所述之非揮發性記憶體胞，其中，該電阻性切換層內之該傳導絲極的寬度係小約10奈米。
- 如申請專利範圍第1項所述之非揮發性記憶體胞，其 中，該電阻性切換層包含具有約500mohm-cm或更大電阻率的材料。
- 如申請專利範圍第10項所述之非揮發性記憶體胞，其中，該粒子施體層包含選自於由下列所組成群組之材料：TiNx、TaNx、AlNx、CuNx、AgNx、TiOx、TaOx、AlOx、CuOx、AgOx、TiOaNb、AlOaNb、CuOaNb、WOaNb及AgOaNb，其中，x、a及b係合適的正數。
- 如申請專利範圍第11項所述之非揮發性記憶體胞，其中，該電阻性切換層之該材料包括選自於由下列所組成第二群組之材料：含矽材料、固體電解質、SiOy、AlNy、TiOy、TaOy、AlOy、CuOy、TiNx、TiNy、TaNx、TaNy、SiOy、AlNx、CuNx、CuNy、AgNx、AgNy、TiOx、TaOx、AlOx、CuOx、AgOx、及AgOy，其中，y>x。
- 如申請專利範圍第1項所述之非揮發性記憶體胞，其中，該粒子施體層之該電阻率是在約0.5mohm-cm與約100mohm-cm的範圍內。
- 如申請專利範圍第1項所述之非揮發性記憶體胞，其中，該底端電極包含選自於由下列所組成群組之材料：TiN、TaN、W、TiW、WN及前述之合金。
- 一種半導體裝置，其包含：半導體基材，包括複數個互補式金屬氧化物半導體(CMOS)裝置；以及阻性記憶體裝置，布置於該半導體基材上並且連接至該複數個CMOS裝置中之一CMOS裝置，其中，該 阻性記憶體裝置包含：底端電極；阻性切換材料層，布置於該底端電極上，其中，該阻性切換材料層包含複數個缺陷位置，並且其中，該阻性切換材料層的電阻率大於約0.5ohm-cm；以及金屬施體層，布置於該阻性切換材料層上，其中，該金屬施體層包含金屬原子及金屬化合物，其中，複數個金屬原子從該金屬施體層擴散至出自該阻性切換材料中之該複數個缺陷位置的缺陷位置，並且其中，該金屬施體層的特徵在於範圍約0.5毫歐姆-cm至約0.1ohm-cm之電阻率；以及頂端電極，布置於該金屬施體層上。
- 如申請專利範圍第15項所述之半導體裝置，其中，該等金屬原子係選自於由下列所組成的群組：Ti、Ta、Al、Cu及Ag。。
- 如申請專利範圍第16項所述之半導體裝置，其中：該金屬施體層包含金屬氮化物：MNx；該阻性切換層包含金屬氮化物：MNy；以及y大於x。
- 如申請專利範圍第16項所述之半導體裝置，其中：該金屬施體層包含金屬氧化物：MOx；該阻性切換層包含金屬氧化物：MOy；以及y大於x。
- 如申請專利範圍第16項所述之半導體裝置，其中：該阻性切換材料包含SiOy，其中，y為非化學計量值。
- 如申請專利範圍第15項所述之半導體裝置，其中該底端電極包含選自於由下列所組成群組之一或多種材料：TiN、TaN、W、TiW、WN，以及TiN、TaN、W或TiW之合金。
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