TWI610354B - 直接電漿緻密化製程及半導體裝置 - Google Patents

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Abstract

本揭露的態樣關於一種形成阻擋層在半導體裝置上的方法。該方法包括將基板置放入反應室中並沉積阻擋層於該基板之上。阻擋層包括金屬及非金屬以及該阻擋層展示4nm或以下的原沉積厚度。該方法另包括透過自緊鄰該阻擋層的氣體形成電漿以緻密化該阻擋層，且減小該阻擋層的該厚度及增加其密度。於實施例中，在緻密化期間，300瓦或以下的電力係在350kHz至40MHz的頻率而施加至該電漿。

Description

直接電漿緻密化製程及半導體裝置
本揭露係針對阻擋層的直接電漿緻密化製程。
因為半導體裝置臨界尺寸減小，許多挑戰已出現。除了比例化，由於例如鰭片和奈米線之非平面幾何圖形的存在，接點臨界尺寸已減小。因此，例如TiN之阻擋層的厚度係較佳地減小以容許足夠的金屬導體填充且提供合理的金屬導體阻抗。阻擋層保護下層金屬免於受到下層金屬於處理環境中可能暴露於先質或其它化合物的攻擊。阻擋層亦可使用以提供黏合層。
然而，阻擋層的薄化容許電漿在電漿緻密化製程期間透入下層金屬或半導體層。電漿透入下層金屬可迫使例如氮或氧之元素自阻擋層進入下層金屬。例如，於鈦/氮化鈦層中，下層鈦的電漿氮化可能發生。目前，下層金屬的電漿氮化的減少可透過增加阻擋層的厚度對於造成填充缺陷之金屬線阻抗和溝掐切中之性能的損失予以防止。因此，半導體裝置中之阻擋層的電漿緻密化製程中，仍有改 善的空間。
100‧‧‧製程
102‧‧‧氣相沉積技術
104‧‧‧沉積層
200‧‧‧化學氣相沉積系統
201‧‧‧反應室
202‧‧‧基板台
204‧‧‧基板
206‧‧‧電源
208‧‧‧氣體調節系統
210a‧‧‧進氣口
210b‧‧‧進氣口
210c‧‧‧進氣口
210‧‧‧進氣口
214‧‧‧電源
216‧‧‧電漿
218‧‧‧出氣口
220‧‧‧真空系統
222‧‧‧分配器
224‧‧‧電極
300‧‧‧化學氣相沉積
302‧‧‧將基板置放於反應室中
304‧‧‧減小室壓
306‧‧‧清潔基板
308‧‧‧加熱基板
310‧‧‧供應先質氣體
312‧‧‧形成膜
400‧‧‧原子層沉積
402‧‧‧將基板置放於反應室中
404‧‧‧減小室壓
406‧‧‧清潔基板
408‧‧‧加熱基板
410‧‧‧供應先質1
412‧‧‧清除
414‧‧‧供應先質2
416‧‧‧清除
418‧‧‧形成膜
500‧‧‧電漿緻密化製程
502‧‧‧供應緻密化氣體
504‧‧‧供應電力/形成電漿
506‧‧‧加熱基板
508‧‧‧以電漿離子衝擊基板
600‧‧‧非平面三閘極電晶體
602‧‧‧半導體基板
604‧‧‧鰭片
606‧‧‧氧化物層
608‧‧‧源極
610‧‧‧汲極
612‧‧‧閘極介電質
614‧‧‧NMOS或PMOS功函數材料
616‧‧‧阻擋層
618‧‧‧閘極
622‧‧‧覆蓋層
624‧‧‧覆蓋層
626‧‧‧鈦
630‧‧‧介電層
640‧‧‧接點開口
646‧‧‧鈦及氮化鈦雙層
648‧‧‧鈦及氮化鈦雙層
參照文中所述之實施例的以下說明連同附圖，本揭露的上述和其它特徵及獲得它們的方法可變得更顯而易見且更瞭解，其中：圖1解說文中所述之方法的一般實施例的流程圖；圖2解說用於化學氣相沉積或原子層沉積之反應室的實施例的概略圖；圖3解說緻密化之前的化學氣相沉積的實施例的流程圖；圖4解說緻密化之前的原子層沉積的流程圖；圖5解說電漿緻密化的實施例的流程圖；及圖6解說其中層間介電質的一部分已移除之三閘極電晶體的實施例。
【發明內容和實施方式】
除了接點臨界尺寸由於半導體裝置的比例化的減小，於裝置中，接點臨界尺寸已由於例如鰭片和奈米線之非平面幾何圖形的結合而減小。為達到足夠的金屬導體填充且黏著足夠的導體截面積以提供在小於30nm的臨界尺寸之合理的金屬導體阻抗，阻擋層的厚度，而特別是TiN阻擋層的厚度，必須是同樣地減小。阻擋層保護下層金屬免於受到下層金屬於處理環境中可能暴露至先質或其它化合物 的攻擊。阻擋層亦可使用以提供黏合層。
電漿緻密化減小此阻擋層厚度且增加阻擋層密度。這改善阻擋特性且防止掐切，其不利地影響後來沉積製程。電漿緻密化製程通常施加500W或更大的電力到緻密化電漿，以電漿離子衝擊阻擋層。然而，在阻擋層由於比例化的薄化之後，在這電力的電漿在將金屬轉換成氮化物之緻密化期間不合意地透入下層金屬。這降低影響它的電阻性和其它特性之裝置的整體性能。再者，在更高的電力，緻密化製程係不可調諧的。
本揭露係針對用於透過施加300W或更小的電力到緻密化電漿緻密化具有小於4nm的厚度之阻擋層之電漿緻密化製程。實施例中的製程係針對包括例如電晶體、接點或互連的一或數個特徵之半導體裝置，顯示為30nm或更小之臨界尺寸，例如於5nm至30nm的範圍，包括所有值和其中的增量，較佳地自5nm至22nm，更佳自5nm至14nm，且更佳地自5nm至11nm等。臨界尺寸可被瞭解為在製程流程中的一既定步驟所形成或暴露之半導體裝置的最小幾何圖形特徵(互連線、接點、溝渠等的寬度)的尺寸。該製程保持下層整合性且容許阻擋層的可調諧性。
如以上所暗示，阻擋層，且於特別實施例中，TiN阻擋層，可被使用在接點金屬至矽介面或閘極金屬堆疊以防止金屬導體材料擴散入下層矽基板或周圍的層間介電層。阻擋層亦於實施中提供黏合層用於沉積在阻擋層之上的金 屬。而且，阻擋層亦容許爾後導入後續製程步驟之氣體或其它化合物的使用，例如六氟化鎢，其可能攻擊阻擋層下方的層。阻擋層包括金屬和非金屬，例如形成氮化鈦的鈦和氮。
如圖1的實施例所述，製程100包括使用氣相沉積技術102在功函數金屬、閘極金屬、層間介電質或基板材料之上沉積例如氮化鈦的阻擋層，然後以電漿離子緻密化沉積層104。功函數金屬包括NMOS或PMOS功函數金屬，在NMOS的例子例如鈦及在PMOS的例子例如氮化鈦或氮化釩。閘極金屬於非限制實例中包括鎢、鋁、鈷及氮化鈦。層間介電質或基板材料於非限制實例中包括矽、鍺化矽或鍺及選擇性的其它成分，例如摻雜元素、形成碳化矽的碳、用於氫化矽的H等。
於實施例中，化學氣相沉積技術或原子層沉積技術係使用以沉積阻擋層且特別是氮化鈦層於例如在閘極堆疊中或在接點開口內的功函數金屬之上之預期位置。圖2解說使用於化學氣相沉積或原子層沉積之化學氣相沉積系統200的實施例。化學氣相沉積系統200包括基板台202用於固持定位在反應室201內例如半導體晶圓之基板204。於特別實施例中，反應室201係接地以及相對於該接地的電偏壓可透過電源206提供到基板台。而且，基板台202被加熱以加熱基板。可選擇的是，室壁亦被加熱以防止使用於沉積製程中之氣體的冷凝。
化學氣相沉積系統亦包括含有至少一進氣口之氣體調 節系統208，用於供應程序氣體到反應室201。程序氣體包括氣體先質以及取決於將形成的層及使用以形成該等層之製程(化學氣相沉積或原子層沉積)之惰性氣體。如圖所示，三個進氣口210a、210b及210c被提供，然而，單一進氣口、二個進氣口或多達十個進氣口可取決於使用於沉積製程中之氣體予以提供。氣體係取決於所利用的氣體自例如箱或儲存器的不同來源提供至進氣口。再者，例如容積流量計、切斷閥等之流量控制系統可被提供以調節通過進氣口之氣體流，如習知通常技術者將瞭解到。化學氣相沉積系統亦包括出氣口218及與出氣口218關聯的真空系統220，包括一或數個真空泵以自反應室抽空環境和製程氣體。
氣體自進氣口210通過例如蓮蓬頭的分配器222進入反應室，其將氣體分配在基板204的表面上。該氣體可使用例如DC電漿產生器、RF電漿產生器、微波電漿產生器或感應耦合電漿產生器之電漿產生器變成鄰近基板的電漿216，電漿產生器包括適當電源214，例如，DC、RF等。電漿產生器施加電力於電極與基板台202之間。取決於電極224於氣體的流徑中(箭頭所示)的位置，氣體可在進入反應室之前或後變成電漿。而且，電極224可接受各種組態。如所示，電極224包括氣體分配板。
於沉積且緻密化阻擋層的方法的實施例中，阻擋層先質氣體係選自提供阻擋金屬、非金屬或其組合之一或數個氣體。於一實施例中，一氣體提供阻擋金屬及非金屬二 者，於另一實施例中，第一氣體提供阻擋金屬以及第二氣體提供非金屬，以及於進一步的實施例中，第一氣體提供阻擋金屬和非金屬以及第二氣體提供第二非金屬。於一實施例中，其中阻擋層係氮化鈦阻擋層，先質氣體係選自包括鈦和氮之一或數個氣體。使用於形成氮化鈦阻擋層之先質氣體的實例包括四(二甲基醯胺基)鈦和四(二乙基醯胺基)鈦使用於單一先質氣體或多先質氣體製程及與氨結合地提供於多先質氣體製程系統之氯化鈦。
圖3解說化學氣相沉積300的方法，例如半導體晶圓之基板係置放於反應室302內。反應室壓力係調整304至1×10-3托(壓力單位)以下的壓力，例如於1×10-3至1×10-8托或1×10-6至1×10-8托的範圍。這是於一或數個階段中透過一或數個真空泵予以完成。基板係使用例如，例如Ar的惰性氣體電漿之選擇性地清潔306。於以上的特別實施例中，基板係加熱308至50℃至300℃的範圍中的溫度，包括其中的所有值和範圍，例如90℃至300℃、100℃至250℃、150℃至200℃等。當執行清潔步驟時，加熱可發生在選擇性的清潔步驟306期間或在選擇性的清潔步驟306之後。
然後該等氣體先質係一起計量入反應室310。於實施例中，例如四(二甲基醯胺基)鈦和四(二乙基醯胺基)鈦的含鈦和氮的氣體係使用它自己的汽壓或以例如流動在包括其中所有值和範圍之10sccm至1000sccm的速率的Ar之載體氣體的輔助而供應至反應室。而且，先質氣體 可加熱於30℃至200℃之間以發展足夠的傳送用的汽壓。 該等氣體係在例如5秒至600秒的範圍中之足夠長的時間計量入反應室，包括其中所有值和範圍，以形成所需厚度的薄膜312。於實施例中，反應室的壓力在沉積期間係保持在100托以下的壓力，例如於10至1×10-6托的範圍內。再者，沉積製程係選擇性地電漿加強，其中自電漿產生器和電源施加至電漿之電力係於25W至2000W的範圍內，包括其中所有值和範圍，在350kHz至40MHz的頻率，包括其中所有值和範圍。
於圖4所示之原子層沉積400的例子中，例如半導體晶圓的基板係置放在反應室中402。反應室壓力係導引至1×10-3托以下的壓力，例如於1×10-6至1×10-8托的範圍內，見404。這是透過一或數個階段內的一或數個真空泵而完成。基板係使用例如，惰性氣體電漿選擇性地清潔406。於以上的特別實施例中，基板係加熱408至50℃至300℃的範圍內的溫度，包括其中所有值和範圍，例如90℃至300℃、100℃至250℃、150℃至200℃等。於實施例中，當執行清潔時，加熱可發生在選擇性的清潔步驟406期間或在選擇性的清潔步驟406之後。
然後先質氣體係以交替方式計量入反應室。於實施例中，例如氯化鈦、四(二甲基醯胺基)鈦或四(二乙基醯胺基)鈦之含鈦的第一先質氣體係供應至反應室410以及過量係利用例如氬的惰性氣體自反應室412清除。接著，如果第一先質氣體未含有氮，或如果增加附加的氮係有利 的，例如氨之含氮的第二先質氣體係供應至反應室414以及過量係利用例如氬的惰性氣體自反應室416清除。這製程繼續且重複，直到達到所需的層厚度且形成薄膜418。
第一先質係以它自己的汽壓或以流動在10sccm至1000sccm的速率例如Ar的載體氣體的輔助而供應至反應室，包括其中所有值和範圍。第一先質係選擇性地加熱於30℃至200℃之間以發展足夠的傳送用汽壓。第二先質係在10sccm至1000sccm的速率供應至反應室，包括其中所有值和範圍。第二先質亦選擇性地加熱在30℃至200℃之間以發展足夠的傳送用汽壓。於實施例中，反應室在沉積期間的壓力係保持在100托以下的壓力，例如10至1×10-6托的範圍內。再者，沉積製程係選擇性地電漿加強，其中自電漿產生器及電源施加至電漿之電力係於25W至2000W的範圍內，包括其中所有值和範圍，及250kHz至40MHz的範圍內的頻率，包括其中所有值和範圍。由於先質以交替方式的計量，反應係自動限制以及該製程相對地提供比化學氣相沉積更控制在膜化合物和厚度方面。
阻擋層塗層然後使用直接電漿緻密化製程予以緻密化，例如圖5所示之製程500。在這點，先質氣體已被減少以及阻擋層已被沉積。如所示，在直接電漿緻密化期間，一或數個緻密化氣體被供應至反應室502。緻密化氣體包括例如Ar的惰性氣體，以及例如H2、N2或NH3、或其組合的反應氣體係在10sccm至1000sccm的速率供應至反應室，包括其中所有值和增量。替代地是，或除了惰 性氣體外，N2係在400sccm至1000sccm的速率供應至反應室。氣體係緊鄰阻擋層形成為電漿504。於如所示的實施例中，例如，RF的形式之電力係供應至氣體以在300W或以下形成電漿，包括所有值和25W至300W的範圍內，例如於100W至250W的範圍內，及在350kHz至40MHz的頻率，包括其中所有值和範圍。而且，緻密化進行達二秒至1000秒的範圍內，包括其中所有值和範圍，例如自100秒至1000秒。基板係選擇性地加熱506至325℃至450℃的溫度，包括其中所有值和範圍。阻擋層然後以緻密化該阻擋層的電漿離子衝擊508。
在緻密化之前，沉積的阻擋層厚度係於0.02nm至4.0nm的範圍內，包括其中所有值和範圍。在緻密化之後，膜厚度係減小達原始膜厚度的50%，包括其中所有值和範圍，例如於原始膜厚度的50%至95%。於實施例中，已緻密的阻擋層展示多達2nm的厚度，包括所有值和0.01nm至1.5nm的範圍，例如0.05nm、0.1nm、0.5nm或1.0nm。如果需要更大厚度的膜，沉積阻擋材料及緻密化阻擋材料的製程可重複多次，直到達到所需的膜厚度。而且，用於每週期，例如氣體流率、基板溫度、室壓、緻密化電力、惰性氣體流率等之製程參數可被調整以在沉積層中完成具有不同特性之塗層。如上述，緻密化致使該等膜增加密度且減小膜厚度。
於緻密化具有4.0nm或更小的厚度之沉積的阻擋層施加300W或以下的電力至電漿時，相較於當使用500W 或以上的高電力緻密化時，緻密化製程可被調整以更佳調整阻擋層的特性。通常，於緻密化期間使用500W或以上的電力位準時，處理中的裝置的整個容積區係緻密化於大約1秒至2秒的相對快時段中。然而，當施加較小電力時，處理中的裝置的區係於可以是2秒或更多秒的時段中自上往下穿過該容積予以處理，且於100秒至1000秒的範圍內的特別實施例中，其中塗層的特性及成分可被調整。
當先質氣體包括碳時，例如於四(二甲基醯胺基)鈦的例子中，碳可以存在於合成的阻擋層中。於減小緻密化電力時，存在於阻擋層中之碳的量可以改變，其中施加較小電力導致相對較低量的碳。較高量的碳亦按比例地導致較少氮於膜中，且透過調整電力，碳對氮比例可被調整。 存在於阻擋層中之碳的量可調整於阻擋層的總計原子百分比的1原子百分比至30原子百分比的範圍內，其中總計原子百分比等於100%，包括所有值和範圍，且較佳地自10原子百分比至30原子百分比。存在於阻擋層中之鈦的量係於10原子百分比至80原子百分比的範圍內，包括其中所有值和範圍，以及阻擋層中的氮的量係於10原子百分比至80原子百分比的範圍內，包括其中所有值和範圍。於高電力製程中，碳的量係不可調整且落在總計合金成份的1原子百分比至5原子百分比的範圍內。
而且，當使用例如氮的非金屬於阻擋層中時，下層金屬或矽的氮化降低。亦即，當施加300W或以下的相對更 低電力至電漿時，比起當利用例如在500W或以上的較高電力時，較少氮係移除自阻擋層且值入下層材料。再者，氮透入的深度減小。於實施例中，氮透入的深度係減小至小於5nm進入下層，然而於氮化物透入之較高的電力製程中超過5nm。
於實施例中，本揭露亦針對透過結合上述的電漿緻密化製程之製程所形成之半導體裝置。例如，該方法可使用於形成平面電晶體、非平面電晶體、用於平面及非平面電晶體兩者的接點、以及其它組件、或平面及非平面裝置中的線互連溝。半導體裝置包括例如，積體電路，其包含例如電晶體、二極體、電源、電阻器、電容器、感應器、感測器、接收器、收發器、天線等之各種組件及用於形成例如互連、閘極、插塞等的組件之特徵。與積體電路關聯之組件可安裝在或連接至積體電路上。取決在與積體電路關聯的組件，積體電路係類比或數位型且可使用於一些施加，例如微處理器、光電子、邏輯方塊、音頻放大器等。 積體電路然後可使用作為晶片組的部份用於執行一或數個相關功能於計算裝置中，例如電腦、手持式裝置或可攜式裝置。
圖6解說形成在半導體基板602上之非平面三閘極電晶體600的實例。為了文中所述目的，進行對於三閘極電晶體的參照。然而，沉積和緻密化的製程可同樣地執行在平面電晶體以及非平面電晶體上，包括含有例如，奈米線閘極的全包覆式閘極裝置結構。三閘極電晶體600包括半 導體基板602，例如p摻雜矽、鍺、砷化鎵、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、銻化鎵及其它III/V族或II/VI族化合物半導體。自半導體基板突出的是形成自如基板的相同材料之鰭片604，或替代的是不同於基板的半導體材料。於實例中，鰭片係透過圖案化且蝕刻入基板表面予以形成。雖然鰭片係解說為三面，同樣地可提供其它幾何圖形，例如二面鰭片、四面鰭片、五面鰭片等。具有1nm至100nm的範圍內的厚度之氧化物層606係形成在鰭片延伸穿過的基板之上。於實施例中，氧化物層係透過使基板暴露於富氧加熱氣氛而生長。於其它實施例中，氧化物層係使用化學氣相沉積而沉積。
源極608及汲極610係透過摻雜鰭片的區在閘極的任一側上形成在鰭片604的表面。離子植入技術可被使用。 取決於電晶體的類型，取決於電晶體是N型或P型電晶體，摻雜劑可包括硼或磷。替代或附加的是，源極及汲極區係透過移除非平面電晶體鰭片604的數部分且以如熟習此項技術者所瞭解之N型或P型材料取代該等部分來形成。於進一步的替代例中，源極及汲極區係透過磊晶地成長摻雜或未摻雜應變層在鰭片604上。
閘極介電質612沉積在閘極的區中之鰭片的暴露側之上。閘極介電質612係由具有大於3.9的介電常數之相對高k的介電材料所形成，例如SiO2、HfO2、Al2O3、ZrO2、TiAlOx、HfAlOx、AlSiOx、HfSiOx、TaSiOx或鑭系氧化物，且經由化學氣相沉積或原子層沉積。閘極介電質 厚度係於1nm至10nm的範圍內，包括其中所有值和範圍。
於以上實施例中，介入層(未顯示)係在沉積閘極介電質之前沉積在閘極介電質之上。介入層係選自氮化物、氮化碳、鉬、鎢、釩、鈮、鉭、鈦、鋯和鉿的碳氧氮化物。介入層係於0.5nm至3nm的範圍內，包括其中所有值和範圍。
於實施例中，NMOS或PMOS功函數材料614係沉積在鰭片的暴露側上之閘極介電質之上。NMOS功函數材料包括例如，鋁、鈦、碳或其組合，且係使用例如化學氣相沉積或原子層沉積之保角塗層技術進行沉積。PMOS功函數材料包括例如，氮化鈦或氮化釩。再者，阻擋層616係沉積在功函數材料614之上。阻擋層616包括例如，氮化鈦或雙層的鈦及氮化鈦。當存在時，鈦係使用如上述之化學氣相沉積或原子層沉積而沉積在功函數材料及氮化鈦之間，其中第一反應先質包括例如，氯化鈦。然後氮化鈦層係依據文中所述方法而沉積且緻密化在鈦層上。
閘極618係利用氣相沉積技術使用例如鎢、氮化鈦、鈷或鋁之閘極填充材料予以形成。於形成鎢閘極的一實施例中，核化層係利用脈衝式二硼烷及六氟化鎢並接著利用鎢/六氟化鎢及氫氣先質於化學氣相沉積製程的鎢成長予以形成。氮化鈦阻擋層防止下層鈦層免於六氟化鎢氣體的氟成份。
再者，覆蓋層622係沉積在閘極之上。於實施例中， 該等覆蓋層包括沉積在閘極618上之高k的介電材料622的覆蓋層。具有例如但未受限於Ru(P)、Ru(B)、TiN、TiAlN、或TaN的密封傳導層之附加的覆蓋層624亦可使用在閘極及介電層之間。替代的，使用雙層覆蓋結構，其中一層鈦626係沉積在密封傳導層之上。再者，密封傳導層可依據文中所述的實施例而沉積且緻密化。
再者，介電層630係形成在閘極618、功函數材料614、阻擋層616及基板的暴露部分之上。介電層係由例如，具有3.9或以下的介電常數之低k的介電質所形成，包括二氧化矽、摻氟的二氧化矽、摻碳的二氧化矽、多孔性二氧化矽、聚亞醯、胺聚降冰片烯、苯環丁烯、PTFE、氫半矽氧烷(HSQ)及甲基半矽氧烷(MSQ)。
各種技術可使用來形成上述之三閘極電晶體。例如，於一實施例中，犧牲層可形成在基板及鰭片之上。犧牲層的一部分係移除以暴露鰭片沿著鰭片長度的一部分的所有三個表面來形成犧牲閘極溝在鰭片之上。然後，犧牲閘極可形成在閘極溝內以及犧牲閘極周圍的犧牲材料可被移除。閘極間隔物然後可透過沉積例如，氮化矽或碳化矽的介電層而形成在犧牲閘極及基板之上。介電層然後可異向性地蝕刻，其暴露閘極及基板的表面，且將介電層留在犧牲閘極的任一側上以形成閘極間隔物。源極及汲極區然後可透過例如電漿離子撞擊之摻雜處理而形成在鰭片上。
第二介電層然後可形成在閘極間隔物、犧牲閘極、鰭片及基板之上然後平面化以再次暴露犧牲閘極。犧牲閘極 然後可被移除，形成另一閘極開口。閘極開口然後可與介電層排列且在功函數材料的頂部上。阻擋層係沉積在功函數材料上，其可包括氮化鈦或雙層的鈦及氮化鈦。之後，閘極係形成在閘極開口中以及閘極然後以各種覆蓋層而覆蓋。附加的介電質係沉積在覆蓋層之上。如熟習此項技術者所瞭解，一些中間圖案化、蝕刻及抛光步驟發生在以上製程中的不同點。
除了或以上所述的替代的是，所述的方法可使用來形成接點或互連襯板。接點或插塞將載送互連之電力及信號連接至閘極、源極區及電晶體的汲極區。再次參照圖6所提的實施例，接點開口640及互連溝係形成於層間介電質630中。介電質的表面係圖案化且蝕刻以形成溝以及接點開口係通過介電質630蝕刻直到鰭片604的源極或汲極區暴露。一或數個阻擋層係沉積在接點開口及互連壁上，包括鈦及氮化鈦雙層646、648，其可依據上述之沉積及緻密化方法予以形成。接點及互連然後可透過例如化學氣相沉積、電漿氣相沉積或電鍍的製程予以沉積。接點及互連金屬可包括例如，銅、鋁或鎢。然而未顯示的附加覆蓋層係沉積在互連及接點之上。
使用上述的製程，電晶體驅動在鰭片電晶體上小於5nm的層的改善係大於10%且多至30%至40%。這容許功函數金屬厚度自材料10nm至15nm的減小下到4nm至5nm。另一方面，當使用文中的製程且保持金屬厚度一致時，效能改善30至40%。
因此，本揭露的態樣關於形成阻擋層在半導體裝置上的方法。該方法包括將基板置放入反應室中且沉積阻擋層在基板之上。阻擋層包括金屬及非金屬以及阻擋層展示4nm或以下的原沉積厚度。該方法進一步包括透過自緊鄰該阻擋層的氣體形成電漿以緻密化阻擋層及減小阻擋層的厚度且增加阻擋層的密度。於實施例中，300瓦或以下的電力係在350kHz至40MHz的頻率於緻密化期間施加至電漿。
於以上的實施例中，該方法另包括在沉積阻擋層之前沉積金屬層且沉積阻擋層在金屬層之上。於實例中，金屬層包含鈦及阻擋層包含氮化鈦。而且，於以上任一實施例中，該方法另包括沉積金屬層在阻擋層之上。例如，金屬層包括鎢或銅，其中金屬可形成例如，接點或互連。再者，於以上任一實施例中，該方法另包括沉積高k介電層在基板及阻擋層之間。
於以上任一實施例中，阻擋層透過供應一或數個反應氣體先質至反應室進行沉積。於以上特別實施例中，反應氣體先質包含四(二甲基醯胺基)鈦以及阻擋層包含鈦、氮及碳。於實例中，沉積的阻擋層包含存在於阻擋層的總計原子百分比的1原子百分比至30原子百分比的範圍內之碳、存在於20原子百分比至80原子百分比的範圍內之鈦、及存在於20原子百分比至80原子百分比的範圍內之氮化鈦。而且，於以上任一實施例中，基板係加熱在325℃至450℃的範圍內之溫度同時緻密化阻擋層。
於相關態樣中，本揭露關於形成阻擋層在半導體裝置上的方法。該方法包括將基板置放入反應室中，沉積鈦層在該基板上，沉積氮化鈦阻擋層在該鈦層之上，透過自供應至反應室之氣體形成電漿而緻密化阻擋層，及減小該阻擋層的該厚度且增加其密度。於這方法中，氮化鈦阻擋層係沉積在4nm或以下的厚度及在350kHz至40MHz的範圍內之頻率之300瓦或以下的電力係於緻密化該阻擋層而施加至該電漿。
於以上實施例中，氮化鈦層係使用四(二甲基醯胺基)鈦先質進行沉積。於此實施例中，沉積的阻擋層包含存在於該阻擋層的總計原子百分比的1原子百分比至30原子百分比的範圍內之碳、存在於20原子百分比至80原子百分比的範圍內之鈦及存在於20原子百分比至80原子百分比的範圍內之氮化鈦。而且，於以上任一實施例中，在緻密化阻擋層之後，氮透入鈦層達5nm以下的深度。
於以上任一實施例中，該方法進一步包括沉積金屬在該氮化鈦阻擋層之上，其中該金屬係鎢。而且，於以上任一實施例中，該方法亦包括沉積金屬在該氮化鈦阻擋層之上，其中該金屬係銅。而且或替代的是，該方法包括沉積接點金屬在該氮化鈦阻擋層之上，其中該基板係層間介電質。
於以上任一實施例中，基板包括自基板突出的鰭片。
於另一態樣中，本揭露關於依據上述的方法所形成之半導體裝置。於實施例中，半導體裝置包括例如電晶體、 接點或互連之特徵。於以上任一實施例中，該等特徵包括5nm至30nm的範圍內之臨界尺寸，較佳地於5nm至22nm的範圍內且更佳地於5nm至14nm的範圍內。再者，於以上任一實施例中，阻擋層係使用在接點金屬至矽介面或於閘極金屬堆疊中。而且或替代的是，於以上任一實施例中，阻擋層係使用作為覆蓋層。因此，於實施例中，金屬層係配置在基板與阻擋層之間。而且或替代的是，金屬層係配置在阻擋層上且形成閘極或接點。於另一態樣中，本揭露關於依據上述的方法所形成包括這些半導體裝置之積體電路。
為解說目的，已提出數個方法及實施例的以上說明。 並未預期是徹底的或將請求項限制於所揭示的精確步驟及/或形式，且顯而易見地按照以上教示之許多修改及變化係可能的。預期的是本發明的範圍由所附加的請求項所界定。

Claims (18)

  1. 一種形成阻擋層在半導體裝置上的方法，包含：將基板置放入反應室中；沉積阻擋層在該基板之上，其中該阻擋層包括金屬及非金屬以及該阻擋層展示4nm或以下的原沉積厚度；藉由使該阻擋層曝露於電漿歷經約100秒至約1000秒的時間來緻密化該阻擋層，其中該電漿是由供應至該反應室的氣體所形成，且300瓦或以下的電力係在350kHz至40MHz的頻率而施加至該電漿；將該阻擋層的該厚度減小至該原沉積厚度的50百分比至95百分比的範圍內之厚度；沉積金屬在該阻擋層之上；及沉積高k介電層在該基板及該阻擋層之間。
  2. 如申請專利範圍第1項的方法，另包含在沉積該阻擋層之前沉積金屬層。
  3. 如申請專利範圍第2項的方法，其中該金屬層包含鈦以及該阻擋層包含氮化鈦。
  4. 如申請專利範圍第1項的方法，其中係透過供應一或更多個反應氣體先質至該反應室來沉積該阻擋層。
  5. 如申請專利範圍第4項的方法，其中該反應氣體先質包含四(二甲基醯胺基)鈦。
  6. 如申請專利範圍第5項的方法，其中該阻擋層包含鈦、氮及碳。
  7. 如申請專利範圍第5項的方法，其中該阻擋層包 含存在於該阻擋層的總計原子百分比的1原子百分比至30原子百分比的範圍內之碳、存在於20原子百分比至80原子百分比的範圍內之鈦、及存在於20原子百分比至80原子百分比的範圍內之氮化鈦。
  8. 如申請專利範圍第1項的方法，其中該基板係在325℃至450℃的溫度範圍內加熱，同時緻密化該阻擋層。
  9. 如申請專利範圍第1項的方法，其中沉積在該阻擋層之上的該金屬包含鎢。
  10. 如申請專利範圍第1項的方法，其中沉積在該阻擋層之上的該金屬包含銅。
  11. 一種形成阻擋層在半導體裝置上的方法，包含：將基板置放入反應室中；沉積鈦層在該基板上；沉積氮化鈦阻擋層在該鈦層之上，其中該氮化鈦阻擋層係沉積在4nm或以下的厚度；藉由使該氮化鈦阻擋層曝露於電漿歷經約100秒至約1000秒的時間來緻密化該氮化鈦阻擋層，其中該電漿是由供應至該反應室的氣體所形成，且300瓦或以下的電力係在350kHz至40MHz的頻率而施加至該電漿；減小該氮化鈦阻擋層的該厚度及增加該氮化鈦阻擋層的密度，沉積金屬在該氮化鈦阻擋層之上；及沉積高k介電層在該基板及該氮化鈦阻擋層之間。
  12. 如申請專利範圍第11項的方法，其中係使用四(二甲基醯胺基)鈦先質來沉積該氮化鈦阻擋層。
  13. 如申請專利範圍第11項的方法，其中該氮化鈦阻擋層包含存在於該氮化鈦阻擋層的總計原子百分比的1原子百分比至30原子百分比的範圍內之碳、存在於20原子百分比至80原子百分比的範圍內之鈦、及存在於20原子百分比至80原子百分比的範圍內之氮化鈦。
  14. 如申請專利範圍第11項的方法，其中在緻密化該氮化鈦阻擋層之後，氮透入該鈦層至5nm以內的深度。
  15. 如申請專利範圍第11項的方法，其中該基板包括自該基板突出的鰭片。
  16. 如申請專利範圍第11項的方法，其中該金屬係鎢。
  17. 如申請專利範圍第11項的方法，其中該金屬包含銅。
  18. 如申請專利範圍第11項的方法，進一步包含沉積接點金屬在該氮化鈦阻擋層之上，其中該基板係層間介電質。
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