CN105765696B - 直接等离子体致密化工艺以及半导体器件 - Google Patents

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Abstract

本公开内容的一个方面涉及一种在半导体器件上形成阻挡层的方法。该方法包括将衬底置于反应腔室中，并且在衬底上方沉积阻挡层。阻挡层包括金属和非金属，阻挡层具有4nm或更小的已沉积厚度。该方法还包括通过邻近所述阻挡层由气体形成等离子体，减小阻挡层的厚度并且增大阻挡层的密度来使阻挡层致密化。在实施例中，在致密化期间以350kHz到40MHz的频率将300瓦特或更小的功率施加到等离子体。

Description

直接等离子体致密化工艺以及半导体器件
技术领域
本公开内容针对阻挡层的直接等离子体致密化工艺。
背景技术
随着半导体器件临界尺寸减小，引发了许多挑战。除了规模减小以外，由于诸如鳍状物和纳米线之类的非平面几何结构的存在，接触部临界尺寸有所减小。因此，优选地减小诸如TiN之类的阻挡层的厚度，以允许足够的金属导体填充，并提供合理的金属导体电阻。阻挡层保护下层金属免于受到前驱体或其它化合物的侵蚀，其中在处理环境中下层金属可能暴露于该前驱体或其它化合物。阻挡层还可以用于提供粘附层。
然而，阻挡层的减薄允许等离子体在等离子体致密化工艺期间穿透至下层金属或半导体层中。等离子体穿透至下层中可以迫使来自阻挡层的诸如氮或氧之类的元素进入下层中。例如，在钛/氮化钛层中，可能发生下层钛的等离子体硝化作用。当前，可以通过增大阻挡层的厚度直至金属线电阻以及沟槽夹断(pinch-off)的性能损失引起填充缺陷为止，来防止下层金属的等离子体硝化作用的减小。因而，在半导体器件中的阻挡层的等离子体致密化工艺中仍存在改进的空间。
附图说明
通过参考结合附图对本文所述实施例所作的以下说明，本公开内容的上述特征和其它特征以及实现它们的方式将变得更为显而易见，并且可以更好地加以理解，在附图中：
图1例示了本文所述方法的一般性实施例的流程图；
图2例示了用于化学气相沉积或原子层沉积的反应腔室的实施例的示意图；
图3例示了在致密化之前的化学气相沉积的实施例的流程图；
图4例示了在致密化之前的原子层沉积的流程图；
如5例示了等离子体致密化的实施例的流程图；以及
图6例示了其中层间电介质的一部分被去除的三栅极晶体管的实施例。
具体实施方式
除了由于半导体器件的规模缩小而引起的接触部临界尺寸的减小以外，接触部临界尺寸还由于在器件中包含诸如鳍状物和纳米线之类的非平面几何结构而有所减小。为了实现足够的金属导体填充并实现足够的导体横截面面积以在小于30nm的临界尺寸提供合理的金属导体电阻，类似地必须减小阻挡层的厚度，尤其是TiN阻挡层的厚度。阻挡层保护下层金属免于受到前驱体或其它化合物的侵蚀，其中在处理环境中下层金属可能暴露于该前驱体或其它化合物。阻挡层还可以用于提供粘附层。
等离子体致密化减小了阻挡层厚度，并且增大了阻挡层密度。这提高了阻挡特性并且防止了夹断，这对于后续的沉积工艺具有不利的影响。等离子体致密化工艺通常将500W或更大的功率施加到致密化等离子体，以等离子体离子轰击阻挡层。然而，在阻挡层由于规模缩小而减薄之后，这个功率下的等离子体非所期望地在致密化期间穿透至下层金属中，将金属转换为氮化物。这降低了器件的总体性能，影响其电阻率以及其它特性。而且，在较高功率下，致密化工艺是不可调节的。
本公开内容针对用于通过将300W或更小的功率施加到致密化等离子体而使得具有小于4nm厚度的阻挡层致密化的等离子体致密化工艺。在实施例中，该工艺针对诸如晶体管、接触部或互连件之类的包括有一个或多个构件的半导体器件，该构件具有30nm或更小的临界尺寸，例如在5nm到30nm的范围中，包括其间的所有值和增量，并且优选地从5nm到22nm，更优选地从5nm到14nm，更优选地从5nm到11nm等。临界尺寸可以被理解为在工艺流程中的给定步骤处所形成或暴露的半导体器件的最小几何构件的尺寸(互连线、接触部、沟槽的宽度等)。工艺保持了下层完整性，并且允许阻挡层的可调节性。
如上所提及的，阻挡层(在特定实施例中，TiN阻挡层)可以用于到硅分界面或栅极金属叠置体的接触金属处，以防止金属导体材料扩散到下层硅衬底或周围的层间电介质层中。在实施例中，阻挡层还为被沉积在阻挡层上方的金属提供粘附层。另外，阻挡层还允许使用随后在后续工艺步骤中引入的气体或其它化合物(例如，六氟化钨)，其会侵蚀在阻挡层下方的层。阻挡层包括金属和非金属，例如形成氮化钛的钛和氮。
如图1的实施例例示的，工艺100包括使用气相沉积技术102在功函数金属、栅极金属、层间电介质或衬底材料上方沉积阻挡层(例如，氮化钛)，并且然后用等离子体离子使沉积的层104致密化。功函数金属包括NMOS或PMOS功函数金属，例如在NMOS情况下的钛，以及在PMOS情况下的氮化钛或氮化钒。在非限制性示例中，栅极金属包括钨、铝、钴和氮化钛。在非限制性示例中，层间电介质或衬底材料包括硅、硅锗或锗，以及可选地其它成分，例如掺杂元素，形成碳化硅的碳，用于氢化硅的H等。
在实施例中，化学气相沉积技术或原子层沉积技术用于在期望的位置(例如，在栅极叠置体中或接触部开口内的功函数材料上方)沉积阻挡层，具体而言，氮化钛层。图2例示了用于化学气相沉积或原子层沉积的化学气相沉积系统200的实施例。化学气相沉积系统200包括位于反应腔室201内的用于支承衬底204(例如，半导体晶圆)的衬底台202。在具体实施例中，反应腔室201接地，可以由电源206向衬底台提供相对于地的电偏置。而且，加热衬底台202以对衬底进行加热。可选地，还对腔室壁进行加热以防止在沉积工艺中使用的气体的冷凝。
化学气相沉积系统还包括气体调节系统208，其包括用于将工艺气体提供给反应腔室201的至少一个气体入口。取决于将形成的层以及用于形成该层的工艺(化学气相沉积或原子层沉积)，工艺气体包括气态前驱体以及惰性气体。如例示的，提供了三个气体入口210a、210b和210c，然而，取决于在沉积工艺中使用的气体，可以提供单个气体入口、两个气体入口或多达10个气体入口。取决于使用的气体，从诸如罐或气槽之类的各个源将气体提供给入口。此外，可以提供诸如体积流量计、关闭阀之类的流量控制系统，以调节通过气体入口的气体的流量，如本领域技术人员理解的。化学气相沉积系统还包括气体出口218以及与出口218相关联的真空系统220，其包括用于从反应腔室抽出环境和工艺气体的一个或多个真空泵。
气体从入口210进入反应腔室中，穿过诸如喷头之类的分配器222，该分配器222使气体分布到衬底202的表面上方。可以使用包括有适当的电源214(例如，DC、RF等)的等离子体发生器将气体转变为临近衬底的等离子体216，其中该等离子体发生器例如是DC等离子体发生器、RF等离子体发生器、微波等离子体发生器或感应耦合等离子体发生器。等离子体发生器在电极与衬底台202之间施加功率。取决于电极224在气体的流动路径(以箭头表示)中的位置，气体可以在进入腔室之前或之后变为等离子体。此外，电极224可以采用各种配置。如例示的，电极224包括气体分配板。
在沉积并且致密化阻挡层的方法的实施例中，阻挡层前驱体气体选自于提供阻挡金属、非金属或其组合的一种或多种气体。在一个实施例中，一种气体提供阻挡金属和非金属两者，在另一个实施例中，第一气体提供阻挡金属，第二气体提供非金属，在其它实施例中，第一气体提供阻挡金属和非金属，第二气体提供第二非金属。在实施例中，在阻挡层是氮化钛阻挡层的情况下，前驱体气体选自于一种或多种气体，包括钛和氮。用于形成氮化钛阻挡层的前驱体气体的示例包括用于单一前驱体气体或多个前驱体气体工艺中的四(二甲基氨基)钛和四(二乙基氨基)钛，以及在多个前驱体气体工艺系统中结合氨所提供的氯化钛。
图3例示了化学气相沉积300的方法，诸如半导体晶圆之类的衬底被置于反应腔室302内。反应腔室压强被调整304为低于1x10-3托的压强，例如在1x10-3到1x10-8托或1x10-6到1x10-8托的范围中。这在一个或多个阶段中借助于一个或多个真空泵来实现。可选地，例如使用诸如Ar之类的惰性气体等离子体来清洁306衬底。在以上的具体实施例中，将衬底加热308到在50℃到300℃范围(包括其中的所有值和范围，例如90℃到300℃、100℃到250℃、150℃到200℃等)中的温度。在执行清洁步骤时，可以在可选的清洁步骤306期间或者在可选的清洁步骤306之后进行加热。
然后，将气体前驱体一起计量加入反应腔室中310。在实施例中，利用其自身的蒸汽压或者借助于以10sccm到1000sccm的速率(包括其中的所有值和范围)流动的诸如Ar之类的运载气体，将包含诸如四(二甲基氨基)钛和四(二乙基氨基)钛之类的一种或多种气体的钛和氮提供给反应腔室。另外，可以在30℃到200℃之间加热前驱体气体，以便产生足够用于进行传送的蒸汽压。在足够的时间段(例如，在5秒到600秒范围内，包括其中的所有值和范围)内将气体计量加入腔室中，以形成期望厚度的膜312。在实施例中，在沉积期间的腔室的压强保持在低于100托的压强，例如在10到1x10-6托的范围中。而且，沉积工艺可选地是等离子体增强的，其中，从等离子体发生器和电源施加给等离子体的功率在25W到2000W范围(包括其中的所有值和范围)中，频率在350kHz到40MHz(包括其中的所有值和范围)。
在图4中所例示的原子层沉积400的情况下，将诸如半导体晶圆之类的衬底置于反应腔室402内。使反应腔室压强为低于1x10-3托的压强，例如在1x10-6到1x10-8托范围中，参见404。这在一个或多个阶段中借助于一个或多个真空泵来实现。可选地，例如利用惰性气体等离子体来清洁406衬底。在以上的具体实施例中，将衬底加热408到在50℃到300℃范围中的温度，包括其中的所有值和范围，例如90℃到300℃、100℃到250℃、150℃到200℃等。在实施例中，在执行清洁步骤时，可以在可选的清洁步骤406期间或者在可选的清洁步骤406之后进行加热。
然后，以交替的方式将前驱体气体计量加入反应腔室中。在实施例中，将包含钛的第一前驱体气体(例如，氯化钛、四(二甲基氨基)钛或四(二乙基氨基)钛)提供给反应腔室410，并且利用诸如氩之类的惰性气体从腔室清除过量部分412。然后，如果第一前驱体气体不包含氮，或者如果添加额外的氮是有利的，那么将包含氮的第二前驱体气体(例如，氨)提供给反应腔室414，并且利用诸如氩之类的惰性气体从腔室清除过量部分416。这个工艺继续并且重复进行，直到达到所期望的层厚度，并且形成膜418为止。
利用其自身的蒸汽压或者借助于以10sccm到1000sccm的速率(包括其中的所有值和范围)流动的诸如Ar之类的运载气体将第一前驱体提供给反应腔室。可选地在30℃到200℃之间加热第一前驱体，以便产生足够用于传送的蒸汽压。以10sccm到1000sccm的速率(包括其中的所有值和范围)将第二前驱体提供给反应腔室。同样可选地在30℃到200℃之间加热第二前驱体，以便产生足够用于传送的蒸汽压。在实施例中，在沉积期间腔室的压强保持在低于100托的压强，例如在10到1x10-6托的范围中。而且，沉积工艺可选地是等离子体增强的，其中，从等离子体发生器和电源施加给等离子体的功率在25W到2000W范围(包括其中的所有值和范围)中，频率在250kHz到40MHz(包括其中的所有值和范围)。由于以交替的方式计量前驱体，所以反应是自受限的，并且相比于化学气相沉积该工艺提供了对膜成分和厚度相对更多的控制。
然后采用直接等离子体致密化工艺(例如，图5中例示的工艺500)，使阻挡层涂覆层致密化。此时，一种或多种前驱体气体已经减少了，并且已经沉积了阻挡层。如例示的，在直接等离子体致密化期间，将一种或多种致密化气体提供给反应腔室502。致密化气体包括惰性气体(例如，Ar)，并且将诸如H2、N2或NH3或其组合之类的反应气体以10sccm到1000sccm的速率(包括其中的所有值和范围)提供给反应腔室。可替换地，或者除了惰性气体以外，以400sccm到1000sccm的速率将N2提供给反应腔室。邻近阻挡层由气体形成等离子体504。在例示的实施例中，例如将RF形式的功率施加至气体以形成等离子体，其中功率为300W或更小，包括从25W到300W的所有值和范围，例如在100W到250W的范围中，频率在350kHz到40MHz，包括其中的所有值和范围。而且，致密化持续进行了一段时间，该时间段在两秒到1000秒范围中，包括其中的所有值和范围，例如从100秒到1000秒。可选地将衬底加热506至325℃到450℃的温度，包括其中的所有值和范围。然后，以等离子体离子轰击阻挡层508，使阻挡层致密化。
在致密化前，沉积的阻挡层厚度在0.02nm到4.0nm范围中，包括其中的所有值和范围。在致密化后，膜厚度减小了高于初始膜厚度的50％，包括其中的所有值和范围，例如在初始膜厚度的50％到95％范围中。在实施例中，致密化的阻挡层具有达2nm的厚度，包括从0.01nm到1.5nm的所有值和范围，例如0.05nm、0.1nm、0.5nm或1.0nm。如果期望得到更大厚度的膜，则可以多次重复沉积阻挡材料以及使阻挡材料致密化的工艺，直到达到期望的膜厚度为止。另外，对于每一次循环，可以调整工艺参数(例如，气体流速、衬底温度、腔室压强、致密化功率、惰性气体流速等)，以实现在沉积的层中具有不同特性的涂覆层。如上所述的，致密化导致膜密度增大，而膜厚度减小。
与采用500W或更大的高功率致密化相比，在致密化具有4.0nm或更小厚度的沉积阻挡层的过程中将300W或更小的功率施加至等离子体期间，可以调整致密化工艺，以更好地调节阻挡层的特性。通常，在致密化期间使用500W或更大的功率水平时，在大约1秒到2秒的相对快的时间段中要处理的器件的整个体积区域被致密化。然而，当施加较小功率时，要处理的器件的区域可以在2秒或更大的时间段中从上至下通过体积被处理，在具体实施例中该时间段在100秒到1000秒范围中，其中可以调整涂覆层的特性和成分。
当前驱体气体包括碳时，例如在四(二甲基氨基)钛的情况下，碳可以存在于得到的阻挡层中。在减小致密化功率时，存在于阻挡层中的碳的量可以改变，其中，施加较小的功率导致相对较低的碳量。较高量的碳还导致膜中氮的比例减小，并且通过调整功率，可以调整碳与氮的比例。存在于阻挡层中的碳的量可以在阻挡层的总原子百分比的1原子百分比到30原子百分比的范围中进行调整，其中，总原子百分比等于100％，包括其中的所有值和范围，优选地从10原子百分比到30原子百分比。存在于阻挡层中的钛的量在10原子百分比到80原子百分比范围中，包括其中的所有值和范围，并且阻挡层中的氮的量在10原子百分比到80原子百分比范围中，包括其中的所有值和范围。在高功率工艺中，碳的量不可调整，并且落在总合金成分的1原子百分比到5原子百分比范围内。
另外，当在阻挡层中使用诸如氮的非金属时，下层金属或硅的硝化作用减小。即，当将300W或更小的相对较低的功率施加到等离子体时，相比于利用诸如500W或更大的较高功率时，较少的氮从阻挡层被去除，并被注入到下层材料中。而且，减小了氮穿透的深度。在实施例中，氮穿透的深度减小到进入下层中小于5nm，而在较高功率工艺中，氮穿透超过5nm。
在实施例中，本公开内容还针对借助于包含上述等离子体致密化工艺的工艺所形成的半导体器件。例如，该方法可以用于形成平面晶体管、非平面晶体管、用于平面晶体管和非平面晶体管两者的接触部，以及其它部件，或平面器件和非平面器件中的线型互连沟槽。半导体器件例如包括集成电路，其包括各种部件，例如晶体管、二极管、电源、电阻器、电容器、电感器、传感器、接收器、收发器、天线等；以及用于形成这种部件的构件，例如互连件、栅极、插塞等。与集成电路相关联的部件可以被安装在集成电路上或连接到集成电路。取决于与集成电路相关联的部件，集成电路是模拟或数字的，并且可以用于多种应用中，例如微工艺器、光电子器件、逻辑块、音频放大器等。集成电路于是可以用作芯片组的部分，该芯片组用于执行诸如计算机、手持设备或便携式设备之类的计算设备中的一个或多个相关功能。
图6例示了形成于半导体衬底602上的非平面三栅极晶体管600的示例。在此出于解释的目的，参考了三栅极晶体管。然而，可以类似地在平面晶体管以及非平面晶体管(包括例如包含有纳米线栅极的环栅器件架构)上执行沉积和致密化的工艺。三栅极晶体管600包括半导体衬底602，例如p掺杂的硅、锗、砷化镓、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、锑化镓以及其它III/V族或II/VI族化合物半导体。从半导体衬底凸出的是鳍状物604，其由与衬底相同的材料形成，或者可替换地，由与衬底不同的半导体材料形成。在示例中，通过图案化并且蚀刻到衬底表面中来形成鳍状物。尽管鳍状物被例示为具有三个侧面，但也可以提供其它几何结构，例如两侧面鳍状物、四侧面鳍状物、五侧面鳍状物等。厚度在1nm到100nm范围中的氧化物层606形成于衬底上方，鳍状物通过氧化物层606而延伸。在实施例中，通过将衬底暴露于经加热的富氧大气环境来生长氧化物层。在其它实施例中，利用化学气相沉积来沉积氧化物层。
通过掺杂鳍状物的区域，在栅极的任一侧上的鳍状物604的表面处形成源极608和漏极610。可以采用离子注入技术。取决于晶体管的类型，掺杂剂可以包括硼或磷，这取决于晶体管是N型晶体管还是P型晶体管。可替换地，或另外，通过去除非平面晶体管鳍状物604的部分并且以N型材料或P型材料取代该部分来形成源极区和漏极区，如同本领域技术人员会理解的。在又一其它替代方案中，通过在鳍状物604上外延生长掺杂的或未掺杂的应变层来形成源极区和漏极区。
将栅极电介质612沉积在鳍状物在栅极的区域中的暴露的侧面上方。栅极电介质612由具有大于3.9的介电常数的相对高-k电介质材料(例如，SiO2、HfO2、Al2O3、ZrO2、TiAlOx、HfAlOx、AlSiOx、HfSiOx、TaSiOx或镧系元素氧化物)形成，并且经由化学气相沉积或原子层沉积而被沉积。栅极电介质厚度在1nm到10nm范围中，包括其中的所有值和范围。
在以上实施例中，在沉积栅极电介质之前，将居间层(未示出)沉积在栅极电介质上方。居间层选自于钼、钨、钒、铌、钽、钛、锆和铪的氮化物、碳氮化物、碳氧氮化物(carboxynitride)。居间层在0.5nm到3nm范围中，包括其中的所有值和范围。
在实施例中，NMOS和PMOS功函数材料614b被沉积在鳍状物的暴露的侧面上方的栅极电介质上方。NMOS功函数材料例如包括铝、钛、碳或其组合，并且利用共形涂覆技术(例如，化学气相沉积或原子层沉积)被沉积。PMOS功函数材料例如包括氮化钛或氮化钒。此外，阻挡层616被沉积在功函数材料614上方。阻挡层616例如包括氮化钛或者双层的钛和氮化钛。当存在时，利用上述化学气相沉积或原子层沉积将钛沉积在功函数材料与氮化钛之间，其中，第一反应前驱体例如包括氯化钛。然后，根据本文所述的方法在钛层上沉积并且致密化氮化钛层。
利用气相沉积技术，使用诸如钨、氮化钛、钴或铝之类的栅极填充材料来形成栅极618。在形成钨栅极的一个实施例中，在化学气相沉积工艺中使用脉冲式乙硼烷(pulseddiborane)和六氟化钨，随后使用六氟化钨和氢气前驱体的钨生长，而形成成核层。氮化钛阻挡层保护下层钛层不受六氟化钨气体的氟组分的影响。
此外，在栅极上方沉积覆盖层622。在实施例中，覆盖层包括被沉积在栅极618上方的高-k电介质材料的覆盖层622。具有诸如(但不限于)Ru(P)、Ru(B)、TiN、TiAlN或TaN之类的密闭性导电层的另外的覆盖层624也可以应用于栅极与电介质层之间。可替换地，采用双层覆盖结构，其中，钛层626被沉积在密闭性导电层上方。同样，可以根据本文所讨论的实施例来沉积并且致密化密闭性导电层。
而且，在栅极618、功函数材料614、阻挡层616以及衬底的暴露部分上方形成电介质层630。电介质层例如由具有3.9或更小的介电常数的低k电介质形成，该低k电介质包括二氧化硅、氟掺杂的二氧化硅、碳掺杂的二氧化硅、多孔二氧化硅、聚酰亚胺、聚降冰片烯、苯并环丁烯、PTFE、氢倍半硅氧烷(HSQ)和甲基倍半硅氧烷(MSQ)。
多种技术都可以用于形成上述三栅极晶体管。例如，在一个实施例中，可以在衬底和鳍状物上方形成牺牲层。去除牺牲层的一部分以暴露鳍状物沿鳍状物长度的一部分的全部三个表面，从而在鳍状物上方形成牺牲栅极沟槽。然后可以在栅极沟槽内形成牺牲栅极，并且可以去除牺牲栅极周围的牺牲材料。然后通过在牺牲栅极和衬底上方沉积诸如氮化硅或碳化硅之类的电介质的层来形成栅极间隔物。然后，可以各向异性地蚀刻电介质层，以暴露栅极和衬底的表面，并且留下在牺牲栅极的任一侧上的电介质层，以形成栅极间隔物。然后可以通过诸如等离子体离子轰击之类的掺杂工艺在鳍状物上形成源极区和漏极区。
然后可以在栅极间隔物、牺牲栅极、鳍状物和衬底上方形成第二电介质层，并且然后对其进行平坦化以再次暴露牺牲栅极。然后可以去除牺牲栅极，以形成另一个栅极开口。栅极开口则可以衬有电介质层以及在其上的功函数材料。在功函数材料之上沉积阻挡层，其可以包括氮化钛或者双层的钛和氮化钛。此后，在栅极开口中形成栅极，然后以各种覆盖层覆盖栅极。在覆盖层上方沉积附加的电介质。如本领域技术人员会理解的，多个中间图案化、蚀刻和抛光步骤发生在以上工艺中的不同点。
除了以上之外或者可替换地，所述方法可以用于形成接触部或互连衬垫。接触部或插塞将功率和信号传输的互连件连接到晶体管的栅极、源极区和漏极区。再次参考图6中阐述的实施例，在层间电介质630中形成接触部开口640和互连沟槽。图案化并且蚀刻电介质的表面以形成沟槽，并且将接触部开口蚀刻穿过电介质630直至暴露鳍状物604的源极区或漏极区为止。在接触部开口和互连壁上沉积一个或多个阻挡层，包括钛和氮化钛双层646、648，其可以根据上述沉积和致密化方法而形成。然后可以通过诸如化学气相沉积、等离子体气相沉积或电镀之类的工艺来沉积接触部和互连件。接触部和互连金属例如可以包括铜、铝或钨。尽管未示出，但在互连件和接触部上方沉积了附加的覆盖层。
采用上述工艺，在晶体管中驱使鳍状物晶体管上小于5nm层的改进大于10％且高达30％到40％。这允许功函数金属厚度从10nm至15nm减小到4nm至5nm。另一方面，当使用本文的工艺并且保持金属厚度一致时，性能提高了30至40％。
因而，本公开内容的一个方面涉及一种在半导体器件上形成阻挡层的方法。该方法包括将衬底置于反应腔室中，并且在衬底上方沉积阻挡层。阻挡层包括金属和非金属，阻挡层具有4nm或更小的已沉积厚度(as-deposited thickness)。方法还包括通过邻近所述阻挡层由气体形成等离子体来使阻挡层致密化，以及减小阻挡层的厚度并且增大阻挡层的密度。在实施例中，在致密化期间以350kHz到40MHz的频率将300瓦特或更小的功率施加到等离子体。
在以上实施例中，方法还包括在沉积所述阻挡层之前沉积金属层，以及在所述金属层上方沉积阻挡层。在示例中，金属层包括钛，阻挡层包括氮化钛。另外，在以上实施例中的任意一个实施例中，方法还包括在阻挡层上方沉积金属层。例如，金属层包括钨或铜，其中，金属例如可以形成接触部或互连件。此外，在以上实施例中的任意一个实施例中，方法还包括在衬底与阻挡层之间沉积高-k电介质层。
在以上实施例中的任意一个实施例中，通过将一种或多种反应气体前驱体提供给反应腔室来沉积阻挡层。在以上具体实施例中，反应气体前驱体包括四(二甲基氨基)钛，阻挡层包括钛、氮和碳。在示例中，沉积的阻挡层包括处于阻挡层的总原子百分比的1-30原子百分比的范围内的碳、处于阻挡层的总原子百分比的20-80原子百分比的范围内的钛、以及处于阻挡层的总原子百分比的20-80原子百分比的范围内的氮化钛。另外，在以上实施例中的任意一个实施例中，在使阻挡层致密化的同时，在325℃到450℃范围中的温度下对衬底进行加热。
在相关方面，本公开内容涉及一种在半导体器件上形成阻挡层的方法。方法包括将衬底置于反应腔室中，在衬底上沉积钛层，在钛层上方沉积氮化钛阻挡层，通过由被提供给反应腔室的气体形成等离子体来使阻挡层致密化，以及减小阻挡层的厚度并且增大阻挡层的密度。在这个方法中，将氮化钛阻挡层沉积为4nm或更小的厚度，并且在使阻挡层致密化的过程中以350kHz到40MHz范围中的频率将300瓦特或更小的功率施加到等离子体。
在以上实施例中，使用四(二甲基氨基)钛前驱体沉积氮化钛层。在这种实施例中，沉积的阻挡层包括处于阻挡层的总原子百分比的1-30原子百分比的范围内的碳、处于阻挡层的总原子百分比的20-80原子百分比的范围内的钛、以及处于阻挡层的总原子百分比的20-80原子百分比的范围内的氮化钛。而且，在以上实施例中的任意一个实施例中，在使阻挡层致密化之后，氮穿透至钛层中达小于5nm的深度。
在以上实施例中的任意一个实施例中，方法还包括在氮化钛阻挡层上方沉积金属，其中，金属是钨。另外，在以上实施例中的任意一个实施例中，方法还包括在氮化钛阻挡层上方沉积金属，其中金属包括铜。除此之外或者可替换地，方法包括在氮化钛阻挡层上方沉积接触部金属，其中，衬底是层间电介质。
在以上实施例中的任意一个实施例中，衬底包括从衬底凸出的鳍状物。
在其它方面，本公开内容涉及根据上述方法形成的半导体器件。在实施例中，半导体器件包括诸如晶体管、接触部或互连件之类的构件。在以上实施例中的任意一个实施例中，构件包括在5nm到30nm范围中的临界尺寸，优选地在5nm到22nm范围中，更优选地在5nm到14nm范围中。此外，在以上实施例中的任意一个实施例中，在到硅分界面或栅极金属叠置体中的接触部金属处使用阻挡层。除此之外或可替换地，在以上实施例中的任意一个实施例中，将阻挡层用作覆盖层。因此，在实施例中，将金属层布置在衬底与阻挡层之间。另外或可替换地，将金属层布置在阻挡层上，形成栅极或接触部。在又一方面，本公开内容涉及根据上述方法形成的包括这种半导体器件的集成电路。
出于说明的目的，给出了对若干方法和实施例的前述说明。其并非旨在为详尽的或者将权利要求限于所公开的准确步骤和/或形式，并且显而易见的是，根据以上教导许多修改和变型都是可能的。旨在于由所附权利要求书来限定本发明的范围。

Claims (23)

1.一种在半导体器件上形成阻挡层的方法，包括：
将衬底置于反应腔室中；
在所述衬底上方沉积功函数金属；
在所述功函数金属上沉积阻挡层，其中，所述阻挡层包括金属和非金属，并且所述阻挡层具有4nm或更小的已沉积厚度；
通过由被提供给所述反应腔室的气体形成等离子体来使所述阻挡层致密化，其中，以350kHz到40MHz的频率将250瓦特或更小的功率施加到所述等离子体，其中，沉积阻挡层和使所述阻挡层致密化包括重复沉积阻挡材料以及使阻挡材料致密化的工艺直到达到期望的膜厚度，并且其中，对于每一次循环，调整工艺参数以实现具有不同特性的涂覆层；
将所述阻挡层的厚度减小到在所述已沉积厚度的50％到95％范围中的厚度；以及
在所述阻挡层上方沉积金属层。
2.根据权利要求1所述的方法，还包括在沉积所述阻挡层之前沉积金属层。
3.根据权利要求2所述的方法，其中，所述金属层包括钛，并且所述阻挡层包括氮化钛。
4.根据权利要求1所述的方法，其中，通过将一种或多种反应气体前驱体提供给所述反应腔室来沉积所述阻挡层。
5.根据权利要求4所述的方法，其中，所述反应气体前驱体包括四(二甲基氨基)钛。
6.根据权利要求5所述的方法，其中，所述阻挡层包括钛、氮和碳。
7.根据权利要求5所述的方法，其中，所述阻挡层包括处于所述阻挡层的总原子百分比的1-30原子百分比的范围内的碳、处于所述阻挡层的总原子百分比的20-80原子百分比的范围内的钛、以及处于所述阻挡层的总原子百分比的20-80原子百分比的范围内的氮化钛。
8.根据权利要求1所述的方法，其中，在使所述阻挡层致密化的同时，以325℃到450℃范围中的温度对所述衬底进行加热。
9.根据权利要求1所述的方法，还包括在所述阻挡层上方沉积金属层。
10.根据权利要求9所述的方法，其中，所述金属层包括钨。
11.根据权利要求9所述的方法，其中，所述金属层包括铜。
12.根据权利要求9所述的方法，还包括在所述衬底与所述阻挡层之间沉积高-k电介质层。
13.一种在半导体器件上形成阻挡层的方法，包括：
将衬底置于反应腔室中；
在所述衬底上方沉积功函数金属；
在所述功函数金属上沉积钛层；
在所述钛层上方沉积氮化钛阻挡层，其中，将所述氮化钛阻挡层沉积为4nm或更小的厚度；
通过由被提供给所述反应腔室的气体形成等离子体来使所述阻挡层致密化，其中，以350kHz到40MHz范围中的频率将250瓦特或更小的功率施加到所述等离子体，其中，沉积氮化钛阻挡层和使所述阻挡层致密化包括重复沉积阻挡材料以及使阻挡材料致密化的工艺直到达到期望的膜厚度，并且其中，对于每一次循环，调整工艺参数以实现具有不同特性的涂覆层；以及
减小所述阻挡层的厚度，并且增大所述阻挡层的密度；以及
在所述钛层上方沉积金属层。
14.根据权利要求13所述的方法，其中，使用四(二甲基氨基)钛前驱体来沉积所述氮化钛层。
15.根据权利要求13所述的方法，其中，所述阻挡层包括处于所述阻挡层的总原子百分比的1-30原子百分比的范围内的碳、处于所述阻挡层的总原子百分比的20-80原子百分比的范围内的钛、以及处于所述阻挡层的总原子百分比的20-80原子百分比的范围内的氮化钛。
16.根据权利要求13所述的方法，其中，在使所述阻挡层致密化之后，氮穿透至所述钛层中达小于5nm的深度。
17.根据权利要求13所述的方法，其中，所述衬底包括从所述衬底凸出的鳍状物。
18.根据权利要求13所述的方法，还包括在所述氮化钛阻挡层上方沉积金属，其中，所述金属是钨。
19.根据权利要求13所述的方法，还包括在所述氮化钛阻挡层上方沉积金属，其中，所述金属包括铜。
20.一种根据权利要求1所述的方法形成的半导体器件，其中，所述半导体器件包括：
衬底，其中，所述衬底包括具有在5nm到30nm范围中的临界尺寸的构件；以及
阻挡层，所述阻挡层被布置在所述衬底上，其中，所述阻挡层具有2nm或更小的厚度。
21.根据权利要求20所述的半导体器件，还包括接触部金属，所述接触部金属被布置在所述阻挡层上。
22.根据权利要求20所述的半导体器件，还包括栅极金属，所述栅极金属被布置在所述阻挡层上。
23.一种根据权利要求13所述的方法形成的半导体器件，包括：
衬底，其中，所述衬底包括具有在5nm到30nm范围中的临界尺寸的构件；以及
钛层，所述钛层被布置在所述衬底上；以及
氮化钛阻挡层，所述氮化钛阻挡层被布置在所述衬底上，其中，所述阻挡层具有2nm或更小的厚度。
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