TWI609282B

TWI609282B - 用於低功率設計之階層式功率地圖

Info

Publication number: TWI609282B
Application number: TW102147066A
Authority: TW
Inventors: 徐志能; 林怡良; 馮文旗
Original assignee: 新思科技股份有限公司
Priority date: 2012-12-18
Filing date: 2013-12-18
Publication date: 2017-12-21
Also published as: JP2016502206A; DE112013006048T5; KR101769693B1; KR20150135204A; JP6236589B2; WO2014100246A1; TW201428522A

Description

用於低功率設計之階層式功率地圖

相關申請案之交叉參考

本申請案主張於2012年12月18日提出申請且標題為「Hierarchical power map for low power design」之美國專利申請案第13/718,979號之優先權，該美國專利申請案第13/718,979號係於2011年6月13日提出申請且標題為「Hierarchical power map for low power design」之美國申請案第13/158,471號之一部分接續申請案，該美國申請案第13/158,471號主張於2010年6月24日提出申請且標題為「Method and system for displaying IC design intent with power domain intent」之美國臨時申請案第61/358,002號之優先權之權利，所有該等申請案之內容以全文引用的方式併入本文中。

本發明係關於一種用於除錯低功率積體電路(IC)設計之電腦實施方法，且特定言之，係關於一種用於創建一積體圖形使用者介面以除錯該IC設計且提供其功率使用方式之一地圖之方法。

行動及消費性電子裝置(例如，個人行動電腦、MP3音訊播放器、筆記型電腦及數位相機)在廣泛使用中。朝向在愈來愈薄及愈來愈輕之產品中之低功率消耗之驅動需要在一IC上整合數個組件。舉例言之，隨著更多電路整合於一系統單晶片(SoC)IC上以在低功率下執行愈來愈複雜之功能，IC變得更難除錯。在許多低功率設計中，一電路經劃分為許多部分(稱作功率域)，各部分可與一電源供應器相關聯。一功率域係可共用相同功率分佈網路(電壓)之例項、接針及埠之一集合。某些功率域可藉由一功率開關開啟或關閉。功率開關用於關閉設計之未使用部分以節省功率消耗。

一隔離單元用於隔離兩個功率域(其中一者開啟且一者關閉)之間之信號。此等單元用於隔離源自關閉之一功率域中之信號。一隔離單元確保當一功率域關閉時，其輸出具有一預定義或經鎖存值，因此使其他主動域不受影響。

一位準偏移器通常需要跨越不同功率域將一個電壓位準改變至另一電壓位準。因此，一低功率SoC IC(除數個數位電路以外)經常包含具有大量功率組件之功率網路電路。

參考圖1，一數位電路設計習知地以硬體描述語言(HDL)(例如Verilog碼)實施。術語「功率規格」在本文中定義為對一電路設計之功率意向(意向功率行為)之描述。為了實施低功率網路，以例如Cadence共同功率格式(CPF)或統一功率格式(UPF)之一功率格式規定之功率描述2通常用於擷取功率資訊以使得允許設計者在不修改Verilog碼1情況下在一分開檔案中實施低功率網路設計。功率格式描述用於設計實施方案、分析及確認之低功率意向。

為了規定低功率設計約束以最小化能量消耗，一電源供應器網路經規定以控制功率分佈。使用UPF，可規定一抽象層級之網路。此一網路包含：供應埠、供應網、功率開關，且該網路係對晶片之功率態樣之電網路之一高階抽象。供應埠提供供應介面至功率域及開關，而供應網連接供應埠。由於供應網路經規定與邏輯設計隔開，因此邏輯設計規格保持獨立於電源供應器網路規格。

由於傳統硬體描述語言(HDL)不適於規定功率設計資訊，因此一功率格式(例如，UPF)提供不改變現有HDL碼之一格式。舉例言之，UPF提供一命令(create_power_domain)以創建一功率域及分組與該功率域相關聯之設計例項。其他功率組件(例如功率開關、隔離單元及位準偏移器)可藉由使用由功率格式定義之對應命令創建。

一旦考量基於功率格式之Verilog設計及功率設計，IC設計可經分析及除錯。然而，在一習知電路設計檔案與功率網路設計分開之程度上，除錯一電路需要一設計者建立此兩個檔案之間之一關係。

此外，電路設計者主要集中於電路設計之功能性及基於設計之功能及邏輯視圖創建階層。然而，功率設計者偏好使設計階層處於可藉由在功率網路設計內具有大量功率域之一功率格式定義之一實體形式。因此，若低功率網路設計在頂层级中未被檢視到且不與功率設計者互動，則設計者除錯整個晶片係低效率的且易出錯誤。繼續存在對用以設計低功率電路之一更高效且可靠技術之一需求。

根據本發明之實施例，功率資訊顯示於一圖形視窗(稱作一功率地圖)中以幫助使用者快速理解功率結構及功率網路設計與電路設計之間之關係以實現簡單除錯。該功率地圖包含：功率域、隔離單元、位準偏移器、功率開關及電源供應器。

本發明之一項實施例提供用於產生及顯示一功率地圖之一電腦實施方法，該功率地圖係用以展示基於以頂层级中之一功率格式定義之低功率資訊之低功率網路設計的一圖形視窗中之一功率示意圖，以允許設計者除錯該低功率網路設計及其相關聯電路設計，其中該功率地圖包括表示功率域且鏈接至電路設計相關聯部分之複數個功率域符號。

本發明中之一項實施例係提供藉由以下步驟產生及顯示一功率地圖之一方法。首先，將原始電路設計HDL碼(其係某些文字檔案)變換為實質上係稱為電路設計階層之階層結構之內部結構且儲存於藉由一HDL剖析器產生之一知識資料庫中，且該知識資料庫之原始電路設計階層經重組為藉由功率規格定義之新階層。在新階層中，共用相同功率域之例項組成一起。此後，將稱為功率域電路設計階層之新階層儲存於一功率資料庫中。最後，自該功率資料庫建立功率地圖；該功率地圖亦可顯示針對連接功率域之彼等不適當處理信號之功率規格與電路設計之間之不匹配或錯誤。

本發明揭示功率地圖包括低功率符號(例如，功率域符號、隔離單元、位準偏移器單元及功率開關單元)。此外，該功率地圖結合一模擬結果一起使用以提供除錯資訊給設計者(例如，顯示在一特定模擬時間對功率地圖中之信號之模擬結果之當前值或藉由將功率地圖中之選定信號拖拽及下降至一波形視窗中以在該波形視窗中顯示針對一模擬時間期間之模擬結果之波形)。此外，該功率地圖亦提供偵測未藉由隔離連接及位準偏移器連接覆蓋之HDL信號之一方法，且當功率地圖創建時自動調用此功能。

在一圖形視窗中顯示之功率地圖之一特徵係其提供某些主動注解以容易與使用者通信及互動。因此，使使用者在一互動介面中除錯功率網路連同數位電路設計係更具使用者親和性。

本發明之另一目標係提供以對功率域之一階層表示在一圖形視窗中顯示低功率資訊以提供檢視功率域當中之親子關係之一直觀方式之一解決方案。

本發明中之一項實施例係提供產生及顯示具有一階層表示之功率地圖之一方法，其中該功率地圖包括複數個功率域且該複數個功率域中之各者與屬於功率域之電路設計之部分相關聯，其中該複數個功率域分組為具有用以指示複數個功率域當中之邊界及親子關係之一表示之複數個組功率域。為了呈現一階層式功率地圖，需要至少一組功率域含有至少兩個功率域(其中存在一母功率域及在該母功率域內部之至少一子功率域)，其中各功率域與用於控制該功率域之一對應功率控制相關聯，且該功率控制之狀態顯示於該功率地圖上。

功率地圖之一項實施例經產生以用於除錯具有不同操作模式之一IC設計，其中該功率地圖包括用以設定及顯示該IC設計之當前模式之一符記。一旦當前模式改變為一新模式，該功率地圖之功率域將如低功率規格中規定在該IC設計之新模式下重新顯示。

針對本發明實施之之細節技術及以上較佳實施例在以下段落中隨附附屬圖式描述以使熟習此項技術者良好瞭解本發明之特徵。

1‧‧‧Verilog碼

2‧‧‧功率描述

9‧‧‧訊框

10‧‧‧新階層

11‧‧‧原始電路設計階層

12‧‧‧功率地圖

13‧‧‧功率域符號

14‧‧‧功率域符號

15‧‧‧功率域符號

16‧‧‧隔離單元

17‧‧‧位準偏移器單元

18‧‧‧功率開關單元

19a‧‧‧電源供應器

19b‧‧‧接地

20‧‧‧隔離網

21‧‧‧隔離條件網

22a‧‧‧向上箭頭/觸發狀態符號

22b‧‧‧向下箭頭/觸發狀態符號

23‧‧‧位準偏移器網

24‧‧‧功率開關網

25‧‧‧條件值

26‧‧‧條件接針

27‧‧‧標記「iso」

28‧‧‧標記「lvs」

29‧‧‧信號值清單視窗

30‧‧‧波形視窗

700‧‧‧功率地圖頂層級

701‧‧‧第一功率控制

702‧‧‧功率域PD_ALUB之功率控制

703‧‧‧功率域PD_CCU之功率控制

704‧‧‧功率域PD_PCU之功率控制

705‧‧‧功率域PD_FSM之功率控制

706‧‧‧功率域PD_RAM之功率控制

708‧‧‧mode_1

710‧‧‧功率域PD_CPU

711‧‧‧功率域PD_ALUB

712‧‧‧功率域PD_PCU

713‧‧‧功率域PD_CCU

714‧‧‧功率域PD_alu

721‧‧‧功率域PD_FSM

731‧‧‧功率域PD_RAM/功率域PD_CPU與功率域PD_FSM之間之連接

732‧‧‧功率域PD_ALUB與功率域PD_FSM之間之連接

733‧‧‧功率域PD_PCU與功率域PD_CCU之間之連接

734‧‧‧功率域PD_alu與功率域PD_CCU之間之連接

751‧‧‧隔離單元

752‧‧‧隔離單元

753‧‧‧隔離單元

754‧‧‧隔離單元

756‧‧‧隔離單元

本發明之上述態樣及許多隨附優勢將變得更易於瞭解且當結合隨附圖式參考下列詳細描述時更好理解本發明之上述態樣及許多隨附優勢，其中：圖1圖解說明一習知低功率數位電路設計方法；圖2係根據本發明之一項實施例之經執行以創建一功率地圖之一步驟流程圖；圖3圖解說明根據本發明之一項實施例之藉由在重組原始電路設計階層後之功率規格定義之一階層電路設計；圖4A係根據本發明之一項實施例之展示一功率地圖之一示意圖；圖4B係根據本發明之一項實施例之展示一隔離規則之一示意圖；圖4C係根據本發明之一項實施例之展示一位準偏移器規則之一示意圖；圖4D係根據本發明之一項實施例之展示一功率開關規則之一示意圖；圖5係根據本發明之一實施例之一信號值清單視窗；圖6係根據本發明之一實施例之一波形視窗；圖7根據本發明之一項實施例圖解說明藉由根據功率域當中之功率控制及親子關係分組一電路設計之功率域之一功率地圖之一階層表示；圖8係根據本發明之一項實施例之在創建一功率地圖之一階層表示中執行之一步驟流程圖。

圖2係根據本發明之一項實施例之創建一積體電路(IC)之一功率地圖之一流程圖。在3處，原始基於文字之電路設計HDL碼經剖析及變換為一內部結構且儲存於一知識資料庫中。該知識資料庫(其可藉由一HDL剖析器產生)係該電路設計之一內部電腦可讀資料結構(其可具有一階層或一扁平化結構)，且可藉由軟體操縱或控制。在4處，以CPF或UPF規定之功率設計藉由一CPF或UPF剖析器剖析及變換為內部結構。接著，將知識資料庫中之原始電路設計階層重組為藉由具有大量功率域之功率規格定義之新設計階層。在該等新階層中，共用相同功率域之例項經分組在一起。應理解，原始設計不限於階層或扁平化設計。若原始電路設計係扁平化的且儲存於知識資料庫中，則其可分割為複數個功率域。在5處，將新設計階層儲存於一功率資料庫中且變換為一內部結構(其係電路設計及功率設計之一電腦可讀資料結構)。該功率資料庫可藉由軟體操縱、控制或修改。

在6處，基於功率資料庫創建功率地圖且經由一使用者親和性GUI(圖形使用者介面)視窗加以顯示。該功率地圖可包含許多物件(例如，下文詳細描述之功率域符號及隔離單元)。若一功率地圖中之一功率域(例如)藉由使用者點擊在使用者親和性GUI窗中調用，則與功率域相關聯之電路設計經調用。因此，以功率網路設計及相關HDL碼除錯整個晶片比習知技術更高效且更簡單。

在7處，可執行靜態檢查以識別針對連接功率域之不適當處理信號之功率規格與電路設計之間之不匹配或錯誤。如在8處圖解說明，可藉由注解(例如，點線、符號或彩色醒目提示)將此等不匹配或錯誤展示給使用者。

參考圖3，訊框9展示一功率地圖，其中HDL之原始電路設計階層11重組為藉由一功率規格定義且具有大量功率域之新階層10。各功率域包含來自共用相同功率域之電路設計之大量例項。原始設計階層11具有含有大量例項(包含具有PD_contorl_1、PD_contorl_2及PD_contorl_3三個例項之一模組功率控制)之一頂層級。在功率地圖之重組之後，創建稱作PM_top之一頂層級。例項PD_contorl_1與功率域PD1相關聯且定位於功率域PD1下，例項PD_contorl_2與功率域PD2相關聯且定位於功率域PD2下，例項PD_contorl_3與功率域PD3相關聯且定位於功率域PD3下。

在新階層藉由具有大量功率域之功率規格定義後，其可儲存於一功率資料庫中(其係整合有電路設計及功率網路設計資訊之一內部電腦可讀資料結構)。該功率資料庫可藉由軟體操總或控制。

在產生功率資料庫之後，功率地圖可用於顯示功率網路設計(如圖4A中展示)。功率地圖12展示為包含：連接至接地19b、至少一個隔離單元16、至少一個位準偏移器單元17、至少一個功率開關單元18及至少一個電源供應器19a之大量功率域符號13、14及15。

表示一隔離命令之一隔離單元16包含用於與功率域連接之大量隔離網20，且一隔離條件網21呈現隔離條件表示式。隔離單元16展示為顯示定位於隔離單元16之左頂上之一觸發狀態符號。若相關聯條件之值係「1」，則該觸發狀態成功且該觸發狀態符號顯示一向上箭頭22a，否則該觸發狀態符號顯示一向下箭頭22b。

表示一位準偏移器命令之一位準偏移器單元17可包含與功率域連接之大量位準偏移器網23。

表示一功率開關之一功率開關單元18可包含用於與一電源供應器19a(或與一或多個功率域，或與其他功率開關單元)連接之大量功率開關網24。此外，功率開關單元18亦包含一條件接針26。當一使用者開啟主動注解時，條件值25經注解於條件接針26上。該主動注解提供與功率地圖之互動及容易通信。該主動注解可藉由一「主動注解機制」開啟。舉例言之，其可藉由點擊一經醒目提示圖符或一符號，或藉由使用一滑鼠按鈕選擇一項目以在條件接針26上注解條件值25來開啟。

此外，在一項實施例中，功率地圖使用具有標記「iso」27之一紅色點線來顯示不具有適當隔離之一信號，及具有標記「lvs」28之一紅色點線來顯示不具有位準偏移器之一信號。

在一功率地圖中使用之各功率組件之規則如下。

隔離規則(CPF/UPF)

參考圖4B，功率地圖使用隔離單元16來表示在一功率規格中之隔離命令。隔離單元16包含呈現隔離條件表示式之一隔離條件網21。隔離單元16顯示在隔離單元之左頂上之一隔離觸發狀態符號。若相關聯條件之值係「1」，則該觸發狀態成功且該觸發狀態符號顯示一向上箭頭，否則該觸發狀態顯示一向下箭頭。

位準偏移器規則(CPF/UPF)

參考圖4C，功率地圖使用位準偏移器單元17來表示一位準偏移器命令。

功率開關(CPF/UPF)

參考圖4D，功率地圖使用功率開關單元18來表示功率開關，藉此當一使用者開啟主動註解(例如，藉由點擊功率開關單元18)時在條件接針26上展示功率開關條件值25。

未覆蓋連接

連接功率域但並非由功率規格中之隔離規則及/或位準偏移器規則規定之一信號連接稱為未覆蓋連接。參考圖4A，功率地圖12提供偵測未由隔離規則或位準偏移器規則適當覆蓋之HDL信號之一方法，藉此當創建功率地圖12時自動調用此功能。在一項實施例中，功率地圖12使用具有符記「iso」27之一紅色點線來顯示不具有適當隔離之一信號，及具有符記「lvs」28之一紅色點線來顯示不具有一位準偏移器之一信號。

在功率地圖產生之後，可執行靜態檢查以偵測功率規格與電路設計之間之全部不匹配或錯誤以通知使用者此等不匹配或錯誤發生之位置。不匹配或錯誤可以許多方式發生。舉例言之，連接性在隔離/位準偏移器單元連接中可為錯誤的；控制信號在連接至一功率開關之功率控制信號中可遺失或不匹配；隔離單元可歸因於不匹配或遺失控制信號而係無用的，或歸因於用於連接至功率域之網之遺失隔離及/或位準偏移器單元可存在不適當覆蓋隔離連接或不適當覆蓋位準偏移器連接。此外，為了確保其之間具有HDL信號之兩個功率域之間存在隔離及位準偏移器連接二者，功率地圖可在其間創建虛擬網(本文中替代性地稱作虛擬功率規則網)以警示設計者。舉例言之，若兩個功率域在其之間不具有隔離及/或位準偏移器連接，則功率地圖將在其之間創建一虛擬位準偏移器功率規則網及/或一虛擬隔離功率規則網。兩個虛擬功率規則網中之各者之影響信號皆為兩個功率域之間之HDL信號。

參考圖4A，可調用各功率域符號以鏈接至與該功率域相關聯之電路設計之部分。在一項實施例中，當一使用者藉由點擊功率域符號13而調用其時，可調用與該功率域相關聯之電路設計之部分以允許該使用者檢視該電路設計以便除錯包含功率網路設計及原始HDL碼之整個晶片。

功率地圖經進一步調適以顯示在任何模擬時間處之經模擬信號之當前值。在一項實施例中，功率地圖包含一信號值清單視窗29(如圖5中展示)以使除錯更容易。當一使用者開啟主動注解(例如，藉由點擊一經醒目提示圖符或一符號或藉由使用一滑鼠選擇一項目)時，信號值清單視窗29將顯示針對彼特定模擬時間之功率地圖中之對應模擬信號值。此外，在一項實施例中，當一使用者拖拽及下降功率地圖中之選定信號時，使用一波形視窗30之功率地圖(如圖6中展示)顯示模擬波形(針對任何模擬週期)。舉例言之，當一使用者拖拽一隔離單元且下降其於波形視窗30中時，連接隔離位準之網(且視為變數(VB))自動附加至波形視窗30，因此導致針對一模擬時間週期自動顯示其波形(如圖6中展示)。同樣地，功率組件(例如，功率域，PD)信號之波形亦可顯示於波形視窗30中。在又另一實施例中，當一使用者在波形視窗30中移動游標至一特定模擬時間時，功率地圖中之網經注解有在彼特定時間處之其相關聯信號之值。因此，根據本發明之實施例，除錯一功率網路及數位電路設計之程序比習知技術更容易及更高效。

圖7展示一階層式功率地圖，其中電路設計之功率域根據包含功率域邊界之一表示以及在功率域內之親子關係之一規格分組。各功率地圖與用於控制彼功率域之一功率控制相關聯。如自圖7所見，名為PD_TOP 700之功率地圖之頂層級展示為包含三組母功率域(即PD_CPU 710、PD_FSM 721及PD_RAM 731)。功率域PD_CPU 710展示為包含在表示母功率域PD_TOP 700之一矩形內部之三個子功率域(即PD_ALUB 711、PD_PCU 712及PD_CCU 713)。在PD_ALUB 711內，展示一個功率域PD_alu 714，因此指示母功率域PD_ALUB 711與子功率域PD_alu 714之間存在一親子關係。儘管圖7展示功率地圖之階層之三個層級，然應理解，功率地圖階層可含有許多更多層級。該頂層級階層亦經展示為包含一第二功率域組PD_FSM 721及一第三功率域組PD_RAM 731。在功率域PD_FSM 721或PD_RAM 731內未展示任何子功率域。為了呈現一階層式功率地圖，至少一組功率域含有至少兩個功率域(即一母功率域及在該母功率域內部之至少一個子功率域)。各功率域與用於控制彼功率域之一對應功率控制相關聯。該功率控制之狀態顯示於該功率地圖上。一母功率域之功率控制亦可用於控制其子功率域。舉例言之，在一項實施例中，一旦一母功率域之功率關閉，在該母功率域內部之全部子功率域亦將關閉。然而，若該母功率域之功率開啟，則各子功率域可自動開啟或經受與該子功率域相關聯之一額外局部功率控制(若需要)。

第一組功率域PD_CPU 710之第一功率控制701之一狀態沿著第一矩形顯示。舉例言之，第一功率控制PD_CPU 701之狀態展示該第一組功率域以1.2V之一電壓位準開啟(ON)。同樣地，功率域PD_ALUB 711、PD_PCU 712、PD_CCU 713、PD_FSM 721及PD_RAM 731之功率控制之狀態分別顯示為702、704、703、705及706。在另一實例中，功率域PD_FSM 721之功率控制705之狀態展示PD_FSM 721之功率自開啟(ON)改變至關閉(OFF)。功率域PD_RAM 731之功率控制706之狀態展示PD_RAM 731之功率以0.8V之一電壓位準開啟(ON)。為了幫助除錯一電路，亦可執行靜態檢查以識別針對連接功率域之不適當處理信號之功率規格及電路設計之間之不匹配或錯誤。可藉由一或多個注解(例如，如圖7中圖解說明之點線、符號或彩色醒目提示)將此等不匹配或錯誤展示給使用者。功率域或不具有隔離或位準偏移器單元之功率域之階層區塊之間之連接可用點線加以醒目提示(例如，功率域PD_CPU 710與PD_FSM 721之間之連接731、功率域PD_ALUB 711與PD_FSM 721之間之連接732、功率域PD_alu 714與PD_CCU 713之間之連接734及功率域PD_PCU 712與PD_CCU 713之間之一連接733)。

隔離單元754經展示為將功率域PD_ALUB 711連接至PD_FSM 721，且具有邏輯「高」之一箝位值。同樣地，隔離單元755展示為將功率域PD_alu 714連接至PD_FSM 721，且具有邏輯「高」之一箝位值。隔離單元756展示為將功率域PD_ALUB 711連接至PD_RAM 731。然而，在功率地圖中不定義且不展示隔離單元756之箝位值。同樣地，在圖7中不定義且不展示隔離單元751、752及753之箝位值。因此，可在一階層式功率地圖中檢視在功率域當中之條件或錯誤以幫助除錯IC設計。

針對具有多個操作模式之電路，為避免全部操作模式混合至可使檢視複雜且除錯困難之一單一功率地圖中，各操作模式可具有其自身之功率地圖。因此，針對各模式，可獨立產生及顯示一對應階層式功率地圖。舉例言之，如圖7中展示，當前操作模式作為mode_1 708顯示於功率地圖之頂層級上。

在一項實施例中，根據本發明之創建功率地圖之電腦實施方法如下。如圖8中展示，在760處，原始基於文字電路設計HDL碼經剖析及變換為內部結構且儲存於一知識資料庫中。該知識資料庫(其可藉由一HDL剖析器產生)係該電路設計之一內部電腦可讀資料結構且可藉由軟體來容易操縱或控制。該知識資料庫大體上係階層式但可具有一扁平化結構。在761處，以CPF或UPF規定之功率設計藉由一CPF或UPF剖析器來剖析及變換為內部結構。此後，該知識資料庫中之原始電路設計階層重組為藉由具有大量功率域之功率規格定義之功率域階層。在762處，功率域階層儲存於一功率資料庫中且變換為一內部結構(其係電路設計及功率設計之一電腦可讀資料結構且其可藉由軟體控制)。在763處，根據功率資料庫之功率域階層創建功率地圖且將其顯示於一GUI視窗中。該功率地圖包含大量功率域(其各者與電路之一部分相關聯)。該功率地圖包含指示功率域(其中該等功率域中之至少一者含有至少一個子功率域)當中之邊界及親子關係之一第一表示。各功率域具有用於控制功率域之一功率控制，其中該功率控制之狀態顯示於功率地圖上。一母功率域之功率控制亦可用於控制其子功率域。舉例言之，在一項實施例中，一旦一母功率域之功率關閉，在該母功率域內部之全部子功率域亦可關閉。然而，若該母功率域之功率開啟，則各子功率域可自動開啟或經受與該子功率域相關聯之一額外局部功率控制(若需要)。

在764處，可執行靜態檢查以偵測針對連接功率域之不適當處理信號之功率規格與電路設計之間之不匹配或錯誤。如在765處圖解說明，可藉由一或多個注解(例如，點線、符號或彩色醒目提示)將此等不匹配或錯誤顯示給使用者。

本發明之上述實施例係說明性且非限制性的。其他添加、減去或修改鑒於本發明係明顯的且意欲歸屬於附屬申請專利範圍之範疇內。