KR101769693B1 - 로우 파워 디자인을 위한 계층적 파워 맵 - Google Patents

Abstract

IC 디자인과 연관되는 파워 정보가 파워 맵을 이용하여 그래픽적이고 계층적으로 디스플레이되고, 이에 따라 IC의 다양한 파워 도메인 사이의 파워 분배 및 파워 도메인 내의 패런트--일드 관계를 기술하는 직관적인 방법을 제공한다. 각각의 파워 도메인은 파워 도메인을 제어하는 파워 컨트롤과 연관된다. 각각의 파워 도메인의 파워 컨트롤의 상태는 파워 맵에 디스플레이된다. 파워 맵은 다른 동작 모드 하에서 IC 디자인이 디버깅될 수 있도록 하기 위해 IC 디자인의 현재 동작 모드를 설정하고 디스플레이하는 토큰을 포함할 수 있다.

Description

로우 파워 디자인을 위한 계층적 파워 맵{HIERARCHICAL POWER MAP FOR LOW POWER DESIGN}

본 출원은 2012년 12월 18일에 제출된 미국 특허 제13/718,979 호, "로우 파워 디자인을 위한 계층적 파워 맵(Hierarchical power map for low power design)"에 우선권을 청구하고, 이는 2011년 6월 13일에 제출된 미국 특허 제13/158,471 호, "로우 파워 디자인을 위한 계층적 파워 맵(Hierarchical power map for low power design)"의 연속적인 부분이고, 이는 2010년 5월 24일에 제출된 미국 가출원 제61/358,002 호, "파워 도메인 인텐트를 가진 IC 디자인 인텐트 디스플레이를 위한 방법 및 시스템(Method and system for displaying IC design intent with power domain intent)"의 우선권을 청구하고, 그 전체를 본서에 참조로 통합한다.

본 발명은 로우 파워 IC(integrated circuit) 디자인을 디버깅하는 컴퓨터 관련 방법에 연관되고, 더 상세하게는 파워 취급의 맵을 제공하고 IC 디자인을 디버그하기 위한 집적 그래픽 사용자 인터페이스를 생성하는 방법에 연관된다.

개인용 모바일 컴퓨터, MP3 오디어 플레이어, 노트북 및 디지털 카메라 같은 모바일 및 컨슈머 전자 장치는 널리 이용되고 있다. 점점 더 얇아지고 가벼워지는 제품들에서 로우 파워 소비를 향한 노력은 IC에서 많은 구성 성분의 집적을 요구한다. 예를 들어, 더 많은 회로가 로우 파워에서 더 복잡한 기능을 수행하기 위해 SoC(system-on-chip) 위에 집적될수록 IC는 디버그하기 더 어려워진다. 많은 로우 파워 디자인에서, 회로는 많은 파트로 나눠져서 파워 도메인으로 참조되고, 각각의 파트는 파워 서플라이와 연관될 수 있다. 파워 도메인은 동일한 파워 분배 네트워크 (전압)을 공유할 수 있는 인스턴스, 핀 및 포트들의 집합이다. 일부 파워 도메인은 파워 스위치에 의해 켜지거나 꺼질 수 있다. 파워 스위치는 파워 소비를 절약하기 위해 디자인의 이용하지 않는 부분을 끄기 위해 이용될 수 있다.

격리 셀은 한 곳은 켜져 있고 한 곳은 꺼져 있는 두 개의 파워 도메인 사이에서 신호를 격리하기 위해 이용된다. 이런 셀은 꺼져 있는 파워 도메인에서 생성되는 신호를 격리시키기 위해 이용된다. 격리 셀은 파워 도메인이 꺼져 있는 경우에 미리 정해지거나 래치된(latched) 값들을 가질 수 있도록 하고, 이에 따라 다른 활성화 도메인이 영향을 받지 않고 유지된다.

레벨 쉬프터는 다른 파워 도메인을 가로질러서 하나의 전압 레벨을 다른 전압 레벨로 변화시키기 위해 전형적으로 필요하다. 따라서, 많은 디지털 회로 외에 로우 파워 SoC IC는 종종 다수의 파워 구성요소를 가진 파워 네트워크 회로망을 포함한다.

도 1을 참조하면, 디지털 회로 디자인은 전통적으로 베릴로그(Verilog) 코드 1과 같은 HDL(hardware description language)에서 구현된다. "파워 규격"이란 용어는 본서에서 회로 디자인의 파워 인텐트(인텐트된 파워 동작)의 기술로서 정의된다. 로우 파워 네트워크를 구현하기 위해, CPF(Cadence Common Power Format) 또는 UPF(Unified Power Format)와 같은 파워 포맷에 명시되는 파워 기술(2)은 디자이너가 베릴로그 코드 1의 수정 없이 분리된 파일에서 로우 파워 네트워크 디자인을 구현할 수 있도록, 일반적으로 파워 정보를 캡쳐하기 위해 이용된다. 파워 포맷은 디자인 구현, 분석, 검증을 위해 로우 파워 인텐트를 기술한다.

에너지 소비를 최소화하도록 로우 파워 디자인 제약을 명시하기 위해, 파워 서플라이 네트워크는 파워 분배를 제어하기 위해 명시된다. UPF를 이용하여, 추상적인 레벨에서 네트워크를 명시할 수 있다. 이런 네트워트는 서플라이 포트, 서플라이 네트, 파워 스위치를 포함하고, 칩의 파워 애스펙트의 전기적 네트워크의 높은 레벨의 추상화이다. 서플라이 포트는 파워 도메인 및 스위치의 서플라이 인터페이스를 제공하지만, 서플라이 네트는 서플라이 포트와 연결된다. 서플라이 네트워크는 로직 디자인과 분리되어 명시되기 때문에, 로직 디자인 스펙은 파워 서플라이 네트워크 스펙과 독립적으로 유지된다.

종래의 HDL은 파워 디자인 정보를 명시하는데 적합하지 않기 때문에, UPF와 같은 파워 포맷은 현존하는 HDL 코드를 변화시키지 않은 채 포맷을 제공한다. 예를 들어, UPF는 파워 도메인과 연관되는 디자인 예시를 그룹핑하고 파워도메인을 생성하기 위해 명령, 생성 파워 도메인을 제공한다. 파워 스위치, 격리 셀, 및 레벨 쉬프터 등 다른 파워 구성요소는 파워 포맷에 의해 정의되는 상응하는 커맨드를 이용함으로써 생성된다.

파워 포맷에 기반하는 파워 디자인 및 베릴로그(Verilog) 디자인을 고려하면, IC 디자인은 분석 또는 디버그될 수 있다. 그러나 종래 회로 디자인에서는 파일이 파워 네트워크 디자인으로부터 분리되고, 회로를 디버그하기 위해 디자이너는 이런 두 파일 사이의 관계를 설립하도록 요구받는다.

더 나아가, 회로 디자이너는 주로 회로 디자인의 기능성에 주목하고 디자인의 로직 뷰(logic view) 및 기능성에 기반하여 계층을 생성한다. 그러나 파워 디자이너는 파워 네트워크 디자인 내에서 다중의 파워 도메인을 갖는 파워 포맷에 의해 정의될 수 있는 물리 형식의 디자인 계층을 갖는 것을 선호한다. 결과적으로, 로우 파워 네트워크 디자인이 탑레벨에서 보이지 않고 파워 디자이너와 상호 작용하지 않는 경우, 디자이너가 전체 칩을 디버그하는 것은 비효율적이고 에러를 발생시키기 쉽다. 로우 파워 회로를 디자인하기 위해 좀더 효율적이고 신뢰할 수 있는 기술의 필요성이 계속 제기된다.

본 발명의 실시예에 따라, 파워 정보는 그래픽 윈도우에 디스플레이되어 파워 맵으로 참조되고 사용자가 파워 네트워크 디자인과 회로 디자인 사이의 관계 및 파워 스트럭쳐를 빨리 이해하고 쉬운 디버깅을 가능하게 한다. 파워 맵은 파워 도메인, 격리 셀, 레벨 쉬프터, 파워 스위치 및 파워 서플라이를 포함한다.

본 발명의 일실시예는 파워 맵을 생성하고 디스플레이하는 컴퓨터 관련 방법을 제공하고, 이는 탑 레벨의 파워 포맷에서 정의되는 로우 파워 정보에 기반하는 로우 파워 네트워크 디자인을 보여주기 위한 그래픽 윈도우의 파워 모식도이고 디자이너가 로우 파워 네트워크 디자인 및 이와 관련되는 회로 디자인을 디버그하게 해주고, 이 안에서 파워 맵은 파워 도메인을 표시하고 회로 디자인의 연관되는 파트와 연결시키기 위해 복수의 파워 도메인을 포함한다.

본 발명의 일실시예는 다음의 단계에 의해 파워 맵을 생성하고 디스플레이하기 위한 방법을 제공한다. 먼저, 일부가 텍스트 파일인 오리지날 회로 디자인 HDL 코드가 내부 구조로 변환되고 이는 일반적으로 회로 디자인 계층이라 불리는 계층화 구조이고 HDL 파서에 의해 생성되는 지식 데이터 베이스에 저장되고, 지식 데이터 베이스의 오리지날 회로 디자인은 파워 스펙에 의해 정의되는 새로운 계층으로 재그룹화된다. 새로운 계층에서 동일한 파워 도메인을 공유하는 인스턴스는 함께 그룹화된다. 그 후, 파워 도메인 회로 디자인 계층으로 불리는 새로운 계층이 파워 데이터 베이스에 저장된다. 마지막으로, 파워 맵은 파워 데이터 베이스로부터 생성되고; 이는 또한 파워 스펙과 회로 디자인 사이에서 파워 도메인을 연결하는 부적절하게 다뤄지는 신호의 미스매치(mismatch) 또는 에러를 디스플레이할 수 있다.

본 발명은 파워 도메인 심복, 격리 셀, 레벨 쉬프터 셀, 및 파워 스위치 셀 등의 로우 파워 심볼을 포함하는 파워 맵을 개시한다. 추가로, 파워 맵은 선택되는 신호를 파형 윈도우 내의 파워 맵으로 드래깅 및 드롭핑함으로써 파형 윈도우의 시뮬레이션 시간 기간 동안 시뮬레이션 결과의 파형을 디스플레이하거나 특정 시뮬레이션 시간에서 파워 맵 신호의 시뮬레이션 결과의 현재 값을 디스플레이하는 것처럼, 디자이너에게 디버깅 정보를 제공하기 위해 시뮬레이션 결과와 함께 결합되어 이용된다. 게다가, 파워맵은 또한 레벨 쉬프터 및 격리 연결에 의해 커버되지 않는 HDL 신호를 검출하는 방법을 제공하고, 파워 맵이 생성되는 경우 자동으로 이런 기능을 호출한다.

그래픽 윈도우에 디스플레이되는 파워 맵의 기능은 사용자와 함께 쉽게 상호작용하고 통신하기 위해 일부 활성화되는 주석을 제공한다. 따라서, 사용자가 상호작용적인 인터페이스에서 디지털 회로 디자인과 함께 파워 네트워크를 디버그하게 하는 것은 더 사용자 친화적이다.

본 발명의 다른 목적은 파워 도메인 사이에서 패런트-차일드 관계를 볼 수 있는 직관적인 방법을 제공하기 위해 파워 도메인의 계층적인 표현과 함께 그래픽 윈도우에서 로우 파워 정보를 디스플레이하는 솔루션을 제공하기 위함이다.

본 발명의 일실시예는 계층적 표현과 함께 파워 맵을 생성 및 디스플레이하는 방법을 제공하기 위함이고, 파워 맵은 복수의 파워 도메인을 포함하고 복수의 파워 도메인 각각은 파워 도메인에 속하는 회로 디자인의 파트와 연관되고, 복수의 파워 도메인은 복수의 파워 도메인 사이에서 경계 및 패런트-차일드 관계를 지시하기 위해 표시와 함께 복수의 파워 도메인 세트로 그룹화된다. 계층적 파워 맵을 표현하기 위해, 적어도 하나의 파워 도메인 세트는 적어도 두 개의 파워 도메인을 포함할 필요가 있고, 패런트 파워 도메인 내부에는 패런트 파워 도메인 및 적어도 하나의 차일드 파워 도메인이 있고 파워 도메인 각각은 파워 도메인을 컨트롤하기 위해 상응하는 파워 컨트롤과 연관되고, 파워 도메인의 상태는 파워 맵에 디스플레이된다.

파워 맵의 일실시예는 다른 동작 모드를 갖는 IC 디자인을 디버그하기 위해 생성되고, 파워 맵은 IC 디자인의 현재 모드를 설정하고 디스플레이하기 위해 토큰(token)을 포함한다. 일단 현재 모드가 새로운 모드로 바뀌면, 파워 맵의 파워 도메인은 로우 파워 스펙에 명시된 바와 같이 IC 디자인의 새로운 모드 하에서 다시 그려진다.

본 발명의 상세한 기술 및 구현되는 바람직한 실시예는 청구되는 발명의 특성을 동업자에게 잘 이해시키기 위해 첨부된 도면과 함께 다음의 문단에게 기술된다.

본 발명의 전술된 측면 및 첨부되는 많은 장점은 첨부된 도면과 함께 연결되어 고려되는 다음의 상세한 설명을 참조하여 더 잘 이해되고 인식될 것이다.
도 1은 종래의 로우 파워 디지털 회로 디자인의 방법론을 도시한다.
도 2는 본 발명의 일실시예에 따라 파워 맵을 생성하기 위해 수행되는 단계의 흐름도이다.
도 3은 본 발명의 일실시예에 따라 오리지날 회로 디자인을 재그룹화한 후에 파워 스펙에 의해 정의되는 계층적 회로 디자인을 도시한다.
도 4a는 본 발명의 일실시예에 따라 파워 맵을 도시하는 모식도이다.
도 4b는 본 발명의 일실시예에 따라 격리 규칙을 도시하는 모식도이다.
도 4c는 본 발명의 일실시예에 따라 레벨 쉬프터 규칙을 도시하는 모식도이다.
도 4d는 본 발명의 일실시예에 따라 파워 스위치 규칙을 도시하는 모식도이다.
도 5는 본 발명의 일실시예에 따른 신호 값 리스트 윈도우이다.
도 6은 본 발명의 일실시예에 따른 파형 윈도우이다.
도 7은 본 발명의 일실시예에 따른 파워 도메인 사이의 패런트 차일드 관계 및 파워 컨트롤에 따라 회로 디자인의 파워 도메인을 그룹화함으로써 파워 맵의 계층적 표현을 도시한다.
도 8은 본 발명의 일실시예에 따른 파워 맵의 계층적 표현의 생성에서 수행되는 단계의 흐름도이다.

도 2는 본 발명의 일실시예에 따라 집적 회로(Integrated Circuit; IC)의 파워 맵을 생성하는 흐름도이다. 단계(3)에서 오리지널 텍스트 기반의 회로 디자인 HDL 코드는 지식 데이터 베이스에 저장되고 내부 구조로 분석되고 변환된다. HDL 파서에 의해 생성될 수 있는 지식 데이터 베이스는 회로 디자인의 (계층적 또는 수평적 구조를 가질 수 있는) 내부 컴퓨터-판독 가능 데이터 구조이고, 소프트웨어에 의해 조정되고 제어될 수 있다. 단계(4)에서 CPF 또는 UPF에서 명시되는 파워 디자인은 CPF 또는 UPF 파서에 의해 내부 구조로 변환되고 분석된다. 그 다음, 지식 데이터 베이스의 오리지날 회로 디자인은 다중의 파워 도메인을 갖는 파워 스펙에 의해 정의되는 새로운 디자인 계층으로 재그룹화된다. 새로운 계층에서, 동일한 파워 도메인을 공유하는 인스턴스는 함께 그룹화된다. 오리지날 디자인은 계층적 또는 수평적 디자인에 제한되지 않는 것이 이해되어야 한다. 오리지날 회로 디자인이 수평적이고 지식 데이터베이스에 저장되는 경우, 다중의 파워 도메인으로 분할될 수 있다. 단계(5)에서 새로운 디자인 계층은 파워 데이터베이스에 저장되고 회로 디자인 및 파워 디자인의 컴퓨터 판독 가능 데이터 구조인 내부 구조로 변환된다. 파워 데이터베이스는 소프트웨어에 의해 조정, 제어 또는 수정될 수 있다.

파워 맵은 파워 데이터 베이스에 기반하여 생성되고 사용자 친화적인 GUI(graphical user interface) 윈도우를 경유하여 디스플레이된다. 파워 맵은 후술되는 파워 도메인 심볼 및 격리 셀과 같은 많은 객체를 포함할 수 있다. 파워 맵의 파워 도메인이 예를 들어 사용자의 클릭 등으로 사용자 친화적인 GUI 윈도우에 호출되는 경우, 파워 도메인과 연관되는 회로 디자인이 호출된다. 따라서, 파워 네트워크 디자인 및 관련 HDL 코드를 가지는 전체 칩의 디버깅은 종래의 테크닉보다 더 효율적이고 단순하다.

단계(7)에서, 스태틱(static)을 체크하는 단계는 파워 도메인을 연결하고 부적절하게 다뤄지는 신호의 미스매치 또는 에러를 파워 스펙과 회로 디자인 사이에서 확인하도록 수행된다. 이런 미스매치 또는 에러는 단계(8)에 도시된 바와 같이 점선, 심볼, 또는 색으로 강조된 것처럼 주석에 의해 사용자에게 보여질 수 있다.

도 3을 참조하면, 프레임(9)은 파워 맵을 도시하고, HDL의 오리지날 회로 디자인 계층은 파워 스펙에 의해 정의되는 새로운 계층(10)으로 재그룹화되고, 다중의 파워 도메인을 갖는다. 각각의 파워 도메인은 동일한 파워 도메인을 공유하는 회로 디자인으로부터 다중의 인스턴스를 포함한다. 오리지날 디자인 계층(11)은 세 개의 인스턴스(PD_control_1, PD_control_2 and PD_control_3)와 함께 파워_컨트롤(Power_control) 모듈을 포함하는 다중의 인스턴스를 내재하는 탑 레벨을 갖는다. 파워 맵의 재그룹화 후에, PM_탑(PM_top)으로 불리는 탑 레벨이 생성된다. 인스턴스 PD_control_1은 파워 도메인(PD1)과 연관되어 파워 도메인(PD1) 아래에 위치하고, 인스턴스 PD_control_2은 파워 도메인(PD2)과 연관되어 파워 도메인(PD2) 아래에 위치하고, 인스턴스 PD_control_3은 파워 도메인(PD3)과 연관되어 파워 도메인(PD3) 아래에 위치한다.

새로운 계층이 다중의 파워 도메인을 갖는 파워 스펙에 의해 정의된 후, 파워 데이터베이스에 저장될 수 있고, 이는 회로 디자인 및 파워 네트워크 디자인 정보를 통합하는 내부 컴퓨터 판독 가능 데이터 구조이다. 파워 데이터 베이스는 소프트웨어에 의해 조정 또는 제어될 수 있다.

파워 데이터 베이스가 생성된 후에, 파워 맵은 도 4a에 도시된 바와 같이 파워 네트워크 디자인을 디스플레이하기 위해 이용될 수 있다. 파워 맵은 접지(19b), 적어도 하나의 격리 셀(16), 적어도 하나의 레벨 쉬프터 셀(17), 적어도 하나의 파워 스위치 셀(18), 및 적어도 하나의 파워 서플라이(19a)와 연결되는 다중의 파워 도메인 심볼(13,14 및 15)를 포함하며 보여진다.

격리 커맨드를 포함하는 격리 셀(16)은 파워 도메인과의 연결을 위해 다중의 격리 네트(20), 및 격리 조건 표현을 나타내기 위해 격리 조건 네트(21)를 포함한다. 격리 셀(16)은 격리 셀(16)의 좌상부에 위치되는 트리거 상태 심볼을 디스플레이하며 보여진다. 연관되는 조건의 값이 "1"이면, 트리거 상태는 성공적이고 트리거 상태 심볼은 위 화살표(22a)를 디스플레이하고, 그렇지 않으면 트리거 심볼은 아래 화살표(22b)를 디스플레이한다.

레벨 쉬프터 커맨드를 나타내는 레벨 쉬프터 셀(17)은 파워 도메인과 연결하기 위해 다중의 레벨 쉬프터 네트(23)를 포함할 수 있다.

파워 스위치를 나타내는 파워 스위치 셀(18)은 파워 서플라이(19a) 또는 적어도 하나의 파워 도메인 또는 다른 파워 스위치 셀과 연결을 위해 다중의 파워 스위치 네트(24)를 포함할 수 있다. 게다가, 파워 스위치 셀(18)은 또한 조건 핀(26)을 포함한다. 사용자가 활성 주석을 턴 온 하는 경우, 조건 값(25)이 조건 핀(26)에 주석이 된다. 활성 주석은 파워 맵과의 쉬운 통신 및 상호작용을 제공한다. 활성 주석은 활성 주석 메커니즘에 의해 턴 온 될 수 있다. 예를 들어, 강조된 아이콘 또는 심볼을 클릭하거나, 조건 핀(26)에 조건 값(25)을 주석으로 달기 위해 마우스 버튼을 이용하여 아이템을 선택함으로써 턴 온 될 수 있다.

게다가, 일실시예에서, 파워 맵은 적절한 격리 없이 신호를 디스플레이하기 위해 "iso" 마크(27)와 함께 붉은 색의 점선을 이용하고, 레벨 쉬프터 없이 신호를 디스플레이하기 위해 "lvs" 마크와 함께 붉은 색의 점선을 이용할 수 있다.

파워 맵에 이용되는 각각의 파워 구성 성분의 규칙은 다음과 같다.

격리 규칙(CPF/UPF)

도 4b를 참조하면, 파워 맵은 파워 스펙의 격리 커맨드를 표현하기 위해 격리 셀(16)을 이용한다. 격리 셀(16)은 격리 조건 표현을 나타내기 위해 격리 표현 네트(21)를 포함한다. 격리 셀(16)은 격리 셀의 좌상부의 격리 트리거 상태 심볼을 디스플레이한다. 연관되는 조건의 값이 "1"인 경우, 트리거 상태는 성공적이고 트리거 상태 심볼은 위 화살표이고, 그렇지 않은 경우 트리거 상태는 아래 화살표(22b)를 디스플레이한다.

레벨 쉬프터 규칙(CPF/UPF)

도 4c를 참조하면, 파워 맵은 레벨 쉬프터 커맨드를 나타내기 위해 레벨 쉬프터 셀(17)을 이용한다.

파워 스위치(CPF/UPF)

도 4d를 참조하면, 파워 맵은 파워 스위치를 표현하기 위해 파워 스위치 셀을 이용하고, 이를 통해 사용자가 (파워 스위치 셀(18)을 클릭 등을 함으로써) 활성 주석을 턴 온 하는 경우 조건 핀(26)에 파워 스위치 조건 값(25)을 보여준다.

커버되지 않은 연결

파워 도메인을 연결하지만 파워 스펙의 격리 규칙 및/또는 레벨 쉬프터 규칙에 의해 명시되지 않은 신호 연결은 커버되지 않은 연결이라 불린다. 도 4a를 참조하면, 파워 맵(12)은 HDL 신호가 격리 규칙 또는 레벨 쉬프터 규칙에 의해 적절하게 커버되었는 지를 검출하는 방법론을 제공하고 이를 통해 파워 맵(12)이 생성되는 경우 이런 기능은 자동으로 호출된다. 일실시예에서, 파워 맵(12)은 적절한 격리 없이 신호를 디스플레이하기 위해 "iso" 마크(27)와 함께 붉은 색의 점선을 이용하고, 레벨 쉬프터 없이 신호를 디스플레이하기 위해 "lvs" 마크와 함께 붉은 색의 점선을 이용할 수 있다.

파워 맵이 생성된 후에, 스태틱(static)을 체크하는 단계가 미스매치 또는 에러 등이 일어난 곳을 사용자에게 알리기 위해 파워 스펙과 회로 디자인 사이에서 미스매치 또는 에러를 검출하기 위해 수행될 수 있다. 미스매치 또는 에러는 많은 방법으로 일어날 수 있다. 예를 들어, 연결성은 격리/레벨 쉬프터 셀 연결에서 잘못될 수 있고; 컨트롤 신호는 파워 스위치로 연결되는 파워 컨트롤 신호에서 유실 또는 미스매치 될 수 있고; 격리 셀은 컨트롤 신호의 미스매치 또는 유실 때문에서 쓸모 없어질 수 있거나 파워 도메인을 연결하는 네트의 격리 및/또는 레벨 쉬프터 셀의 유실 때문에 부적절하게 커버되는 격리 연결 또는 부적절하게 커버되는 레벨 쉬프터 연결이 있을 수 있다. 게다가, 두 파워 도메인 사이에 HDL 신호를 가지는 두 파워 도메인 사이에서 격리와 레벨 쉬프터 연결 모두 존재한다는 것을 확실하게 하기 위해, 파워 맵은 두 파워 도메인 사이에서 디자이너에게 경고하기 위해 (본서에서 가상 파워 규칙 네트로 참조되는) 가상 네트를 생성할 수 있다. 예를 들어, 두 파워 도메인이 격리 및/또는 레벨 쉬프터 연결을 두 파워 도메인 사이에 가지고 있지 않은 경우, 파워 맵은 두 파워 도메인 사이에서 가상 레벨 쉬프터 파워 규칙 및/또는 가상 격리 파워 규칙 네트를 생성할 수 있다. 두 파워 도메인 사이에서 두 가상 파워 규칙 네트 각각의 끼인 신호는 모두 HDL 신호이다.

도 4a를 참조하면, 각각의 파워 도메인 심볼은 파워 도메인과 연관되는 회로 디자인의 일부와 연결하기 위해 호출될 수 있다. 일실시예에서, 사용자는 클릭을 함으로써 파워 도메인을 호출하는 경우, 파워 도메인과 연관되는 회로 디자인의 일부는 파워 네트워크 디자인 및 오리지날 HDL 코드를 포함하는 전체 칩을 디버그하기 위해 사용자가 회로 디자인을 볼 수 있게 하도록 호출될 수 있다.

파워 맵은 임의의 시뮬레이션 시간에서 시뮬레이션되는 신호의 현재 값을 디스플레이하도록 더 조정된다. 일실시예로, 파워 맵은 디버깅을 더 쉽게 하기 위해, 도 5에 도시된 바와 같이 신호 값 리스트 윈도우(29)를 포함한다. 사용자가 강조된 아이콘 또는 심볼을 클릭하거나 마우스를 이용하여 아이템을 선택하는 것 등으로 활성 주석을 턴 온 하는 경우, 신호 값 리스트 윈도우(29)는 특정 시뮬레이션 시간의 파워 맵에서 상응하여 시뮬레이션되는 신호의 값을 디스플레이할 수 있다. 게다가, 일실시예에서 파형 윈도우(30)를 이용하는 파워 맵은 도 6에 도시된 바와 같이, 파워 맵에서 선택되는 신호를 사용자가 드래그 앤 드랍하는 경우 (시뮬레이션의 임의 기간 동안의) 시뮬레이션 파형을 디스플레이한다. 예를 들어, 사용자가 격리 셀을 드래그하여 파형 윈도우(30)로 드랍하는 경우, 격리 레벨과 고려되는 변수(VBs)를 연결하는 네트는 파형 윈도우(30)로 자동으로 추가되고, 이에 따라 도 6에 도시된 바와 같이 시뮬레이션 시간의 기간 동안 자동으로 파형의 디스플레이를 도출한다. 유사하게, (파워 도메인(PD) 등의) 파워 구성요소의 파형 신호 또한 파형 윈도우(30)에 디스플레이될 수 있다. 다른 실시예에서, 사용자가 특정 시뮬레이션 시간으로 파형 윈도우(30)의 커서를 이동시킬 경우, 파워 맵의 네트는 특정 시간에서의 관련 신호 값으로 주석이 달아진다. 따라서, 본 발명의 일실시예에 따라, 파워 네트워크 및 디지털 회로 디자인을 디버그하는 프로세스는 종래의 기술보다 더 쉽고 더 효율적으로 만들어진다.

도 7은 파워 도메인 내의 패런트-차일드 관계뿐만 아니라 파워 도메인 경계의 표시를 포함하는 스펙에 따라 회로 디자인의 파워 도메인이 그룹화되는 계층적 파워 맵을 도시한다. 각각의 파워 맵은 파워 도메인을 제어하는 파워 컨트롤과 연관된다. 도 7에 도시되는 바와 같이, PD_TOP(700)으로 지정되는 파워 맵의 탑 레벨은 PD_CPU 710, PD_FSM 721 및 PD_RAM 731로 명명되는 세 개의 패런트 도메인 세트를 포함하는 것으로 도시된다. 파워 도메인 PD_CPU(710)은 패런트 파워 도메인 PD_CPU(700)을 나타내는 직사각형 내부에 PD_ALUB 711, PD_PCU 712 및 PD_CCU 713으로 명명되는 세 개의 차일드 파워 도메인을 포함하는 것으로 도시된다. PD_ALUB(711) 내에서 파워 도메인 PD_ALUB(711)이 보여지고, 이에 따라 패런트 파워 도메인 PD_ALUB(711)와 차일드 패런트 도메인 PD_alu(714) 사이에서 패런트 차일드 관계가 존재한다는 것을 지시한다. 도 7은 파워 맵의 세 개의 계층을 도시하지만, 파워 맵 계층은 더 많은 레벨을 포함할 수 있다는 것이 이해되어야 한다. 탑 레벨 계층이 제2 파워 도메인 세트 PD_FSM(721); 및 제3 파워 도메인 세트 PD_RAM(731)를 포함하는 것 또한 도시되었다. 파워 도메인 PD_FSM(721) 또는 PD_RAM(731) 내에서는 차일드 파워 도메인이 도시되지 않았다. 계층적 파워 맵을 표현하기 위해, 적어도 하나의 파워 도메인 세트는 적어도 두 개의 파워 도메인, 즉 패런트 파워 도메인 및 패런트 파워 도메인 내에 적어도 하나의 차일드 파워 도메인을 포함한다. 파워 도메인 각각은 파워 도메인을 제어하도록 상응하는 파워 컨트롤과 연관되어 있다. 파워 컨트롤의 상태는 파워 맵에 디스플레이된다. 패런트 파워 도메인의 파워 컨트롤은 자신의 차일드 파워 도메인 또한 제어하도록 이용될 수 있다. 예를 들어, 일실시예에서, 일단 패런트 파워 도메인의 파워가 턴 오프되면, 패런트 파워 도메인 내의 모든 차일드 도메인 또한 턴 오프 될 것이다. 그러나 패런트 파워 도메인의 파워가 턴 온 되는 경우, 차일드 파워 도메인 각각은 자동으로 턴 온 되거나 필요 시 차일드 파워 도메인과 연관되는 추가의 로컬 파워 컨트롤에 종속될 수 있다.

파워 도메인 PD_CPU(710)의 제1 세트의 제1 파워 컨트롤(701)의 상태는 제1 직사각형 모양을 따라 디스플레이된다. 예를 들어 제1 파워 컨트롤 PD_CPU(701)의 상태는 파워 도메인의 제1 세트가 전압 레벨 1.2V로 ON 인지 보여준다. 마찬가지로, 파워 도메인 PD_ALUB(711), PD_PCU(712), PD_CCU(713), PD_FSM(721) 및 PD_RAM(731)의 파워 컨트롤의 상태는 각각 702, 704, 703, 705 및 706로서 디스플레이된다. 다른 예시로 파워 도메인 PD_FSM(721)의 파워 컨트롤(705)의 상태는 PD_FSM(721)의 파워가 ON으로부터 OFF까지 변하는 것을 보여준다. 파워 도메인 PD_RAM(731)의 파워 컨트롤(706)의 상태는 PD_RAM(731)의 파워가 0.8V로 ON 인 것을 보여준다. 회로를 디버그 하는 것을 도와주기 위해, 또한 스태틱을 체크하는 단계는 파워 도메인을 연결하는 부적절하게 다뤄지는 신호의 미스매치 또는 에러를 파워 스펙과 회로 디자인 사이에서 확인하도록 수행될 수 있다. 이런 미스매치 또는 에러는 도 7에 도시된 바와 같이 점선, 심볼 또는 색으로 강조된 것처럼 적어도 하나의 주석에 의해 사용자에게 보여질 수 있다. 격리 또는 레벨 쉬프터 셀을 갖지 않는 파워 도메인의 계층 블록 또는 파워 도메인 사이의 연결은 PD_CPU(710)와 PD_FSM(721) 사이의 연결(731), PD_ALUB(711)와 PD_FSM(721) 사이의 연결(732), PD_alu(714)와 PD_CCU(713) 사이의 연결(734) 및 PD_PCU(712)와 PD_CCU(713) 사이의 연결(733) 같이 점선으로 강조될 수 있다.

격리 셀(754)은 파워 도메인 PD_ALUB(711)를 PD_FSM(721)와 연결하는 것으로 도시되고, "높은" 로직의 클램프 값을 가진다. 마찬가지로, 격리 셀(755)은 PD_alu(714)을 PD_FSM(721)와 연결하는 것으로 도시되고 "높은" 로직의 클램프 값을 가진다. 격리 셀(756)은 파워 도메인 PD_ALUB(711)를 PD_RAM(731)와 연결하는 것을 도시한다. 그러나 격리 셀(756)의 클램프 값은 파워 맵 도시되지 않고 정의되지 않는다. 마찬가지로 격리 셀(751, 752 및 753)의 클램프 값은 도 7에 도시되지 않고 정의되지 않는다. 따라서 파워 도메인 사이에서 조건 또는 에러는 IC 디자인 디버깅을 돕기 위해 계층적 파워 맵에서 보여질 수 있다.

다중 동작 모드를 가지는 회로에서, 모든 동작 모드가 관찰이 복잡하고 디버깅이 어려운 단일 파워 맵으로 병합되는 것을 막기 위해, 각각의 동작 모드는 자신의 파워 맵을 가질 수 있다. 결과적으로, 각각의 모드에서, 상응하는 파워 맵이 독립적으로 생성되고 디스플레이될 수 있다. 예를 들어, 도 7에 도시된 바와 같이 현재의 동작 모드는 모드_1(708)처럼 파워 맵의 탑 레벨에 디스플레이된다.

일실시예에서, 본 발명에 따라 파워 맵을 생성하는 컴퓨터 관련 방법은 다음과 같다. 도 8에 도시된 바와 같이, 단계(760)에서 오리지날 텍스트 기반의 회로 디자인 HDL 코드가 분석되고 내부 구조로 변환되고 지식 데이터베이스에 저장된다. HDL 파서에 의해 생성될 수 있는 지식 데이터베이스는 회로 디자인의 내부 컴퓨터 판독가능 데이터 구조이고 소프트웨어에 의해 쉽게 조정 및 제어될 수 있다. 지식 데이터 베이스는 일반적으로 계층적이지만 수평 구조를 가질 수도 있다. 단계(761)에서 CPF 또는 UPF에서 명시되는 파워 디자인은 분석되고 CPF 또는 UPF 파서에 의해 내부 구조로 변환된다. 그 후에 지식 데이터베이스의 오리지날 회로 디자인 계층은 다중의 파워 도메인을 가지는 파워 스펙에 의해 정의되는 파워 도메인 계층으로 재그룹화된다. 단계(762)에서 파워 도메인 계층은 파워 데이터 베이스로 저장되고 회로 디자인 및 파워 디자인의 컴퓨터 판독 가능 데이터 구조인 내부 구조로 변환되고 이는 소프트웨어에 의해 제어될 수 있다. 단계(763)에서 파워 맵은 파워 데이터베이스의 파워 도메인 계층에 따라 생성되고 GUI 윈도우에 디스플레이된다. 파워 맵은 각각이 회로의 일부과 연관되는 다중의 파워 도메인을 포함한다. 파워 맵은 적어도 하나의 차일드 파워 도메인을 포함하는 적어도 하나의 파워 도메인과 함께 파워 도메인 사이에서 패런트 차일드 관계 및 경계를 지시한다. 각각의 파워 도메인은 파워 맵에 디스플레이되는 파워 컨트롤의 상태와 함께 하위 도메인을 제어하는 파워 컨트롤을 가진다. 패런트 파워 도메인의 파워 컨트롤은 자신의 차일드 파워 도메인을 제어하기 위해 또한 이용될 수 있다. 예를 들어 일실시예에서, 일단 패런트 파워 도메인의 파워가 턴 오프되면, 패런트 파워 도메인 내부의 모든 차일드 도메인 또한 턴 오프 된다. 그러나 패런트 파워 도메인의 파워가 턴 온 되면, 차일드 파워 도메인 각각은 자동으로 턴 온 되거나 필요 시 차일드 파워 도메인과 연관되는 추가의 로컬 파워 컨트롤에 종속될 수 있다.

단계(764)에서 스태틱을 체크하는 단계는 파워 도메인을 연결하며 부적절하게 다뤄지는 신호의 회로 디자인과 파워 스펙 사이의 미스매치 또는 에러를 검출하기 위해 수행될 수 있다. 미스매치 또는 에러는 단계(765)에 명시된 바와 같이 점선, 심볼, 또는 색으로 강조된 것 등의 적어도 하나의 주석에 의해 사용자에게 디스플레이될 수 있다.

본 발명의 상기 실시예들은 설명을 위한 것을 뿐 제한적이지 않다. 다른 추가, 공제 또는 수정은 본 개시의 관점에서 명백하고 첨부된 청구항의 범위에 포함되는 것으로 의도된다.

Claims (39)

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25. 파워 스펙 및 상기 파워 스펙에 상응하는 회로 디자인을 통합하는 파워 맵을 디스플레이함으로써 상기 파워 스펙에 명시되는 IC 디자인의 파워 애스펙트(power aspect)를 디버깅하는 컴퓨터 관련 방법에 있어서, 상기 방법은
    a. 상기 컴퓨터가 상기 IC 디자인을 디버그하기 위해 호출되는 경우, 상기 회로 디자인으로부터 지식 데이터 베이스를 생성하는 단계;
    b. 상기 파워 스펙 및 상기 지식 데이터 베이스에 따라 파워 데이터 베이스를 생성하는 단계;
    c. 상기 파워 데이터 베이스를 이용함으로써 상기 파워 맵을 생성 및 디스플레이하는 단계
    를 수행하기 위해 컴퓨터를 이용하는 단계를 포함하고,
    상기 파워 맵은 상기 회로 디자인의 다른 부분(different part)과 각각 연관되는 복수의 파워 도메인을 포함하고, 상기 복수의 파워 도메인 중에서 적어도 하나는 상기 적어도 하나의 파워 도메인이 ON인지 OFF인지를 식별하는 파워 상태 식별자(power status identifier)를 포함하고, 상기 파워 맵은 상기 복수의 파워 도메인 사이의 적어도 하나의 연결 네트(connection net)를 추가로 포함하고, 상기 파워 데이터 베이스는 상기 파워 스펙에 의해 정의되는 계층(hierarchy)에 따라 상기 지식 데이터 베이스의 상기 회로 디자인을 분할(partition)함으로써 생성되는 컴퓨터 관련 방법.
26. 제25항에 있어서,
    d. 상기 파워 스펙 및 상기 회로 디자인에 따라, 상기 파워 도메인을 연결하는 신호들(signals)에 대한 미스매치 또는 에러를 체크 및 디스플레이하는 단계
    를 추가로 포함하는 컴퓨터 관련 방법.
27. 제25항에 있어서,
    상기 복수의 파워 도메인 각각은 상기 회로 디자인의 상기 다른(different) 부분과 연결하는 심볼을 포함하는 컴퓨터 관련 방법.
28. 삭제
29. 제26항에 있어서,
    상기 단계 d는 하위 단계
    d1. 임의의 두 파워 도메인 사이에 HDL 신호가 존재하고, 상기 두 파워 도메인 사이에 격리 연결이 부재인 경우, 상기 파워 맵은 상기 두 파워 도메인 사이에서 지정된(named) 가상 격리 연결 네트를 디스플레이하는 단계; 및
    d2. 임의의 두 파워 도메인 사이에 HDL 신호가 존재하고, 상기 두 파워 도메인 사이에 레벨 쉬프터가 부재인 경우, 상기 파워 맵은 상기 두 파워 도메인 사이에서 지정된 가상 레벨 쉬프터 연결 네트를 디스플레이하는 단계
    를 추가로 포함하는 컴퓨터 관련 방법.
30. 제25항에 있어서,
    상기 파워 맵은 시뮬레이션 결과와 함께 결합되어 이용되고,
    상기 파워 맵에서 신호들(signals)에 대한 시뮬레이션 결과의 현재 값들(current values)을 디스플레이하는 단계
    를 추가로 포함하는 컴퓨터 관련 방법.
31. 제25항에 있어서,
    상기 파워 맵은 레벨 쉬프터 커맨드를 표시하기 위해 적어도 하나의 레벨 쉬프터 셀을 추가로 포함하고, 상기 레벨 쉬프터 셀은 파워 도메인을 연결하기 위해 복수의 레벨 쉬프터 네트를 포함하는 컴퓨터 관련 방법.
32. 제25항에 있어서,
    상기 파워 맵은 파워 스위치를 표시하기 위해 적어도 하나의 파워 스위치 셀을 추가로 포함하고, 상기 파워 스위치 셀은 파워 서플라이, 파워 도메인 또는 다른 파워 스위치 셀과 연결하는 복수의 파워 스위치 네트를 포함하는 컴퓨터 관련 방법.
33. 제25항에 있어서,
    상기 파워 맵은 시뮬레이션 결과와 함께 결합되어 이용되고,
    상기 파워 맵에서 선택되는 신호의 파형 윈도우(waveform window)의 시뮬레이션 결과의 상기 파형을 디스플레이하는 단계
    를 추가로 포함하는 컴퓨터 관련 방법.
34. 제25항에 있어서,
    상기 파워 맵은 격리 커맨드를 표시하기 위해 적어도 하나의 격리 셀을 추가로 포함하고, 상기 격리 셀은 격리 조건 표시(isolation condition expression)를 표현(present)하기 위해 격리 조건 네트를 추가로 포함하는 컴퓨터 관련 방법.
35. 제32항에 있어서,
    상기 파워 스위치 셀은 조건 핀(condition pin)의 조건 값에 주석을 달기 위해 상기 조건 핀 및 활성 주석 메커니즘을 추가로 포함하는 컴퓨터 관련 방법.
36. 제29항에 있어서,
    하위 단계 d1 및 d2는 상기 파워 맵이 생성되는 경우, 자동으로 호출되는 컴퓨터 관련 방법.
    
37. 제25항에 있어서,
    상기 파워 상태 식별자(power status identifier)는 상기 적어도 하나의 파워 도메인이 작동 중인 것으로 식별된 경우 전압 레벨(voltage level)을 식별하는 컴퓨터 관련 방법.
38. 제25항에 있어서,
    상기 파워 맵은 상기 복수의 파워 도메인 간의 패런트-차일드 관계 및 파워 도메인 경계들(power domain boundaries)을 나타내는 표시를 포함하고,
    상기 복수의 파워 도메인 중에서 적어도 하나는 적어도 하나의 차일드 파워 도메인을 포함하는 컴퓨터 관련 방법.
39. 제38항에 있어서,
    상기 파워 상태 식별자(power status identifier)는 연관된 차일드 파워 도메인의 전압 레벨(voltage level)을 식별하는 컴퓨터 관련 방법.

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