TWI601384B - Clock correction circuit and clock correction method and detection method - Google Patents

Description

時脈校正電路與時脈校正方法及其檢測方法

本發明係關於一種時脈訊號，尤指一種關於時脈校正電路、時脈校正方法及其檢測時脈訊號之誤差的時脈檢測方法。

按，時脈(Clock)訊號係一具有固定週期之訊號，其固定週期可以作為即時時鐘(Real Time Clock,RTC)運作之基本時間單位，以即時提供一時間予電子裝置。除此之外，時脈訊號也可以作為電子裝置之運作的基準時脈。由上述可知，無論即時時鐘或者電子裝置之運作皆以時脈訊號為基準，所以對於即時時鐘而言，時脈訊號之精確度將直接影響其提供的時間是否準確；對於電子裝置而言，時脈訊號之精確度將直接影響電子裝置運作之效能。因此，是以如何針對時脈訊號之誤差進行校正，以維持時脈訊號之精確性，在IC設計產業中向來是工程人員重視的課題之一。

請參閱第一圖，其係傳統校正時脈訊號之設備示意圖。如圖所示，電子裝置1具有一晶片3與一時脈源5，時脈源5提供一時脈訊號至晶片3，該時脈源5可為晶體(Crystal)振盪器。傳統校正時脈訊號之方式是使用一時脈分析裝置(Clock Analyzer)7檢測該時脈源5所產生之該時脈訊號，以檢測出該時脈源5之該時脈訊號的一時脈誤差，之後再透過人為操作之方式將該時脈誤差輸入至該電子裝置1內，該電子裝置1之該晶片3會依據該時脈誤差對 該時脈源5之該時脈訊號進行補償，此方式雖然可達到校正該時脈訊號之該時脈誤差之目的，但鑑於其整體流程過於繁鎖，所以習用校正時脈訊號之方式在實際操作上仍具有需要改進之必要。

習用方式之缺點在於，時脈分析裝置7並不屬電子裝置1本身，且其成本過於昂貴；其次，時脈分析裝置7需要由操作人員進行操作，操作人員需要針對每一電子裝置1進行檢測，再將檢測所得之時脈誤差輸入至每一電子裝置1，如此將徒增人力成本及由人為疏失所產生錯誤之風險；再者，使用時脈分析裝置7所得到之時脈誤差，尚需透過人為操作之方式輸入至電子裝置1，在人力耗損之餘此方式將額外增加時間成本；故，如何針對上述間題而提供一種時脈校正電路與時脈校正方法及其檢測方法，實為本案發明人所欲解決之間題所在。

本發明之一目的，在於提供一種時脈校正電路與方法，其具有時脈誤差檢測及時脈補償之功能，其檢測出一輸入時脈之時脈誤差後，並會依據時脈誤差補償輸入時脈，以產生一輸出時脈，如此降低人力及時間上的成本，並免除因人為疏失所產生之風險，如此可提高時脈的精確度。

本發明再一目的，在於提供一種時脈校正電路與方法，其藉由相對高頻之一參考時脈對一輸入時脈進行檢測，並依據檢測之結果對輸入時脈進行補償，而校正輸入時脈，以提供一輸出時脈。

本發明另一目的，在於提供一種時脈檢測方法，其藉由相對高頻之一參考時脈對一輸入時脈進行檢測，以檢測出輸入時脈的時脈 誤差，如此省略使用價格昂貴之時脈分析裝置。

本發明提供一種時脈校正電路，其包含有一時脈檢測模組、一時脈補償模組及一時脈產生模組。時脈檢測模組依據一參考時脈檢測一輸入時脈，以獲得輸入時脈之一時脈誤差，參考時脈之頻率高於輸入時脈之頻率，而時脈補償模組依據時脈誤差產生一補償訊號，時脈產生模組則依據輸入時脈與補償訊號產生一輸出時脈。

本發明提供一種時脈校正方法，其依據一參考時脈檢測一輸入時脈，以獲得輸入時脈之一時脈誤差，參考時脈之頻率高於輸入時脈之頻率；之後，依據時脈誤差產生一補償訊號，並且依據輸入時脈與補償訊號產生一輸出時脈。藉此，以執行輸入時脈之補償。

本發明提供一種時脈檢測方法，其依據一參考時脈檢測一輸入時脈，以獲得輸入時脈之一時脈誤差，參考時脈之頻率高於輸入時脈之頻率。藉此，以進而執行輸入時脈之誤差的檢測。

1‧‧‧電子裝置

3‧‧‧晶片

5‧‧‧時脈源

7‧‧‧時脈分析裝置

10‧‧‧時脈檢測模組

11‧‧‧計數單元

12‧‧‧比較單元

20‧‧‧時脈補償模組

21‧‧‧處理單元

22‧‧‧第一計數單元

23‧‧‧第二計數單元

30‧‧‧時脈產生模組

31‧‧‧選擇單元

32‧‧‧除頻單元

40‧‧‧除頻模組

41‧‧‧第一除頻單元

42‧‧‧第二除頻單元

50‧‧‧即時時鐘

60‧‧‧輸入時脈源

70‧‧‧參考時脈源

100‧‧‧時脈校正電路

CF1‧‧‧第一補償時脈

CF2‧‧‧第二補償時脈

CFB‧‧‧基礎時脈

CI‧‧‧輸入時脈

Cnt1‧‧‧計數值

Cnt2‧‧‧計數值

CO‧‧‧輸出時脈

CR‧‧‧參考時脈

Err‧‧‧時脈誤差

Ref‧‧‧校正參數

SC‧‧‧補償訊號

ST‧‧‧啟始訊號

第一圖：其係傳統校正時脈訊號之設備示意圖；第二圖：其係本發明時脈校正電路之方塊示意圖；以及第三圖：其係本發明時脈校正電路之詳細方塊示意圖。

為使 貴審查委員對本發明之特徵及所達成之功效有更進一步之瞭解與認識，謹佐以較佳之實施例及配合詳細之說明，說明如後： 請參閱第二圖，其顯示本發明時脈校正電路之方塊示意圖。如圖所示，本發明之時脈校正電路100至少包含有一時脈檢測模組10、一時脈補償模組20及一時脈產生模組30。時脈檢測模組10之輸入端係用以耦接一輸入時脈源60與一參考時脈源70，以接收一輸入時脈CI及一參考時脈CR。輸入時脈源60所產生之輸入時脈CI是提供給電子裝置作為基本時脈，於本實施例中輸入時脈CI是用於產生一輸出時脈CO，以提供至一即時時鐘50，所以輸入時脈CI為待校正之時脈訊號。本實施例是以校正提供至即時時鐘50之輸入時脈CI為例進行說明，而並非限定本發明僅能校正提供至即時時鐘50之輸入時脈CI，本發明可校正提供至其他電子裝置之輸入時脈。輸入時脈源60可為一晶體振盪器。參考時脈源70是高精度之晶體振盪器，其所產生之參考時脈CR為高精度之高頻率時脈訊號。本發明之校正電路100與輸入時脈源60係整合在電子裝置內。例如，校正電路100、輸入時脈源60與即時時鐘50整合在一電子裝置內。

時脈檢測模組10依據參考時脈CR對輸入時脈CI進行檢測，以獲得輸入時脈CI之頻率與一標準頻率之間的誤差，並在時脈檢測模組10之輸出端輸出該輸入時脈CI之一時脈誤差Err，其即表示輸入時脈CI之頻率與標準頻率之間的誤差。在本發明之一實施例中，參考時脈CR之頻率係10M赫茲(Hz)，而輸入時脈CI之標準頻率係32K Hz，即為32768Hz，然而輸入時脈源60會因為製造上的誤差或者電容匹配、溫度等等其他原因，而使得時脈源60所產生之輸入時脈CI的頻率與標準頻率32768Hz有所差異。由上述可知，參考時脈CR之頻率係相對高於輸入時脈CI之頻率，本發明之技術 特徵在於利用更精準之高頻率參考時脈CR而對輸入時脈CI進行檢測，而依其檢測之結果隨即輸出時脈誤差Err。時脈檢測模組10之詳細檢測方式將會於後有詳細說明。

承上所述，時脈補償模組20之輸入端係用以接收時脈誤差Err，並依據時脈誤差Err在時脈補償模組20之輸出端產生一補償訊號SC。時脈產生模組30則用以依據輸入時脈CI與補償訊號SC而在時脈產生模組30之輸出端產生輸出時脈CO，以提供至即時時鐘50。

本發明之時脈校正電路100更進一步的包含一除頻模組40，其輸入端係用以接收輸入時脈CI，而除頻輸入時脈CI，以在其輸出端產生一第一補償時脈CF1及一基礎時脈CFB，並將第一補償時脈CF1輸入至時脈產生模組30之輸入端，以及將基礎時脈CFB輸入至時脈補償模組20及時脈產生模組30之輸入端。時脈補償模組20會進一步依據基礎時脈CFB產生補償訊號SC。由於基礎時脈CFB是由除頻模組40除頻輸入時脈CI所產生，所以基礎時脈CFB是關聯於輸入時脈CI，因此即表示時脈補償模組20是進一步依據輸入時脈CI產生補償訊號SC。

時脈產生模組30進一步接收一第二補償時脈CF2，時脈產生模組30會依據補償訊號SC選擇第一補償時脈CF1或第二補償時脈CF2，並依據第一補償時脈CF1或第二補償時脈CF2產生輸出時脈CO，如此即是依據輸入時脈CI之時脈誤差Err對輸出時脈CO進行補償，其相當於對輸入時脈CI進行補償，而時脈產生模組30產生之輸出時脈CO之頻率即符合所需之頻率。第一補償時脈CF1之頻率高於第二補償時脈CF2之頻率。當時脈補償模組20之補償訊號SC表示不需補償輸出時脈CO時，時脈產生模組30依據補償訊號SC選擇基 礎時脈CFB，並依據基礎時脈CFB產生輸出時脈CO。由於基礎時脈CFB與第一補償時脈CF1皆是由除頻模組40除頻輸入時脈CI所產生，所以基礎時脈CFB與第一補償時脈CF1是關聯於輸入時脈CI，因此即表示時脈產生模組30是依據輸入時脈CI與補償訊號SC產生輸出時脈CO。

請同時參閱第二圖及第三圖，其中第三圖顯示本發明之時脈校正電路之詳細方塊示意圖。如圖所示，本發明之時脈檢測模組10包含有一計數單元11及一比較單元12。計數單元11之輸入端係用以接收輸入時脈CI及參考時脈CR，計數單元11並依據一計數參數對輸入時脈CI及參考時脈CR進行計數，此計數參數是決定計數單元11之計數時間，所以計數單元11依據計數參數計數輸入時脈CI的時脈及參考時脈CR的時脈。此外，計數單元11會輸出一計數值Cnt1，此計數值Cnt1係表示計數單元11依據計數參數計數參考時脈CR之時脈的計數結果(計數數量)。比較單元12之輸入端則用以接收一校正參數Ref及計數單元11之計數值Cnt1，並對校正參數Ref及計數值Cnt1進行比較，以在比較單元12之輸出端輸出時脈誤差Err。

以下係舉列說明，在本發明之一實施例中，計數單元11係分別對頻率10M Hz之參考時脈CR及頻率應為32768Hz(32K Hz)之輸入時脈CI進行計數，計數參數設定為計數輸入時脈CI之第N個時脈，N大於0且為整數，設定計數單元11計數輸入時脈CI之N個時脈即決定計數單元11之計數時間。計數單元11同時計數輸入時脈CI及參考時脈CR，待計數單元11計數輸入時脈CI之時脈的數量達到設定之計數參數時，計數單元11即停止計數，並輸出計數單元11 計數參考時脈CR之時脈的計數結果，即輸出計數值Cnt1。由上述可知，計數單元11依據參考時脈CR、輸入時脈CI與預定之計數參數進行計數，並輸出計數值Cnt1。

比較單元12之校正參數Ref是由參考時脈CR之頻率、標準頻率與計數參數所決定，校正參數Ref可表示為如下：Ref=(HF/LF)×T HF為參考時脈CR之頻率；LF為標準頻率；T為計數參數(計數週期)。於本發明之一實施例中，計數參數T設定為輸入時脈CI之第N個時脈，其也表示標準時脈之第N個時脈。由上述方程式可知，校正參數Ref表示標準時脈之第N個時脈所對應之參考時脈CR之時脈的數量，所以若輸入時脈CI之頻率與標準頻率沒有差異下，計數單元11計數到輸入時脈CI之第N個時脈時，計數單元11計數參考時脈CR之時脈的數量應等於校正參數Ref。反之，若輸入時脈CI之頻率與標準頻率有差異下，計數單元11計數到輸入時脈CI之第N個時脈時，計數單元11計數參考時脈CR之時脈的數量不會等於校正參數Ref，也就是計數單元11輸出之計數值Cnt1不會等於校正參數Ref。以前述所舉例子來說，HF為10M Hz；LF為32768Hz(32K Hz)。

比較單元12比較計數值Cnt1與校正參數Ref所得到之時脈誤差Err即表示於計數週期(計數參數T)下，輸入時脈CI之頻率與標準頻率之間的誤差，而此時脈誤差Err會為正值或者為負值，正值表示於計數週期內(輸入時脈CI之第N個時脈)，輸入時脈CI之第N個時脈所對應之參考時脈CR之脈波數大於校正參數Ref，即表示輸入時脈CI之週期較長而頻率低於標準頻率。反之，時脈誤差 Err為負值則表示輸入時脈CI之週期較短而頻率高於標準頻率。

時脈檢測模組10所得之時脈誤差Err是計數單元11的計數值Cnt1與校正參數Ref的差異值，計數值Cnt1是輸入時脈CI之第N個時脈所對應之參考時脈CR之時脈的數量，而校正參數Ref是標準時脈之第N個時脈所對應之參考時脈CR之時脈的數量，所以時脈誤差Err之值的依據是參考時脈CR的脈波。參考時脈CR的頻率(HF)為標準頻率(LF)的M倍(HF/LF)，也就是參考時脈CR的週期為標準週期之1/M倍。在M倍之計數週期(計數參數T)下((HF/LF)×T)，輸入時脈CI的時脈誤差會累積為M倍的原先時脈誤差Err，時脈檢測模組10所得之時脈誤差Err之值可以表示輸入時脈CI在M倍之計數週期(M*T)下的誤差值，但其依據是標準時脈(輸入時脈CI)的脈波。如上述方程式所示，M倍之計數週期(M*T)即等於校正參數Ref。

本發明之參考時脈源70是位於電子裝置外部，而額外提供參考時脈CR至時脈檢測模組10，以檢測電子裝置內部之輸入時脈源60所提供之輸入時脈CI。當時脈檢測模組10檢測完輸入時脈CI後，時脈檢測模組10會將時脈誤差Err提供至時脈補償模組20，並儲存於時脈補償模組20。如此，參考時脈源70即可停止提供參考時脈CR至時脈檢測模組10，此時即可以移除參考時脈源70。由此可知，操作人員不需要使用價格昂貴之時脈分析裝置檢測輸入時脈源60所產生之輸入時脈CI，也不需要操作人員輸入誤差值於電子裝置內。因而，本發明可降低檢測設備之成本、人為所產生之錯誤的風險以及時間的耗費，如此可提高檢測之效率與精確度。

本發明之時脈補償模組20包含有一處理單元21、一第一計數單元 22及一第二計數單元23。處理單元21同時具有運算及暫存之功能，其輸入端係用以接收時脈誤差Err，以儲存時脈誤差Err，處理單元21依據時脈誤差Err產生補償訊號SC。第一計數單元22之輸入端係用以接收除頻模組40所產生之一基礎時脈CFB。除頻模組40除頻輸入時脈CI而產生基礎時脈CFB，所以基礎時脈CFB是關聯於輸入時脈CI。第一計數單元22依據基礎時脈CFB進行計數，而計數至校正參數Ref，此即相當於計數M倍之計數週期(計數參數T)。由於基礎時脈CFB相關聯於輸入時脈CI，所以第一計數單元22相當於是依據輸入時脈CI進行計數，而計數至校正參數Ref。於本發明之一實施例中，輸入時脈CI之頻率為32KHz，而基礎時脈CFB之頻率為256Hz。

第一計數單元22於完成計數之時點下，第一計數單元22之輸出端產生一啟始訊號ST。第二計數單元23之輸入端用以接收啟始訊號ST及處理單元21所傳送的計數參數，此計數參數為時脈誤差Err之絕對值，第二計數單元23受驅動於啟始訊號ST，以依據基礎時脈CFB開始計數直至計數的數量等於計數參數(時脈誤差Err)為止。於本發明之一實施例中，第二計數單元23為一下數器，所以第二計數單元23會下數時脈誤差Err之絕對值直至歸零。第二計數單元23並於計數時，在其輸出端產生一計數值Cnt2至處理單元21，處理單元21依據計數值Cnt2而在處理單元21之輸出端產生補償訊號SC。換言之，處理單元21在第二計數單元23之計數期間產生補償訊號SC，以提供補償訊號SC至時脈產生模組30。如此，時脈產生模組30在第二計數單元23之計數期間會依據補償訊號SC與輸入時脈CI產生輸出時脈CO。

本發明之時脈產生模組30包含有一選擇單元3及一除頻單元32。選擇單元3之輸入端用以接收第一補償時脈CF1、第二補償時脈CF2、基礎時脈CFB及補償訊號SC。第一補償時脈CF1是由除頻模組40除頻輸入時脈CI所產生，第一補償時脈CF1之頻率高於基礎時脈CFB與第二補償時脈CF2的頻率。於本發明之一實施例中，第一補償時脈CF1之頻率為512Hz，基礎時脈CFB之頻率為256Hz，而第二補償時脈CF2之頻率為0Hz，第二補償時脈CF2之準位為持續高準位或者低準位。選擇單元3依據補償訊號SC選擇第一補償時脈CF1、第二補償時脈CF2或基礎時脈CFB，以在選擇單元31之輸出端輸出所選擇之時脈。除頻單元32之輸入端用以接收選擇單元31所選擇之時脈，除頻單元32除頻選擇單元32輸出之時脈，以在其輸出端產生輸出時脈CO，而提供至即時時鐘50。於本發明之一實施例中，輸出時脈CO之頻率應為16Hz。

本發明之除頻模組40包含有一第一除頻單元41及一第二除頻單元42。第一除頻單元41之輸入端係用以接收輸入時脈CI，以對輸入時脈CI進行除頻，而在第一除頻單元41之輸出端產生第一補償時脈CF1。於本發明之一實施例中，第一除頻單元41為1/64除頻器，以對頻率應為32K Hz之輸入時脈CI進行除頻，而產生頻率為512Hz的第一補償時脈CF1。第二除頻單元42之輸入端則用以接收第一補償時脈CF1，以對第一補償時脈CF1進行除頻，而在第二除頻單元42之輸出端產生基礎時脈CFB。於本發明之一實施例中，第二除頻單元42為1/2除頻器，以對頻率為512Hz之第一補償時脈CF1進行除頻，而產生頻率為256Hz的基礎時脈CFB。另外，時脈產生模組30之除頻單元32為1/16除頻器。

由上述說明可知，在M倍(參考時脈CR的頻率HF/標準頻率LF)之計數週期(計數參數T)下，時脈誤差Err之值的依據可看為標準時脈(輸入時脈CI)的脈波，其表示在M倍之計數週期(M*T)下，輸入時脈CI之脈波數與標準時脈之脈波數的相差值會為時脈誤差Err的絕對值。所以，本發明之一實施例中，時脈補償模組20會於M倍之計數週期(M*T)下，依據時脈誤差Err產生補償訊號SC，而時脈產生模組30在M倍之計數週期下依據補償訊號SC對輸入時脈CI進行補償，如此即可補償輸入時脈CI之時脈誤差Err，而產生精確高之輸出時脈CO。校正電路100未對輸入時脈CI進行補償時，選擇單元31選擇基礎時脈CFB(256Hz)並輸出至除頻單元32(1/16除頻器)，除頻單元32除頻基礎時脈CFB而產生輸出時脈CO(16Hz)。本發明之校正電路100的整體運作說明如後。

如同前述之方程式所示，M倍(參考時脈CR的頻率HF/標準頻率LF)之計數週期(計數參數T)即為校正參數Ref。所以，第一計數單元22會依據基礎時脈CFB進行計數，直到計數基礎時脈CFB之脈波的數量等於校正參數Ref為止。此時，第一計數單元22會發送啟始訊號ST至第二計數單元23，並且第一計數單元22重新計數。第二計數單元23受啟始訊號ST驅動而進行計數，其依據基礎時脈CFB進行計數，直到計數基礎時脈CFB之脈波的數量等於時脈誤差Err之絕對值為止，第二計數單元23於計數時會發送計數值Cnt2至處理單元21。處理單元21會依據計數值Cnt2產生補償訊號SC，以對輸入時脈CI進行補償直到第二計數單元23停止計數。

處理單元21具有負值與正值之儲存功能，以儲存負或正之時脈誤差Err。處理單元21會判斷時脈誤差Err為負值或正值，以得知輸 入時脈CI之頻率是高於標準頻率或者低於標準頻率，而在第二計數單元23之計數期間對應產生補償訊號SC。若時脈誤差Err為負值，則表示輸入時脈CI之頻率高於標準頻率，處理單元21所產生之補償訊號SC會指示選擇單元31選擇頻率為0Hz之第二補償時脈CF2，而輸出至除頻單元32，如此輸入至除頻單元32之時脈訊號的頻率即被降低，以降低輸出時脈CO之頻率，其即針對輸入時脈CI之頻率作補償。舉例來說，當時脈誤差Err為負4，即表示在M倍之計數週期(M*T)下，輸入時脈CI之脈波數與標準時脈之脈波數的相差值會為時脈誤差Err的絕對值而為4，其表示在M倍之計數週期(M*T)下，輸入時脈CI之脈波數比標準時脈之脈波數多了四個，所以只要在M倍之計數週期(M*T)下減少輸入時脈CI之四個脈波數，如此即可補償輸入時脈CI之頻率。

當校正電路100(如第三圖所示)未補償輸入時脈CI時，第一除頻單元41與第二除頻單元42除頻輸入時脈CI所產生之基礎時脈CFB會經由選擇單元31輸出。於此實施例中，基礎時脈CFB之頻率應為256Hz，但因輸入時脈CI具有時脈誤差Err，時脈誤差Err為負4，所以基礎時脈CFB之頻率會高於標準時脈(標準32KHz)經128/1除頻後所得之時脈訊號(標準256Hz時脈訊號)的頻率。在M倍之計數週期(M*T)下，基礎時脈CFB之脈波數比標準256Hz時脈訊號之脈波數多了四個。時脈校正電路100補償基礎時脈CFB之誤差時，處理單元21輸出之補償訊號SC驅使選擇單元3輸出頻率為0Hz之第二補償時脈CF2，而取代基礎時脈CFB作為輸入至除頻單元32之時脈訊號，以降低輸入至除頻單元32之時脈訊號的頻率，而降低之數量決定於第二計數單元23之計數週期，其即為時脈 誤差Err。

於此實施例中，時脈誤差Err為負4，第二計數單元23會計數基礎時脈CFB之四個時脈，選擇單元31在第二計數單元23之計數週期內依據補償訊號SC而輸出頻率為0Hz之第二補償時脈CF2，如此相對於基礎時脈CFB即會減少四個脈波數輸入至除頻單元32，因而即可補償基礎時脈CFB之頻率，也就相當於補償輸入時脈CI之頻率。在第二計數單元23停止計數後，即完成此階段之補償，選擇單元31會改以選擇基礎時脈CFB(256Hz)輸出，而作為輸入至除頻單元32之時脈訊號。

基於上述說明可知，在時脈誤差Err為正值時，其表示輸入時脈CI之頻率低於標準頻率，處理單元21所產生之補償訊號SC會指示選擇單元31選擇頻率為512Hz之第一補償時脈CF1而取代基礎時脈CFB，用於作為輸入至除頻單元32之時脈訊號，以增加輸入至除頻單元32之時脈訊號的頻率，而增加輸出時脈CO之頻率，如此即針對輸入時脈CI之頻率作補償。

當時脈誤差Err為正4，第二計數單元23會計數基礎時脈CFB之四個時脈(計數週期)，選擇單元3在第二計數單元23之計數週期內依據補償訊號SC輸出第一補償時脈CF1至除頻單元32，如此在第二計數單元23之計數週期內輸入至除頻單元32之時脈訊號之脈波數會比基礎時脈CFB增加四個，以補足原先缺少之四個脈波數，如此即可補償基礎時脈CFB之頻率，如此相對補償輸入時脈CI之頻率。在第二計數單元23停止計數後，即完成此階段之補償，選擇單元3會改以選擇基礎時脈CFB(256Hz)而輸出，以作為輸入至除頻單元32之時脈訊號。

請復參閱第二圖與第三圖，本發明之除頻模組40並非為時脈校正電路100之必要電路。時脈補償模組20與時脈產生模組30可接收輸入時脈CI，而以輸入時脈CI為依據進行前述之運作。時脈產生模組30之除頻單元32之除頻率會隨之改變，以產生所需頻率之輸出時脈CO。此外，當直接以輸入時脈CI作為第一補償時脈CF1時，除頻單元32會以第一補償時脈CF1之上緣與下緣為依據進行除頻，即把第一補償時脈CF1之頻率認定為輸入時脈CI之頻率的兩倍，如此即可達成前述對輸入時脈CI的補償。

另外，時脈補償模組20之第一計數單元22之計數週期不一定是等於校正參數Ref，其可以是與校正參數Ref成比例，例如第一計數單元22之計數週期為校正參數Ref的一半，如此第二計數單元23之計數週期也會是時脈誤差Err的一半，如此也能達成前述對輸入時脈CI的補償。

綜上所述，本發明提供之時脈檢測方法是利用高精準度之高頻率參考時脈對輸入時脈進行檢測，以得知輸入時脈之時脈誤差，如此便於檢測，而不需要使用價格昂貴之時脈分析裝置檢測輸入時脈。此外，本發明之時脈校正電路與方法會儲存輸入時脈之時脈誤差，並依據時脈誤差對輸入時脈進行補償，如此即可校正輸出時脈。

本發明係實為一具有新穎性、進步性及可供產業利用者，應符合我國專利法所規定之專利申請要件無疑，爰依法提出發明專利申請，祈 鈞局早日賜准專利，至感為禱。

10‧‧‧時脈檢測模組

20‧‧‧時脈補償模組

30‧‧‧時脈產生模組

40‧‧‧除頻模組

50‧‧‧即時時鐘

60‧‧‧輸入時脈源

70‧‧‧參考時脈源

100‧‧‧時脈校正電路

CF1‧‧‧第一補償時脈

CF2‧‧‧第二補償時脈

CFB‧‧‧基礎時脈

CI‧‧‧輸入時脈

CO‧‧‧輸出時脈

CR‧‧‧參考時脈

Err‧‧‧時脈誤差

SC‧‧‧補償訊號

Claims (17)

1. 一種時脈校正電路，包含：一時脈檢測模組，依據一參考時脈檢測一輸入時脈，及計數該參考時脈之時脈的數量，以獲得該輸入時脈之一時脈誤差，其中該參考時脈之頻率係高於該輸入時脈之頻率；一時脈補償模組，依據該時脈誤差產生一補償訊號；以及一時脈產生模組，依據該輸入時脈與該補償訊號產生一輸出時脈。
2. 如申請專利範圍第1項所述之時脈校正電路，其中該時脈檢測模組包含：一計數單元，依據該參考時脈、該輸入時脈與一計數參數進行計數，並輸出一計數值，該計數參數決定該計數單元之計數時間；以及一比較單元，比較一校正參數及該計數值而產生該時脈誤差。
3. 如申請專利範圍第2項所述之時脈校正電路，其中該計數單元計數該輸入時脈之時脈的數量與該參考時脈之時脈的數量，當該計數單元計數該輸入時脈之時脈的數量至該計數參數時，該計數單元輸出計數該參考時脈之時脈的一計數數量為該計數值，並提供至該比較單元，該比較單元比較該校正參數與該計數單元輸出之該計數值，而產生該時脈誤差。
4. 如申請專利範圍第1項所述之時脈校正電路，其中該時脈補償模組包含： 一處理單元，依據該時脈誤差產生該補償訊號；一第一計數單元，依據該輸入時脈進行計數，當該第一計數單元計數至一校正參數時，輸出一啟始訊號；以及一第二計數單元，受驅動於該啟始訊號，而直到計數的數量達該時脈誤差為止；其中，該時脈產生模組於該第二計數單元計數期間，依據該輸入時脈與該補償訊號產生該輸出時脈。
5. 如申請專利範圍第4項所述之時脈校正電路，更進一步包含一除頻模組，其除頻該輸入時脈，以產生一基礎時脈，並輸入該基礎時脈至該第一計數單元與該第二計數單元，該第一計數單元與該第二計數單元依據該基礎時脈進行計數。
6. 如申請專利範圍第1項所述之時脈校正電路，其中該時脈產生模組依據該補償訊號選擇一第一補償時脈或一第二補償時脈，並依據該第一補償時脈或該第二補償時脈產生該輸出時脈，該第一補償時脈之頻率高於該第二補償時脈之頻率，該第一補償時脈是依據該輸入時脈所產生。
7. 如申請專利範圍第6項所述之時脈校正電路，其中當該時脈誤差表示該輸入時脈之頻率低於一標準頻率時，該時脈產生模組依據該補償訊號選擇該第一補償時脈，並依據該第一補償時脈產生該輸出時脈；當該時脈誤差表示該輸入時脈之頻率高於該標準頻率時，該時脈產生模組依據該補償訊號選擇該第二補償時脈，並依據該第二補償時脈產生該輸出時脈。
8. 如申請專利範圍第6項所述之時脈校正電路，更進一步包含：一除頻模組，除頻該輸入時脈，以產生該第一補償時脈。
9. 如申請專利範圍第6項所述之時脈校正電路，其中該時脈產生模 組包含：一選擇單元，依據該補償訊號選擇該第一補償時脈、該第二補償時脈或一基礎時脈，該基礎時脈是依據該輸入時脈所產生，該基礎時脈之頻率低於該第一補償時脈之頻率，而高於該第二補償時脈之頻率；以及一除頻單元，除頻該選擇單元選擇之該第一補償時脈、該第二補償時脈或該基礎時脈，以產生該輸出時脈。
10. 一種時脈校正方法，包含以下步驟：依據一參考時脈檢測一輸入時脈，及計數該參考時脈之時脈的數量，以獲得該輸入時脈之一時脈誤差，其中該參考時脈之頻率係高於該輸入時脈之頻率；依據該時脈誤差產生一補償訊號；以及依據該輸入時脈與該補償訊號產生一輸出時脈。
11. 如申請專利範圍第10項所述之時脈校正方法，其中獲得該輸入時脈之該時脈誤差之步驟係包含：依據該參考時脈、該輸入時脈與一計數參數進行計數，並輸出一計數值，該計數參數決定計數時間；以及比較一校正參數及該計數值而產生該時脈誤差。
12. 如申請專利範圍第10項所述之時脈校正方法，進一步更包含：依據該輸入時脈進行一第一計數，當計數至一校正參數時，輸出一啟始訊號；以及依據該啟始訊號開始進行一第二計數，進行該第二計數是依據該輸入時脈而計數，直到該第二計數之計數的數量達該時脈誤差為止；其中，於進行該第二計數的期間，依據該輸入時脈與該補償訊號 產生該輸出時脈。
13. 如申請專利範圍第10項所述之時脈校正方法，其中依據該輸入時脈與該補償訊號產生一輸出時脈之步驟中，提供一第一補償時脈與一第二補償時脈，並依據該補償訊號選擇該第一補償時脈或該第二補償時脈，且依據該第一補償時脈或該第二補償時脈產生該輸出時脈，該第一補償時脈之頻率高於該第二補償時脈之頻率，該第一補償時脈是依據該輸入時脈所產生，當該時脈誤差表示該輸入時脈之頻率低於一標準頻率時，依據該補償訊號選擇該第一補償時脈，並依據該第一補償時脈產生該輸出時脈；當該時脈誤差表示該輸入時脈之頻率高於該標準頻率時，依據該補償訊號選擇該第二補償時脈，並依據該第二補償時脈產生該輸出時脈。
14. 如申請專利範圍第13項所述之時脈校正方法，其進一步更包含：除頻該第一補償時脈或該第二補償時脈，以產生該輸出時脈。
15. 一種時脈檢測方法，包含以下步驟：依據一參考時脈檢測一輸入時脈，及計數該參考時脈之時脈的數量，以獲得該輸入時脈之一時脈誤差，其中該參考時脈之頻率係高於該輸入時脈之頻率。
16. 如申請專利範圍第15項所述之時脈檢測方法，其進一步包含：依據該參考時脈、該輸入時脈與一計數參數進行計數，並輸出一計數值，該計數參數決定計數時間；以及比較一校正參數及該計數值而產生該時脈誤差。
17. 如申請專利範圍第16項所述之時脈檢測方法，其進一步包含計數該輸入時脈之時脈的數量與該參考時脈之時脈的數量，當計數該輸入時脈之時脈的數量至該計數參數時，輸出計數該參考時脈之時脈的一計數數量為該計數值，比較該校正參數與該計數值，而 產生該時脈誤差。