TWI599172B - 用於偵測邏輯訊號之方法與裝置 - Google Patents

Description

用於偵測邏輯訊號之方法與裝置

本發明是關於邏輯訊號的偵測。

本技術領域具有通常知識者能夠瞭解本揭露內容中微電子領域的用語與基本概念，所述用語與基本概念像是電壓、電流、訊號、負載、邏輯訊號、時脈、跳變點（trip point）、反相器、緩衝器、節點、傳輸線、特性阻抗、輸入阻抗、輸出阻抗、互斥或閘（XOR gate）、資料正反器（data flip flop）、數位至類比轉換器以及多工器。諸如此類的用語與基本概念對本領域具有通常知識者而言是顯而易知的，因此相關細節在此將不予贅述。

圖1顯示一邏輯訊號傳輸系統100之一示意圖。所述系統100包含：一驅動電路110，其包含一反相器111用來接收一邏輯訊號D以及用來輸出一來源電壓V_S 至一第一電路節點121；一負載130，其包含一資料偵測器131用來從一第二電路節點122接收一負載電壓V_L ；以及一特性阻抗為Z₀ 之傳輸線120，用來提供該第一電路節點121與該第二電路節點122之間的耦接。所述邏輯訊號D是由驅動電路110傳輸，經由傳輸線120到達負載130，藉此該負載電壓V_L 可代表該邏輯訊號D的一反相訊號。為確保訊號傳輸的品質良好，驅動電路110的輸出阻抗（於圖1中標示為Z_S ）被適當設定以大略地匹配特性阻抗Z₀ ，此外接收器（即前述負載）130之輸入阻抗（於圖1中標示為Z_L ）也被適當設定以大略地匹配特性阻抗Z₀ 。於實務上，在傳輸路徑上總是會有一些寄生電容（未顯示於圖1，但對本領域具有通常知識者而言顯而易知），該些寄生電容會引起符元間干擾（inter-symbol interference, ISI），且會惡化該負載電壓V_L 的訊號完整度，以及會使資料偵測器131之資料偵測錯誤的可能性上升。

後續揭露的方法與裝置是用來改善邏輯訊號。

本發明之一目的在於使用一三階分割器來辨識一邏輯訊號的轉變，並藉此改善解析該邏輯訊號的準確性。

本發明之一目的在於使用一三點三階分割器來偵測一邏輯訊號之一時序（timing）。

本發明之一目的在於藉由使用一三點三階分割器來為一邏輯訊號執行時脈資料回復。

本發明之一目的在於建立一第一參考電壓、一第二參考電壓、一第一時脈、一第二時脈以及一第三時脈，從而對一邏輯訊號執行一三點三階分割操作，藉此該三點三階分割操作之結果能夠導向該邏輯訊號之一最佳解析度。

於一實施例中，一邏輯傳輸系統包含：一驅動器，用來接收一來源資料以及於一第一節點輸出一第一電壓；一傳輸線，具有一特性阻抗，用來耦接該第一節點與一第二節點；一三點三階分割器，用來於該第二節點接收一第二電壓，以及用來依據一第一參考電壓、一第二參考電壓、一第一時脈、一第二時脈以及一第三時脈輸出一第一三元訊號、一第二三元訊號以及一第三三元訊號；以及一時脈資料回復（clock-data recovery, CDR）單元，用來接收一參考時脈、該第一三元訊號、該第二三元訊號以及該第三三元訊號，並輸出一回復資料、該第一參考電壓、該第二參考電壓、該第一時脈、該第二時脈以及該第三時脈。於一實施例中，該時脈資料回復單元包含：一延遲鏈，用來接收該參考時脈，以及用來依據一第一延遲碼、一第二延遲碼以及一第三延遲碼分別輸出該第一時脈、該第二時脈以及該第三時脈；一解析電路，用來接收該第一三元訊號、該第二三元訊號以及該第三三元訊號，並用來輸出該回復資料、一第一替代回復資料以及一第二替代回復資料；以及一數位訊號處理（digital signal processing, DSP）單元，用來接收該回復資料、該第一替代回復資料以及該第二替代回復資料，並用來輸出該第一延遲碼、該第二延遲碼、該第三延遲碼、該第一參考電壓以及該第二參考電壓。於一實施例中，該數位訊號處理單元適應性地調整（adapt）該第一延遲碼、該第二延遲碼以及該第三延遲碼，藉此該第一替代回復資料與該第二替代回復資料有相同機率與該回復資料吻合。於一實施例中，該數位訊號處理單元適應性地調整該第一參考電壓，藉此當該回復資料於一先前時脈週期中為一第一邏輯狀態時，該第一替代回復資料與該第二替代回復資料有相同機率與該回復資料吻合。於一實施例中，該數位訊號處理單元適應性地調整該第二參考電壓，藉此當該回復資料於該先前時脈週期中為一第二邏輯狀態時，該第一替代回復資料與該第二替代回復資料有相同機率與該回復資料吻合。

於一實施例中，一種方法包含下列步驟：接收一來源資料；依據該來源資料於一第一節點驅動一第一電壓；經由一傳輸線傳播該第一電壓至一第二節點以建立一第二電壓，其中該傳輸線具有一特性阻抗；藉由一分流電阻（shunt resistor）分流（shunt）該第二節點，其中該分流電阻之阻抗大略等同於該特性阻抗；基於比較該第二電壓與一第一參考電壓以及比較該第二電壓與一第二參考電壓，依據一第一時脈、一第二時脈以及一第三時脈將該第二電壓分別分割（slice）為一第一三元訊號、一第二三元訊號以及一第三三元訊號；基於分析該第一三元訊號、該第二三元訊號以及該第三三元訊號，解析（resolve）一回復資料、一第一替代回復資料以及一第二替代回復資料；以及依據該回復資料、該第一替代回復資料以及該第二替代回復資料之間的一關係，適應性地調整（adapt）該第一參考電壓、該第二參考電壓、該第一時脈、該第二時脈以及該第三時脈。於一實施例中，該第一時脈、該第二時脈以及該第三時脈被適應性地調整，藉此該第一替代回復資料以及該第二替代回復資料有相同機率與該回復資料吻合。於一實施例中，該第一參考電壓被適應性地調整，藉此當該回復資料於一先前時脈週期中為一第一邏輯狀態時，該第一替代回復資料以及該第二替代回復資料有相同機率與該回復資料吻合。於一實施例中，該第二參考電壓被適應性地調整，藉此當該回復資料於該先前時脈週期中為一第二邏輯狀態時，該第一替代回復資料以及該第二替代回復資料有相同機率與該回復資料吻合。

本發明是關於邏輯訊號的接收。儘管本說明書提及數個本發明之實施範例，其涉及本發明實施時的較佳模式，然而本發明可藉由許多方式來實現，亦即本發明並不受限於後述之特定實施範例或特定方式，其中該特定實施範例或方式載有被實施的技術特徵。此外，已知的細節不會被顯示或說明，藉此避免妨礙本發明之特徵的呈現。

於本揭露中，一邏輯訊號是一具有「高」、「低」準位狀態的訊號，其亦可表述為準位「1」與準位「0」。為了說明簡潔，當一邏輯訊號處於「高」（「低」）準位狀態，我們可以簡單地說此邏輯訊號為「高」（「低」），或說此邏輯訊號為「1」（「0」）。另外，同樣為了說明簡潔，我們偶爾會省略引號，並簡單地說該邏輯訊號為高（低），或說該邏輯訊號為1（0），同時可以瞭解上述說明方式是用於上下文脈絡中說明該邏輯訊號之準位狀態。一邏輯訊號可藉由一電壓來實施；當該電壓高於（低於）一接收邏輯裝置之一關聯跳變點（associated trip point），該邏輯訊號即為高（低），其中該接收邏輯裝置接收並處理該邏輯訊號。為了說明簡潔，所述關聯跳變點可簡單地說是該邏輯訊號的跳變點。於本揭露中，一第一邏輯訊號的跳變點可以不必等同於一第二邏輯訊號的跳變點。

一時脈訊號是一週期性邏輯訊號。

若該邏輯訊號為「高」準位（或說準位「1」），其代表「確立」（asserted）；若該邏輯訊號為「低」準位（或說準位「0」），其代表「解除確立」（de-asserted）。

圖2A為依據本發明之一實施例所顯示之一邏輯訊號傳輸系統（或稱為邏輯訊號傳輸裝置）200之示意圖。此邏輯傳輸系統200包含：一驅動器210（於本特定實施例中包含一反相器211），被適當設定（configured）以接收一來源資料SD（其是一邏輯訊號）以及於一第一電路節點221輸出一第一電壓V1；一接收器230，被適當設定以於一第二電路節點222接收一第二電壓V2，並輸出一回復資料（recovered data）RD；一傳輸線220，具有一特性阻抗Z₀ ，被適當設定以耦接該第一電路節點221與一第二電路節點222。上述來源資料SD是由該驅動器210所傳輸，並經由該傳輸線220到達該接收器230，藉此該第二電壓V2可代表該來源資料SD的一反相訊號。

所述接收器230包含：一阻抗匹配網路231（於本特定實施例中包含一電阻231A並聯連接（shunt）至V_DD ，該V_DD 於本揭露中表示一電源供應節點），被適當設定以使該接收器230之輸入阻抗ZL大略等同於該特性阻抗Z₀ ；一三點三階分割器（three-point three level slicer）233，被適當設定以接收該第二電壓V2，以及用來分別依據一第一時脈CK1所定義之一第一時序（timing）、一第二時脈CK2所定義之一第二時序以及一第三時脈CK3所定義之一第三時序來比較該第二電壓V2與一第一參考電壓VR1以及比較該第二電壓V2與一第二參考電壓VR0，藉此輸出一第一三元（ternary）訊號S1[1:0]、一第二三元訊號S2[1:0]以及一第三三元訊號S3[1:0]；一時脈資料回復（clock-data recovery, CDR）單元235，被適當設定以接收該第一三元訊號S1[1:0]、該第二三元訊號S2[1:0]、該第三三元訊號S3[1:0]以及一參考時脈CK，並輸出該回復資料RD、該第一參考電壓VR1、該第二參考電壓VR0、該第一時脈CK1、該第二時脈CK2以及該第三時脈CK3。

為說明簡潔起見，於接下來的本揭露中，會使用下列簡稱：該第二電壓V2簡稱為V2；該第一時脈CK1簡稱為CK1；該第二時脈CK2簡稱為CK2；該第三時脈CK3簡稱為CK3；該第一三元訊號S1[1:0]簡稱為S1[1:0]；該第二三元訊號S2[1:0]簡稱為S2[1:0]；該第三 元訊號S3[1:0]簡稱為S3[1:0]；該第一參考電壓VR1簡稱為VR1；以及該第二參考電壓VR0簡稱為VR0。

一三元訊號是一種具有三種可能的值的訊號，且可由一二位元（two-bit）訊號來表示。於本揭露中，一匯流排標記被用來描述一多位元（multi-bit）訊號，舉例而言，S1[1:0]（S2[1:0]、S3[1:0]）為一二位元訊號，其包含一第一位元S1[1]（S2[1]、S3[1]）以及一第二位元S1[0]（S2[0]、S3[0]）。

前述接收器230之一關鍵特徵在於該CDR單元235是基於一三點三階分割操作的結果來執行一時脈資料回復操作，其中該三點三階分割操作是由該三點三階分割器233來執行，此外該CDR單元235是以一閉迴路（closed-loop）方式來調整該三點三階分割器233，藉此將該時脈資料回復的性能最佳化。通常而言，一三階分割器會依據二個參考電壓將一輸入訊號分割成一三元訊號，該三元訊號具有三種可能的值；一三點分割器會在三個時間點（timing instant）分割一輸入訊號；以及一三點三階分割器會分別於三個時間點將一輸入訊號分割成三個三元訊號，其中每個三元訊號具有三種可能的值。此處，就前述的三點三階分割器233而言：輸入訊號為V2、二參考電壓為VR1與VR0、三個三元訊號為S1[1:0]、S2[1:0]與S3[1:0]、以及三個時間點是分別由CK1、CK2與CK3來定義。

圖2B顯示第二電壓V2之波形的範例以及三種時脈CK1、CK2與CK3的時序圖。這樣的波形通常被稱為一「眼圖（eye diagram）」，且可藉由示波器而被觀察到。由於本領域具有通常知識者熟知「眼圖」的含義，其細節在此不予贅述。

在前述二參考電壓VR1與VR0中，VR1是一高參考電壓，用來辨識V2的一高至低轉變（high-to-low transition），VR0則是一低參考電壓，用來辨識V2的一低至高轉變（low-to-high transition）。如圖2B所示，VR1高於VT，而VR0低於VT，其中VT表示V2的一跳變點。

在前述三種時脈CK1、CK2與CK3中，CK2是一「最佳」時脈，對應一最佳時序以用來解析V2（於前述CDR單元235之一穩態下）；CK1是一「領先（early）」時脈，領先CK2達一時間差D；以及CK3是一「落後（late）」時脈，落後CK2達該時間差D。值得注意的是一最佳時序通常靠近「眼」的中央，但不必非得在該「眼」的正中央不可。

當V2高於VR1，V2可確信為高於該跳變點VT，因此可無疑地被解析為高準位；當V2低於VR0，V2可確信為低於該跳變點VT，因此可無疑地被解析為低準位；當V2低於VR1但高於VR0，V2是該跳變點VT的一鄰近值，因此處於一轉變狀態，正歷經一高至低轉變或一低至高轉變。

圖2C為依據本發明之一實施例所顯示的一三點三階分割器233之示意圖。所述三點三階分割器233包含一第一（第二、第三、第四、第五、第六）比較器233A（233B、233C、233D、233E、233F），被適當設定以在CK1（CK1、CK2、CK2、CK3、CK3）之一上升緣時來比較V2與VR1（VR0、VR1、VR0、VR1、VR0），藉此得到一第一（第二、第三、第四、第五、第六）判斷結果，其被標示為S11（S10、S21、S20、S3[1]、S3[0]）。該三點三階分割器233進一步包含一第一（第二、第三、第四）DFF 233G（233H、233I、233J），被適當設定以在CK3之一上升緣時來取樣該第一（第二、第三、第四）判斷結果S11（S10、S21、S20），藉此得到一第一（第二、第三、第四）時間重置（re-timed）判斷結果S1[1]（S1[0]、S2[1]、S2[0]）。所述第一時間重置判斷結果S1[1]以及所述第二時間重置判斷結果S1[0]結合以形成S1[1:0]。所述第三時間重置判斷結果S2[1]以及所述第四時間重置判斷結果S2[0]結合以形成S2[1:0]。所述第五判斷結果S3[1]以及所述第六判斷結果S3[0]結合以形成S3[1:0]。上述DFF代表資料正反器（data flip-flop），其屬本領域之習知技術，故細節不予贅述。比較器同樣為本領域之習知技術，其細節同樣不予贅述。前述四個DFF 233G、233H、233I與233J是用於實現時間重置（re-timing）的目的，因此該些三元訊號S1[1:0]、S2[1:0]以及S3[1:0]是處於相同的時脈域（屬於CK3），因此這些訊號可以容易地於前述CDR單元235中被一併處理。

依據本發明之一實施例，圖3A描繪一CDR單元300的功能方塊圖，其適合用來實施圖2A之CDR單元235。該CDR單元300包含：一解析電路（resolution circuit）310；一DSP（digital signal processing, 數位訊號處理）單元350；以及一延遲鏈（delay chain）360。上述解析電路310被適當設定以接收前述三個三元訊號S1[1:0]、S2[1:0]與S3[1:0]，並輸出一回復資料RD、一第一替代回復資料RDE以及一第二替代回復資料RDL。為了說明簡潔，於後續說明中，所述回復資料RD簡稱為RD；所述第一替代回復資料RDE簡稱為RDE；以及所述第二替代回復資料RDL簡稱為RDL。上述DSP單元350被適當設定以接收RDE、RD與RDL，並輸出VR1、VR0、一第一延遲碼（delay code）DL1、一第二延遲碼DL2以及一第三延遲碼DL3。為說明簡潔起見，於後續說明中，該第一延遲碼DL1簡稱為DL1；該第二延遲碼DL2簡稱為DL2；以及該第三延遲碼DL3簡稱為DL3。延遲鏈360被適當設定以接收前述參考時脈CK，並分別依據DL1、DL2與DL3來輸出CK1、CK2與CK3。

圖3B顯示該解析電路310之一實施例示意圖，其包含一第一（第二、第三）多工器311（312、313）以及一單位延遲電路314，所述第一（第二、第三）多工器311（312、313）被適當設定以接收S1[1:0]（S2[1:0]、S3[1:0]），以及依據一內部邏輯訊號PRD來輸出RDE（RD、RDL）；所述單位延遲電路314被適當設定以接收RD，以及輸出該內部邏輯訊號PRD。圖中的標示「z^-1 」表示一數位訊號之一單位週期延遲；此種標示於先前技術中被廣泛地使用，故細節在此不予贅述。所述內部邏輯訊號PRD是RD的一單位週期延遲訊號，因此代表RD於先前時脈週期中的值。值得注意的是S1[1:0]、S2[1:0]與S3[1:0]被測定的時間均在CK3之時脈域（clock domain）中，因此「時脈週期」在此是指「CK3的時脈週期」。前揭說明提到S2[1:0]是於CK2的一上升緣時藉由比較V2與VR1以及VR0來得到（如圖2B所示），當V2於CK2之該上升緣時高於（低於）VR1（VR0），V2也必須高於（低於）VR0（VR1），因此S2[1]與S2[0]均為高（低），從而RD會被該第二多工器312解析為高（低），無論PRD為何。當V2於CK2之該上升緣時低於VR1但高於VR0，S2[1]為低但S2[0]為高，表示V2正歷經一轉變。以下有二種樣態，於一第一（第二）樣態中，PRD為1（0），該第二多工器312選擇S2[1]（S2[0]），從而RD為低（高），於此例中，V2於先前時脈週期中為高（低），並於目前時脈週期中歷經一高至低（低至高）轉變，但會由於該轉變的減慢（slowdown）（例如由圖2A的寄生電容（C_P ）240所引起）而未能下降至低於（上升至高於）VR0（VR1）。於上述任一種樣態中，該第二多工器312依據PRD選擇S2[1]或S2[0]，但既然V2正在歷經一轉變，RD的最終結果仍會是PRD的一邏輯反相訊號（logical inversion）。同樣的原理可套用在該第一（第三）多工器311（313）以解析RDE與RDL，然而RDE（RDL）是基於S1[1:0]（S3[1:0]）而被解析出來，S1[1:0]（S3[1:0]）是依據CK1（CK3）而被分割，反映出V2之解析的執行時間點早（落後）於最佳時間點。

圖3C顯示前述延遲鏈360之一實施例的示意圖，其包含：複數個緩衝器361~367，被適當設定成串接架構（cascade topology）以接收該參考時脈CK，以及分別輸出複數中間時脈訊號（intermediate clock signal）K1~K7（在此顯示的七個緩衝器與七個時脈訊號為非限制性的例子）；一第一（第二、第三）多工器369A（369B、369C），被適當設定以接收所述的複數中間時脈訊號K1~K7，以及依據DL1（DL2、DL3）之值輸出CK1（CK2、CK3）。舉例而言，若DL1為2，則K2會被選為CK1；若DL2為4，則K4會被選為CK2；若DL3為6，則K6會被選為CK3。由於緩衝器與多工器為本領域具有通常知識者所熟知，故細節在此不予贅述。本領域具有通常知識者亦可瞭解CK1（CK2、CK3）為該參考時脈訊號CK的延遲版本，該延遲版本帶有一延遲量DL1（DL2、DL3）。DL1（DL2、DL3）的值愈大，會造成CK1（CK2、CK3）的延遲量愈大；DL1（DL2、DL3）的值愈小，會造成CK1（CK2、CK3）的延遲量愈小。此外，CK1（CK2、CK3）的延遲量會隨著數值DL1（DL2、DL3）的增加（減少）而線性地增加（減少）。每當DL2被更新，DL1與DL3也會被更新，藉此DL1總是會小於DL2達一偏移值（offset value）DOS，以及DL3總是會大於DL2達相同的偏移值DOS，換言之：DL1=DL2-DOS以及DL3=DL2+DOS。藉由上述的安排，CK1總是會領先CK2達一時間偏移量（亦即圖2B所示的時間差D），而CK3總是會落後CK2達相同的時間偏移量，該時間偏移量是由前述偏移值DOS來決定。藉由這樣的方式，CK1被適當設定為一領先時脈，而CK3被適當設定為一落後時脈，如圖2B所示。

前述DSP單元350包含二功能單元：時序回復單元351，被適當設定以適應性地調整（adapt）DL1、DL2與DL3；以及參考電壓適應性調整單元352，被適當設定以適應性地調整VR1與VR0。此二單元之說明如後所述。

所述時序回復單元351檢查（examine）RDE、RD與RDL之間的關係，以偵測CK2之一時序誤差（timing error），並藉由調整DL2之值來據以調整CK2之時序。若該時序回復單元351偵測到一時序誤差，其指出CK2處於過度領先（落後）狀態，則時序回復單元351會增加（減少）DL2之值以增加（減少）CK2的延遲量，藉此修正該時序誤差。於任一例子中，如前所述，每當DL2被更新時，DL1與DL3也會被更新，從而CK1、CK2與CK3的相對時序關係能夠維持不變。

於一理想的時間點來取樣V2可導致一最可靠的解析結果，但於一較不佳的時間點來取樣V2則會導致一較不可靠的解析結果。圖3D顯示於三種樣態下的CK1、CK2與CK3的時序圖。於一第一樣態301中：當CK2對齊（align）最佳時序時，CK1與該最佳時序的差距等同於CK3與該最佳時序的差距，於此例中，RDE與RDL同樣的不可靠，因此有相同機會與RD值不吻合（equally likely to disagree with RD）。於一第二樣態302中：當CK2領先時（相較於最佳時序），CK3相較於CK1較接近該最佳時序，於此例中，RDL較RDE來得可靠，因此RD較可能吻合RDL而非RDE。於一第三態樣303中：當CK2落後時，CK1相較於CK3較接近該最佳時序，於此例中，RDE較RDL來得可靠，因此RD較可能吻合RDE而非RDL。有了上述概念後，我們建立一時序誤差訊號TE，其是一三元訊號具有三種可能的值1、-1、0以分別指示CK2的時序是領先的、落後的或不確定的（uncertain）。為了說明簡潔，後續說明中該時序誤差訊號TE簡稱為TE。若RDL吻合RDE，則該CK2的時序是不確定的，於此例中，TE會被設為0。若RDL不吻合RDE，但吻合RD，則該CK2的時序會被視為領先，於此例中，TE會被設為1。若RDE不吻合RDL，但吻合RD，則該CK2的時序會被視為落後，於此例中，TE會被設為-1。因此，我們可以利用TE來調整CK2的時序。

依據本發明之一實施例，圖3E顯示一演算法351，前述DSP單元350使用該演算法以執行時序回復操作。演算法351包含下列步驟： 步驟351A：初始化DL1、DL2與DL3，使DL1=DL2-DOS以及DL3=DL2+DOS，其中DOS為前述的偏移值。 步驟351C：找出接下來16個時脈週期中TE的誤差之總和。 步驟351D：檢查所述16個時脈週期中TE的誤差之總和，若該總和大於0，執行步驟351E；若該總和小於0，執行步驟351F；若非上述二種情形，回到步驟351C。 步驟351E：增加DL1、DL2與DL3（即令DL1=DL1+1、DL2=DL2+1、DL3=DL3+1），以及回到步驟351C。 步驟351F：減少DL1、DL2與DL3（即令DL1=DL1-1、DL2=DL2-1、DL3=DL3-1），以及回到步驟351C。

一旦進入步驟351C，此演算法351即處於一時序回復迴路351Z，其中該演算法會重覆地調整DL2，因此CK2的時序會處於一閉迴路的調整狀態，藉此使得TE的一平均值趨近0，其表示CK2對齊最佳時序。此外，值得注意的是每當我們適應性地調整DL2，我們也會適應性地調整DL1與DL3，藉此CK1、CK2與CK3之間的相對時序關係會維持不變。

值得注意的是前述DSP單元350是工作於CK3的時脈域，因此，此處所述的時脈週期是指CK3的時脈週期。

值得注意的是於演算法351中「16個時脈週期」僅是非限制性的範例，若我們選用更多（少）的時脈週期，該時序的適應性調整會變慢（快）， 但較不會（會）有雜訊問題。

前述參考電壓適應性調整單元352會檢查RDE、RD與RDL之間的關係，以測定VR1所處位置是否過高或過低，該單元352亦會檢查RDE、RD與RDL之間的關係，以測定VR0所處位置是否過高或過低。當時序回復操作穩定（settle），CK2是處於一理想時序、CK1是處於一領先時序以及CK3是處於一落後時序。所述落後時序易於過早地辨識到於接下來的時序週期才會來到的一轉變，而所述領先時序易於錯過於目前的時脈週期中正在發生的一轉變。

如前所述，VR1是用來辨識一高至低轉變；一較高的VR1的值可導致辨識到一高至低轉變的機率較高。當RD處於高準位但RDL處於低準位，這表示CK3正經歷一高至低轉變，此時CK2並未經歷此轉變，這也表示CK3過早地辨識到該高至低轉變，且此現象較常發生在VR1被設定較高時。在另一方面，當RD處於低準位但RDE處於高準位，這表示CK2正經歷一高至低轉變，此時CK1並未經歷此轉變，這也表示CK1錯過了該高至低轉變，且此現象較常發生在VR1被設定較低時。我們導入一第一電壓誤差指標VE1，用來指示與高至低轉變相關聯的一誤差，其可代表過早地辨識譬該轉變或錯過該轉變。為了說明簡潔，在後續說明中，該第一電壓誤差指標VE1簡稱為VE1。於一實施例中，VE1被設為0，除了在以下二種情況下VE1必須被設為1：第一，當RDE為高、RD為低以及RDL為低（亦即CK1錯過了一高至低轉變）；以及第二，當RDE為高、RD為高以及RDL為低（亦即CK3過早地辨識到一高至低轉變）。

如前所述，VR0是用來辨識一低至高轉變；一較低的VR0的值可導致辨識到一低至高轉變的機率較高。當RD為低但RDL為高，這表示CK3正經歷一低至高轉變，此時CK2並未經歷此轉變，這也表示CK3過早地辨識到該低至高轉變，且此現象較常發生在VR0被設定較低時。在另一方面，當RD為高但RDE為低，這表示CK2正經歷一低至高轉變，此時CK1並未經歷此轉變，這也表示CK1錯過了該低至高轉變，且此現象較常發生在VR0被設定較高時。我們導入一第二電壓誤差指標VE0，用來指示與低至高轉變相關聯的一誤差，其可代表過早地辨識到該轉變或錯過該轉變。為了說明簡潔，在後續說明中，該第二電壓誤差指標VE0簡稱為VE0。於一實施例中，VE0被設為0，除了在以下二種情況下VE0必須被設為1：第一，當RDE為低、RD為低以及RDL為高（亦即CK3過早地辨識到一低至高轉變）；以及第二，當RDE為低、RD為高以及RDL為高（亦即CK1錯過了一低至高轉變）。

儘管VE1與VE0為實用的指標，用來分別做為直接調整VR1與VR0的依據仍有不足。我們導入一第一誤差計數值EC1，是藉由加總1024個時脈中的VE1來得到。我們也導入一第二誤差計數值EC0，是藉由加總1024個時脈中的VE0來得到。我們導入一第一方向指標DIR1，其是一二元訊號具有二個可能的值1與-1，用來指示VR1是被增加或減少。我們也導入一第二方向指標DIR0，其也是一二元訊號具有二個可能的值1與-1，用來指示VR0是被增加或減少。我們進一步導入一參數DV，其用來指示VR1或VR0的一增加改變量（incremental change）。

依據本發明之一實施例，圖3F顯示前述DSP單元350所使用的一演算法352，其用來執行參考電壓的適應性調整。所述演算法352包含下列步驟： 步驟352A：初始化VR1、VR0、DIR1與DIR0。 步驟352B：等待1024個時脈週期以待時序回復操作穩定（settle），例如使用圖3D的演算法351。 步驟352C：等待1024個時脈週期以待EC1與EC0被計算出來。 步驟352D：分別將EC1與EC0儲存為PEC1與PEC0。此處PEC1是在VR1的適應性調整之前的EC1之值（即EC1之一先前值），而PEC0是在VR0的適應性調整之前的EC0之值（即EC0之一先前值）。 步驟352E：分別依據DIR1與DIR0更新VR1與VR0。若DIR1為1，我們增加VR1（即提高VR1達DV）；否則我們減少VR1（即降低VR1達DV）。若DIR0為1，我們增加VR0（即提高VR0達DV）；否則我們減少VR0（即降低VR0達DV）。DV在此為一參數，用來指示VR1或VR0之一增加改變量，如前所述。 步 驟352F：等待1024個時脈週期以待時序回復操作穩定，例如使用圖3D的演算法351。 步驟352G：等待1024個時脈週期以待EC1與EC0被計算出來。 步驟352H：檢查是否EC1大於PEC1，若是，執行步驟352I；否則執行步驟352J。 步驟352I：反轉DIR1。這是表示若DIR1目前為1，DIR1會被改變為-1；否則改變為1。 步驟352J：檢查是否EC0大於PEC0，若是，執行步驟352K；否則執行步驟352D。 步驟352K：反轉DIR0，然後回到步驟352D。這是表示若DIR0目前為1，DIR0會被改變為-1；否則改變為1。

一旦進入步驟352D，此演算法352即處於一參考電壓適應性調整迴路352Z，其中該演算法會以一閉迴路的方式重覆地調整VR1與VR0，藉此將EC1與EC0最小化，其表示VR1與VR0均被最佳地設置。若VR1的一適應性調整操作導致一較小（較大）的EC1，其表示該適應性調整是朝向正確（錯誤）方向，因此我們必須保持（反轉）此調整方向並再次調整。同樣地，若VR0的一適應性調整操作導致一較小（較大）的EC0，其表示該適應性調整是朝向正確（錯誤）方向，因此我們必須保持（反轉）此調整方向並再次調整。藉由上述方式，VR1與VR0被適應性地調整以最大化RDE、RD與RDL之間的一致性（consistencies）。

值得注意的是所述DSP單元350是工作於CK3之時脈域，因此時脈週期在此是指CK3的時脈週期。

值得注意的是「1024個時脈週期」於演算法352中僅是非限制性的例子。若我們選用較多（較少）個時脈週期，該參考電壓適應性調整會變得較慢（快），但對雜訊較不（較）敏感。此外，等待時脈回復操作穩定所用的時脈週期的數目與等待EC1與EC0被算出來所用的時脈週期數目並無必要相同。

於一實施例中，VR1與VR0之產生是分別藉由使用一第一DAC（數位至類比轉換器）與一第二DAC，於此例中，我們藉由適應性地調整一第一數位碼與一第二數位碼來適應性地調整VR1與VR0，所述第一數位碼控制該第一DAC，所述第二數位碼控制該第二DAC。數位至類比轉換器為習知的先前技術，因此細節在此不予贅述。

於一實施例中，VR1與VR0是以一離線方式（offline manner）被預先決定，而非動態地被圖2A之CDR單元235適應性地調整，此實施例適合某些應用，其傳輸路徑的特性（例如寄生電容、該傳輸線220的長度等等）被事先得知且VR1與VR0的最佳值可被事先決定，從而無需圖2A之CDR單元235來動態地對VR1與VR0之值做適應性的調整。於一實施例中，圖2A之邏輯傳輸系統200是一DDR（雙倍資料率）SDRAM（同步動態隨機存取記憶體）系統的一部分。

於一非限制性的實施例中，前述來源資料SD的資料率為2500百萬位元/秒（Mb/s）；Z₀ 為50歐姆（Ohm）； V2是介於0.4伏特與1伏特之間；VT是0.7伏特；VR1之一初始值為0.8伏特；VR0之一初始值為0.6伏特；DV（即VR1與VR0之一增加改變量）是10微伏（mV）；以及D（CK1與CK2之間的時間差，也是CK2與CK3之間的時間差）是150皮秒（ps）。

用語「單元」於本說明書中偶爾被使用，例如CDR單元與DSP單元。本領域人士可以瞭解該用語「單元」於本說明書中通常用來指電子電路，且能進一步認識到一電路可能是具有離散部件（discrete components）的一電路、一特殊應用積體電路（application specific integrated circuit）、或一通用電路（general purpose circuit）具有一處理器與記憶體，當載入可執行碼時該通用電路可被特別地設定。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100‧‧‧邏輯訊號傳輸系統
110‧‧‧驅動電路
111‧‧‧反相器
120‧‧‧傳輸線
121‧‧‧第一電路節點
122‧‧‧第二電路節點
130‧‧‧負載
131‧‧‧資料偵測器
D‧‧‧邏輯訊號
V_S‧‧‧來源電壓
V_L‧‧‧負載電壓
Z₀‧‧‧特性阻抗
Z_S‧‧‧輸出阻抗
Z_L‧‧‧輸入阻抗
200‧‧‧邏輯訊號傳輸系統
210‧‧‧驅動器
211‧‧‧反相器
220‧‧‧傳輸線
221‧‧‧第一電路節點
222‧‧‧第二電路節點
230‧‧‧接收器
231‧‧‧阻抗匹配網路
231A‧‧‧電阻
233‧‧‧三點三階分割器
233A~233F、CMP‧‧‧比較器
233G~233J、DFF‧‧‧資料正反器
235‧‧‧CDR單元（時脈資料回復單元）
240、C_P‧‧‧寄生電容
SD‧‧‧邏輯訊號
V1‧‧‧第一電壓
V2‧‧‧第二電壓
VDD‧‧‧電源供應節點
CK‧‧‧參考時脈
CK1‧‧‧第一時脈
CK2‧‧‧第二時脈
CK3‧‧‧第三時脈
VR1‧‧‧第一參考電壓
VR0‧‧‧第二參考電壓
S1[1:0]、S2[1:0]、S3[1:0]‧‧‧三元訊號
RD‧‧‧回復資料
VT‧‧‧跳變點
D‧‧‧時間差
S11‧‧‧第一判斷結果
S10‧‧‧第二判斷結果
S21‧‧‧第三判斷結果
S20‧‧‧第四判斷結果
S3[1]‧‧‧第五判斷結果
S3[0]‧‧‧第六判斷結果
S1[1]‧‧‧第一時間重置判斷結果
S1[0]‧‧‧第二時間重置判斷結果
S2[1]‧‧‧第三時間重置判斷結果
S2[0]‧‧‧第四時間重置判斷結果
300‧‧‧時脈資料回復單元
301‧‧‧第一樣態
302‧‧‧第二樣態
303‧‧‧第三樣態
310‧‧‧解析電路
311~313‧‧‧多工器
314、Z^-1‧‧‧延遲電路
350‧‧‧DSP單元（數位訊號處理單元）
351‧‧‧時序回復單元
352‧‧‧參考電壓適應性調整單元
360‧‧‧延遲鏈
361~367‧‧‧緩衝器
369A~369C‧‧‧多工器
RD‧‧‧回復資料
RDE‧‧‧第一替代回復資料
RDL‧‧‧第二替代回復資料
PRD‧‧‧內部邏輯訊號
DL1~DL3‧‧‧延遲碼
K1~K7‧‧‧中間時脈訊號
TE‧‧‧時序誤差訊號
351A~351F‧‧‧步驟
352A~352K‧‧‧步驟

〔圖1〕顯示一習知邏輯訊號傳輸系統的示意圖。 〔圖2A〕為依據本發明之一實施例所顯示之一邏輯訊號傳輸系統的示意圖。 〔圖2B〕為圖2A之邏輯訊號傳輸系統之一波形與時序圖的範例。 〔圖2C〕為依據本發明之一實施例所顯示之一三點三階分割器的示意圖。 〔圖3A〕為依據本發明之一實施例所顯示之一時脈資料回復單元的功能方塊圖。 〔圖3B〕為依據本發明之一實施例所顯示之一解析電路的示意圖。 〔圖3C〕為依據本發明之一實施例所顯示之一延遲鏈的示意圖。 〔圖3D〕為圖3A之時脈資料回復單元之時序的三種樣態圖。 〔圖3E〕為依據本發明之一實施例所顯示之一時脈回復演算法的一流程圖。 〔圖3F〕為依據本發明之一實施例所顯示之一參考電壓適應性演算法的一流程圖。

200‧‧‧邏輯訊號傳輸系統

210‧‧‧驅動器

211‧‧‧反相器

220‧‧‧傳輸線

221‧‧‧第一電路節點

222‧‧‧第二電路節點

230‧‧‧接收器

231‧‧‧阻抗匹配網路

231A‧‧‧電阻

233‧‧‧三點三階分割器

233A~233F、CMP‧‧‧比較器

233G~233J、DFF‧‧‧資料正反器

235‧‧‧CDR單元(時脈資料回復單元)

240、CP‧‧‧寄生電容

SD‧‧‧邏輯訊號

V1‧‧‧第一電壓

V2‧‧‧第二電壓

VDD‧‧‧電源供應節點

ZL‧‧‧輸入阻抗

Z0‧‧‧特性阻抗

CK‧‧‧參考時脈

CK1‧‧‧第一時脈

CK2‧‧‧第二時脈

CK3‧‧‧第三時脈

VR1‧‧‧第一參考電壓

VR0‧‧‧第二參考電壓

S1[1：0]、S2[1：0]、S3[1：0]‧‧‧三元訊號

RD‧‧‧回復資料

Claims (10)

1. 一用於偵測邏輯訊號之裝置，包含：一驅動器，用來接收一來源資料以及於一第一節點輸出一第一電壓；一傳輸線，具有一特性阻抗，用來耦接該第一節點與一第二節點；一三點三階分割器，用來於該第二節點接收一第二電壓，以及用來依據一第一參考電壓、一第二參考電壓、一第一時脈、一第二時脈以及一第三時脈輸出一第一三元(ternary)訊號、一第二三元訊號以及一第三三元訊號；以及一時脈資料回復(clock-data recovery,CDR)單元，用來接收一參考時脈、該第一三元訊號、該第二三元訊號以及該第三三元訊號，並輸出一回復資料、該第一參考電壓、該第二參考電壓、該第一時脈、該第二時脈以及該第三時脈。
2. 如申請專利範圍第1項所述之裝置，其中該時脈資料回復單元包含：一延遲鏈，用來接收該參考時脈，以及用來依據一第一延遲碼、一第二延遲碼以及一第三延遲碼分別輸出該第一時脈、該第二時脈以及該第三時脈；一解析電路(resolution cicuit)，用來接收該第一三元訊號、該第二三元訊號以及該第三三元訊號，並用來輸出該回復資料、一第一替代回復資料以及一第二替代回復資料；以及 一數位訊號處理(digital signal processing,DSP)單元，用來接收該回復資料、該第一替代回復資料以及該第二替代回復資料，並用來輸出該第一延遲碼、該第二延遲碼、該第三延遲碼、該第一參考電壓以及該第二參考電壓。
3. 如申請專利範圍第2項所述之裝置，其中該數位訊號處理單元適應性地調整(adapt)該第一延遲碼、該第二延遲碼以及該第三延遲碼，藉此該第一替代回復資料與該第二替代回復資料有相同機率與該回復資料吻合。
4. 如申請專利範圍第2項所述之裝置，其中該數位訊號處理單元適應性地調整該第一參考電壓，藉此當該回復資料於一先前時脈週期內為一第一邏輯狀態時，該第一替代回復資料與該第二替代回復資料有相同機率與該回復資料吻合。
5. 如申請專利範圍第4項所述之裝置，其中該數位訊號處理單元適應性地調整該第二參考電壓，藉此當該回復資料於該先前時脈週期內為一第二邏輯狀態時，該第一替代回復資料與該第二替代回復資料有相同機率與該回復資料吻合。
6. 如申請專利範圍第2項所述之裝置，其中該第一參考電壓與該第二參考電壓分別由一第一數位至類比轉換器以及一第二數位至類比轉換器所產生。
7. 一種用於偵測邏輯訊號之方法，包含：接收一來源資料；依據該來源資料於一第一節點驅動一第一電壓； 經由一傳輸線傳播該第一電壓至一第二節點以建立一第二電壓，其中該傳輸線具有一特性阻抗；藉由一分流電阻(shunt resistor)分流(shunt)該第二節點，其中該分流電阻之阻抗大略等同於(approximately equal to)該特性阻抗；基於比較該第二電壓與一第一參考電壓以及比較該第二電壓與一第二參考電壓，依據一第一時脈、一第二時脈以及一第三時脈將該第二電壓分別分割(slice)為一第一三元訊號、一第二三元訊號以及一第三三元訊號；基於分析該第一三元訊號、該第二三元訊號以及該第三三元訊號，輸出一回復資料、一第一替代回復資料以及一第二替代回復資料；以及依據該回復資料、該第一替代回復資料以及該第二替代回復資料之間的一關係，適應性地調整(adapt)該第一參考電壓、該第二參考電壓、該第一時脈、該第二時脈以及該第三時脈。
8. 如申請專利範圍第7項所述之方法，其中該第一時脈、該第二時脈以及該第三時脈被適應性地調整，藉此該第一替代回復資料以及該第二替代回復資料有相同機率與該回復資料吻合。
9. 如申請專利範圍第7項所述之方法，其中該第一參考電壓被適應性地調整，藉此當該回復資料於一先前時脈週期內為一第一邏輯狀態時，該第一替代回復資料以及該第二替代回復資料有相同機率與該回復資料吻合。
10. 如申請專利範圍第7項所述之方法，其中該第二參考電壓被適應性地調整，藉此當該回復資料於該先前時脈週期內為一第二邏輯狀態時，該第一替代回復資料以及該第二替代回復資料有相同機率與該回復資料吻合。