TWI590023B - 調節輸出電壓的晶片和計算裝置 - Google Patents

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TWI590023B TW105100395A TW105100395A TWI590023B TW I590023 B TWI590023 B TW I590023B TW 105100395 A TW105100395 A TW 105100395A TW 105100395 A TW105100395 A TW 105100395A TW I590023 B TWI590023 B TW I590023B
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Description

調節輸出電壓的晶片和計算裝置
本發明是一般關於電力供應，且特別是，有關於用於晶載電壓域的電力供應解決方案。
101‧‧‧電源
103‧‧‧晶片外部調節器
105‧‧‧處理器
107‧‧‧分離式IVR/LVR電壓域
109‧‧‧負載
202‧‧‧放大器
204‧‧‧可編程的補償器
206‧‧‧高精度9位元DAC
305‧‧‧LVR
315‧‧‧LVR修正控制邏輯
325‧‧‧FIVR
335‧‧‧FCM控制邏輯
401、501‧‧‧程序
藉由實例而非以限制的方式來說明本發明的實施例，在所附之圖式的圖中，相似的參考編號指示類似的單元。
圖1A為依據一些實施例之有處理器的計算裝置的示意圖，該處理器具有多個並聯LVR/IVR電壓供應域。
圖1B為依據一些實施例之從圖1A的計算裝置從單電壓域的IVR部分的簡圖。
圖2為依據一些實施例之單典型的FIVR的電路的方塊示意圖。
圖3為顯示依據一些實施例之用於供應電力至電壓域的單FIVR/LVR方塊的示意圖。
圖4為顯示依據一些實施例之從FIVR轉換至 LVR的程序401的示意圖。
圖5為顯示依據一些實施例之用於域電力供應之從LVR轉換至FIVR的程序的示意圖。
【發明內容及實施方式】
本揭露提供電力輸送方案，以提供並聯調節功能給整合電壓調節器(多個IVR)。對供應域而言，此功能可在IVR整體電力效率可能為低的特定(輕)負載條件下，從IVR提供電壓調節和電力輸送的無縫轉換至替用的且更高效的並聯(線性)調節器(LVR)。當並聯調節被啟動時，IVR可被全電力中斷，且如果不關閉、減少或移除靜態洩漏的總來源或IVR輸入供應導軌上的有效電力，其輸入供應會降低。針對感興趣的特定操作條件下，並聯調節器可為線性電壓調節器(LVR)或可能高效調節器的另一種，如切換電容器調節器或較小的切換模式電壓調節器。
圖1A為示意圖，顯示依據一些實施例用於示例性計算裝置的電力域。其包含處理器105，從電源101(PSU或電池)經由晶片外部調節器103供電至處理器105。該處理器105具有分離式IVR/LVR電壓域107，以供電至各種不同負載109。該處理器105可對應於任何適當的處理器(例如，高端伺服器晶片、SoC等)。舉例來說，其可用Intel®第四代CoreTM微處理器來實現。
第一級VR(從103)，其在主板上，從PSU (電力供應單元)或電池電壓(例如，12V至20V)轉換成較低電壓(例如，主動模式的1.8V和減縮功率模式的1.3V)。這些電力供應係經由橫跨微處理器管芯之輸入供應導軌而被分佈。IVR/LVR塊作為第二轉換級的功能。舉例來說，取決於處理器組態，可具有在8個與31個IVR/LVR域之間。在一些實施例中，該些IVR用多個FIVR(全整合電壓調節器)來實現。每個IVR為獨立可編程，以達到其所供電至該些域的要求給定的最佳操作。這些設定可以由電力控制單元(PCU)進行優化，其可以指定輸入電壓、輸出電壓、工作相位的數目、和各種其他設定，以最小化管芯的總電力消耗。
應該理解，IVR(整合電壓調節器)可包括任何與至少其PWM(脈衝寬度調變)電路適當的切換式調節器，該PWM電路整合至其所供應電力的晶片。FIVR(全整合電壓調節器)為IVR的一種。FIVR可用任何適當的切換DC調節器技術來實現。其將通常，就算不是全部，也有其大多數的組件是容納在其所供應調節電力的半導體封裝件中(封裝件包含一或多個管芯)。舉例來說，在一些實施例中，多個電力FET、控制電路和高頻解耦組件可在管芯上，而電感器和中頻輸入解耦電容器可在封裝件中。
圖2顯示表示用於單FIVR域的電路的方塊示意圖。此FIVR為具有16相位的140MHz同步多相位降壓轉換器。在一些實施例中，藉由從具有NMOS和PMOS 疊接電力開關的以往設計取代電力閘來形成降壓調節器橋件。疊接組態允許用從更先進(例如，較小功能尺寸)的半導體製程中的邏輯裝置來實現電力開關，且同時，他們可能能夠處理適當高的輸入電壓(例如，高至1.8 VDC)。這可以減少對高電壓裝置的額外處理步驟的成本，同時實現所需的切換特性。
橋件驅動器可經由高電壓準位位移器被控制，且可支援ZVS(零電壓切換)和ZCS(零電流切換)軟切換操作。疊接裝置的閘極耦接至調節成Vin/2的“半導軌”供應(例如Vccdrvn)。這也可被用來作為對PMOS橋件驅動器的低側供應，以及用於NMOS橋件驅動器的高側供應。因為電力開關和驅動器所佔據的面積小，所以它們可有效地分佈橫跨管芯，舉例來說，在與其相關聯封裝件電感器連接以上，其縮小路由損失。驅動器電路在陣列中與電力開關交錯，其可縮小寄生現象，以允許非常高的切換頻率。這亦可允許基於每個供應域的當前的要求和優化點進行縮放橋件的尺寸。
在所描述的實施方式中，每個FIVR域是由FIVR控制模組(FCM)所控制。該FCM(未明確示出)含有使用雙邊緣調變的產生PWM信號的電路，如在圖2中虛線框所示。分離式電路(亦未顯示)管理相位電流平衡，並且所得的數位PWM信號從FCM分佈至個別橋件。PWM頻率、PWM增益、相位啟動、和各相位的角度在精細的增量下是可編程的，以使橫跨不同的操作點的跨距時 達最佳效率和最小電壓紋波。此外，展開頻譜可用於控制EMI和RFI(射頻干擾)。
如圖2所示，包含(例如，如FCM模組的部分)補償器電路(迴授控制電路)。該FIVR補償器關閉電壓調節迴路。它被稱為一個補償器，因為多個被動裝置(例如，在可編程的補償方塊204中)的組合被加入其周圍，來補償該迴路，以確保穩定的閉迴路操作。由於相位偏移被電感器(LC)輸出濾波器引入至系統中，在沒有適當的補償下(經由可編程的補償器204的部分的RC網路)，閉迴路操作很可能會不穩定。該補償器輸出(標記為“迴授電壓”)驅動PWM(脈衝寬度調變器)，並且其設定轉換器的工作週期，以維持適當的輸出電壓。
高精度9位元DAC 206產生參考電壓給可編程的、高頻寬類比全差分型3補償器(由放大器202和可編程的RC補償電路204所形成)。感測線將FIVR輸出電壓反饋至補償器。補償器可基於其輸出濾波器對每個電壓域為個別可編程，並且當域為主動保持最佳的瞬態響應時，可被再編程，例如，當相分離發生時。與本揭露有關，其也可用於從LVR模式轉換回FIVR模式。在FIVR被停用前，測量該補償器輸出電壓(迴授電壓)。然後，當FIVR將被再主動時(從LVR轉換至FIVR)，放大器202為失能的(例如，三態輸出)，並且分離式DAC(未顯示)用於在該補償器輸出(202的輸出)上產生引動電壓，以從當FIVR被停用時，在已儲存準位預充電該輸 出。以這種方式，PWM起始於一個值，該值應該產生一個FIVR輸出電壓，該FIVR輸出電壓等於其被停用前的FIVR輸出電壓。
圖3為示意圖，以顯示依據一些實施方式之供應電力至電壓域的單FIVR/LVR方塊。該方塊包含與FIVR 325並聯耦接的LVR 305，使得當輸入供應(VCCIN)為減縮準位時，提供電力至該輸出導軌(VCCOUT)。VCCIN為FIVR與並聯LVR兩者的主要輸入電力供應。VCCIN導軌可很可能不完全關閉，但可藉由降低VCCIN電壓大幅降低洩漏電力，例如從1.6V與1.8V之間到1.2V與1.3V之間的電壓。FIVR和LVR輸出對VCCOUT導軌為物理短路(如圖所示)(雖然無論是通過開關或直接停用，其輸出級可從輸出VCCOUT脫離)。
在一些實施例中，當該處理器將在主動狀態(例如，ACPI C0-C3)時，VCCIN將到主動準位(例如1.8V)。在此較高的(主動)輸入供應模式中，FIVR被控制為主動，以調節該(多個)輸出導軌VCCOUT，與停止活動的LVR。儘管，在處理器低電力狀態(例如，C7和更高)下，該處理器負載減少，且因此，為了省電，VCCIN可為較低，例如，至1.3V。當FIVR為關閉時，LVR被啟動，以調節VCCOUT導軌。在一些實施例中，對於非常小(如果有的話)的電壓變化，這些調節器之間的轉換過程如下所述。(除了當LVR驅動該輸出時， FIVR輸出紋波噪聲將消失外，輸出電壓將保持實質相同)
在所描述的實施方式中，線性電壓調節器用於LVR 305，且FIVR用於IVR。FCM控制邏輯335(其可對應於在圖2中被討論關於FIVR的FCM)被配置以控制LVR和IVR的操作及/或啟動。當LVR將為主動時，FCM可經由LVR修正控制邏輯315的控制來控制(或調整)LVR輸出。除其他事項外，FCM亦可對FIVR進行監視、儲存、和控制補償器值，例如，如關於圖2所描述的。
並聯LVR 305被設計作為在更大效率下傳遞小於FIVR的電流的量(但足夠於低電力狀態條件)。應當理解，儘管簡單的線性調節器被示出來使用作為低電壓調節器，任何合適的調節器設計可被採用。舉例來說，可用小切換模式電壓調節器或切換電容器電壓轉換器實現替代多個LVR。在減少輸入電壓下，與FIVR相比，理想地，LVR會提供一個合適的可控的輸出電壓，不會太複雜而使得導致過多的開銷，且重要的是，以更高的效率進行操作。
但是應當理解的是，並不是所有的供應域可以具有如本文中所揭露的多個並聯LVR。舉例來說，在一些實施例中，多個並聯LVR可能不會用在全電力是要在低電力模式下可用的一些域中。這些域可包含，舉例來說，當其他導軌(例如，CPU核心、圖形和LLC)係關閉 時，平台控制器導軌為在低電力狀態C7下僅主動的IVR導軌。在一些方案中，當在其餘的時間多個IVR用於供應這些導軌時，並CPU的電力消耗為低的情況下，多個並聯LVR將從事於C7+低電力狀態。
在操作中，轉換到並行LVR模式可實質上透明且無縫的。電壓保持相同，且正被供電的負載未查覺電力傳遞來源的改變。在正規FIVR操作期間(例如，VCCIN為從1.6V至1.8V)，FIVR調節輸出電力導軌VCCOUT。在低電力狀態(例如VCCIN減至1.2V和1.3V之間)，FIVR為關閉且並聯LVR是用於調節對應的輸出電力導軌而非FIVR。
圖4為顯示從FIVR轉換至LVR的程序401的示意圖，以調節該輸出導軌(VCCOUT)。在402中，LVR被電力開啟。接下來，在404中(當FIVR仍運行時)，LVR被修正以匹配FIVR輸出電壓。這可以以任何合適的方式來完成。舉例來說，輸入參考可被與VCCOUT輸出進行比較，直到其充分相等，且然後這個修正設定可以被使用，尤其是在LVR輸出偏移相對於參考電壓是足夠小的情況下。在其他情況下，當從VCCOUT導軌解耦LVR輸出時，LVR輸出可被與FIVR輸出(VCCOUT)進行比較。然後，LVR可被修正，直到其輸出匹配於FIVR輸出。
在406中，FIVR工作週期被儲存(例如，被FCM)。此將允許其之後被用於以相同工作週期重啟LVR 至FIVR的轉換。接下來，在408中，在開迴路模式下，LVR輸出級被致能以驅動輸出(VCCOUT)。接下來，在410中，當FIVR為停止活動時，FIVR相位被關閉。在412中，之後LVR被設為閉迴路操作。在此刻，LVR驅動該輸出導軌。在414中，FIVR可被電力關閉，且VCCIN電壓被降低至較低之準位(例如，1.3V)。
圖5為顯示從LVR轉換至FIVR的程序501的示意圖，例如，當VCCIN供應將到較高的主動電壓準位時。在502中，VCCIN被升至1.8V。接下來，在504中，以從先前操作所儲存工作週期設定引動FIVR。在FIVR手動斷路至LVR的調節允許FIVR重啟產生電壓，且該電壓的準位實質相同(如果不相同)於與其停止活動前所產生的準位之前，用產生與當下相同的工作週期的PWM所需的已記錄的電壓準位來引動補償器輸出。(注意，如果不這樣做，FIVR將有可能從零升起其輸出電壓，且將LVR初始短路至地極。)
在506中，IVR相位被致能。在這段期間，IVR和LVR兩者皆將在短時間驅動輸出。接下來，在508中，LVR輸出級為失能。最後，在510中，LVR被電力關閉。
在前文的描述及以下的申請專利範圍中，下列的詞應被解釋如下：會使用到詞“耦接”與“連接”連同它們的衍生字。須瞭解，這些詞並無意為彼此之同義字。反之，在特定的實施例中，“連接”是用來指示兩或 多個元件彼此直接實體或電氣接觸。“耦接”是用來指示兩或多個元件彼此合作或互動，但它們可能或可能不直接實體或電氣接觸。
詞“PMOS電晶體”意指P型金屬氧化物半導體場效電晶體。同樣地，“NMOS電晶體”意指N型金屬氧化物半導體場效電晶體。須瞭解，無論何時用到“MOS電晶體”、“NMOS電晶體”、或“PMOS電晶體”等詞，除非另以它們用途的本質來明確地指示或指定，否則這些詞係以例示性的方式被使用。它們包含不同種類的MOS元件，舉例來說，包括具有不同VT、材料類型、絕緣體厚度、閘極結構的元件。此外，除非特別指稱為MOS或類似物，電晶體一詞可包括其它適合的電晶體類型，例如，接面場效電晶體、雙極接面電晶體、金屬半導體FET、及各種類型的三維電晶體、MOS或其它現今已知或尚未發展出的電晶體。
本發明並不限於所描述的實施例，在所附申請專利範圍之精神與範圍內之修改與替換都可實施。例如，須瞭解，本發明適用於所有類型的半導體積體電路(“IC”)晶片。這些IC晶片例如包括但不限於處理器、控制器、晶片組組件、可程式邏輯陣列(PLA)、記憶體晶片、網路晶片、等等。
亦須瞭解，在某些圖式中，是以線來代表信號傳導線。某些線可能較粗，用以指示多組分的信號路徑，具有數字編號用以指示信號路徑的若干組成，及/或 在一或多個端點具有箭頭，用以指示主要的資訊流向。不過，此不能解釋成是限制的方式。反之，這些附加的細節可被用來連結一或多個例示性實施例，以有利於對電路之瞭解。任何表示出的信號線，無論是否有額外的資訊，都可實際地包含一或多個在多個方向行進的信號，且可用任何適合類型的信號設計來予以實施，例如，以差分對、光纖線、及/或單端線來實施數位或類比線。
須瞭解，實例中給予了大小/模型/值/範圍，但本發明並不限於與這些相同。當製造技術(例如，微影術)隨著時間成熟，可預期能夠製造出體積更小的元件。此外，為了簡化說明與討論，以便不致模糊了本發明，在圖式內可能有或沒有顯示到達IC晶片及其它組件之習知的電力/接地連接。此外，為了避免模糊了本發明，配置係以方塊圖的形式來予以顯示，且事實上由於與實施此些方塊圖配置相關的特定細節與用來實施本發明的平台高度相關，亦即，這些細節應在熟悉此方面技術之人士所熟知的範圍內。為了描述本發明的例示性實施例而陳述了諸多細節(例如，電路)，但熟悉此方面技術之人士須明瞭，沒有這些特定的細節、或以這些特定細節的變化型式都可實行本發明。因此，本描述應被視為說明性而非限制性。
101‧‧‧電源
103‧‧‧晶片外部調節器
105‧‧‧處理器
107‧‧‧分離式IVR/LVR電壓域
109‧‧‧負載

Claims (13)

  1. 一種調節輸出電壓的晶片，包括：輸入導軌，以第一模式在第一準位和以第二模式在第二準位，接收外部DC供應電壓，該第二準位小於該第一準位；整合切換式電壓調節器(IVR)，具有耦接至該輸入導軌的輸入和耦接至輸出導軌的輸出，以提供已調節的DC電壓；以及較低電壓調節器(LVR)，具有耦接至該輸入導軌的輸入和耦接至該輸出導軌的輸出，以當該外部DC供應在該第二模式時，代替該IVR提供該已調節的DC電壓。
  2. 如申請專利範圍第1項所述之晶片，其中該LVR為線性電壓調節器。
  3. 如申請專利範圍第1項所述之晶片，其中該LVR為切換式調節器。
  4. 如申請專利範圍第1項所述之晶片，其中該IVR為全整合電壓調節器(FIVR)。
  5. 如申請專利範圍第1項所述之晶片，包括邏輯，以當該外部DC供應將進入該第二模式時，從該IVR轉換至該LVR。
  6. 如申請專利範圍第5項所述之晶片，其中該邏輯為控制用於該IVR的工作週期的控制模組的部分。
  7. 如申請專利範圍第5項所述之晶片，其中當該LVR從該輸出導軌脫離時，該邏輯修正該LVR，使得其輸出電 壓將匹配該IVR的輸出電壓，以控制轉換至該LVR。
  8. 一種調節輸出電壓的計算裝置，包括：處理器；以及DC供應，係於該處理器外部，以提供輸入供應電壓；該處理器具有多個電壓域、IVR和由該輸入供應電壓所供電之並聯LVR，其中取決於該輸入供應電壓的該準位，至少一個域將被該IVR與並聯LVR之一者所供電。
  9. 如申請專利範圍第8項所述之計算裝置，其中該處理器為伺服器電腦的部分。
  10. 如申請專利範圍第8項所述之計算裝置，其中該LVR和IVR具有可控制耦接至共同輸出導軌的輸出。
  11. 如申請專利範圍第8項所述之計算裝置，其中該IVR為FIVR。
  12. 如申請專利範圍第11項所述之計算裝置，其中該FIVR具有電路，用於當該FIVR被啟動時，在期望準位開始PWM。
  13. 如申請專利範圍第12項所述之計算裝置，其中用於在期望準位開始PWM的該電路包含DAC，以在補償器輸出產生電壓。
TW105100395A 2015-02-12 2016-01-07 調節輸出電壓的晶片和計算裝置 TWI590023B (zh)

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