JP5504783B2

JP5504783B2 - チャージポンプ

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Publication number: JP5504783B2
Application number: JP2009216728A
Authority: JP
Inventors: 雅人宮崎; 博賢川合; 達也岸井; 勝義中村; 憲牧野
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2009-09-18
Filing date: 2009-09-18
Publication date: 2014-05-28
Anticipated expiration: 2029-09-18
Also published as: JP2011067039A

Description

この発明は、チャージポンプに係り、特に出力電圧の電圧値を所望の電圧値に制御可能なチャージポンプに関する。

チャージポンプは、入力電源から与えられる電圧を、複数のキャパシタ間で再分配し、所望の極性および大きさを持った電圧を発生するＤＣ／ＤＣコンバータである。なお、この種のチャージポンプは、例えば特許文献１に開示されている。

特開平６−１６５４８２号公報

この種のチャージポンプは、その用途によっては、入力電源の電圧値とは異なる所望の電圧値の出力電圧を発生する機能が求められる場合がある。このような機能を得るための具体的な回路構成として、入力電源からの電流をトランジスタを介してフライングキャパシタに供給し、フライングキャパシタの充電電圧が所望の電圧値となったことをコンパレータにより検出してトランジスタをＯＦＦし、このときのフライングキャパシタの充電電圧を負荷の電源端子に接続された出力用キャパシタに移す構成が考えられる。しかしながら、このような構成を採用する場合、コンパレータが高速動作するものでないと、トランジスタをＯＦＦさせたときのフライングキャパシタの充電電圧を所望の電圧値に精度良く合わせることが困難であるという問題があった。例えばトランジスタのＯＮ抵抗を１００ｍΩ、フライングキャパシタの容量を１μＦとすると、両者の乗算結果である時定数は１００ｎｓとなるため、コンパレータの遅延時間を少なくともその１／１００の１ｎｓ以下にする必要がある。しかし、このような高速動作するコンパレータをチャージポンプに設けるのは困難であるため、フライングキャパシタの充電電圧を所望の電圧値に精度良く合わせるのは困難である。

この発明は、以上説明した事情に鑑みてなされたものであり、高速動作するコンパレータを必要とせず、所望の電圧値の電圧を精度良く出力することができるチャージポンプを提供することを目的とする。

この発明は、出力用キャパシタと、フライングキャパシタと、入力電源との間に介在するスイッチ回路と、前記スイッチ回路を制御する制御部とを具備し、前記制御部が前記スイッチ回路を介して前記入力電源による前記フライングキャパシタの充電と前記フライングキャパシタから前記出力用キャパシタへの電圧の再分配を行わせるチャージポンプにおいて、前記スイッチ回路は、前記入力電源に前記フライングキャパシタの充電を行わせる第１の経路および前記フライングキャパシタと前記出力用キャパシタとを並列接続する第２の経路を選択的に形成する複数のトランジスタを具備し、前記制御部は、前記第１の経路を形成して前記入力電源に前記フライングキャパシタの充電を行わせる際、前記第１の経路を形成するトランジスタのコンダクタンスまたは出力電流値を漸次増加させ、前記フライングキャパシタの充電電圧が予め与えられた基準電圧に到達したのを検出して当該トランジスタをＯＦＦさせる充電制御手段を具備することを特徴とするチャージポンプを提供する。

かかる発明によれば、フライングキャパシタの充電時における充電電圧の時間勾配が緩やかになるので、フライングキャパシタの充電電圧が基準電圧に到達した後、第１の経路を形成するトランジスタがＯＦＦになるまでの遅延時間がある程度長くても、第１の経路を形成するトランジスタがＯＦＦになったときのフライングキャパシタの充電電圧の基準電圧に対する誤差を少なくすることができる。従って、チャージポンプにより所望の電圧値の電圧を精度良く出力することができる。

この発明の一実施形態であるチャージポンプ１を含む電力増幅回路の構成を示す回路図である。同チャージポンプ１の高電圧出力モードでの状態遷移を示す図である。同チャージポンプ１の低電圧出力モードでの状態遷移を示す図である。同チャージポンプ１のハイパワーモードでの状態遷移を示す図である。ハイパワーモードでの動作時における同チャージポンプ１の各部の波形を示す波形図である。同チャージポンプ１の制御部１０の全回路のうちＰチャネルトランジスタＰ５を制御する充電制御手段に相当する部分の構成を示す回路図である。同チャージポンプ１の全回路のうち端子ＣＰに接続された部分の構成を示す回路図である。

以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態であるチャージポンプ１を含む電力増幅回路の構成を示す回路図である。この電力増幅回路は、電源回路としてのチャージポンプ１と、負荷駆動部２とを有している。ここで、チャージポンプ１は、負荷駆動部２に供給する正および負の各電源電圧を発生する電源回路である。負荷駆動部２は、チャージポンプ１から正および負の電源電圧の供給を受け、図示しない前段回路から与えられる入力信号ＡＭＰＩを増幅し、出力信号ＡＭＰＯとして負荷（図示略）に与えるアンプである。

図示のように、チャージポンプ１は、制御部１０と、スイッチ回路２０と、端子ＣＰＶＤＤ、ＣＰ、ＧＮＤ、ＣＮおよびＣＰＶＳＳを有している。そして、端子ＣＰＶＤＤは負荷駆動部２の正電源端子に接続され、端子ＣＰＶＳＳは負荷駆動部２の負電源端子に接続される。また、端子ＧＮＤは接地され、端子ＣＰＶＤＤと接地線との間には出力用キャパシタＣ１が、端子ＣＰＶＳＳと接地線との間には出力用キャパシタＣ２が、端子ＣＰおよびＣＮ間にはフライングキャパシタＣ３が介挿される。出力用キャパシタＣ１、出力用キャパシタＣ２およびフライングキャパシタＣ３は、理想的には同じ容量値を有している。なお、以下では、説明の便宜のため、端子ＣＰＶＤＤに発生する電圧を電圧ＣＰＶＤＤ、端子ＣＰに発生する電圧を電圧ＣＰ、端子ＧＮＤに発生する電圧を電圧ＧＮＤ、端子ＣＮに発生する電圧を電圧ＣＮ、端子ＣＰＶＳＳに発生する電圧を電圧ＣＰＶＳＳというように表記する場合がある。

スイッチ回路２０は、Ｐチャネルの電界効果トランジスタ（以下、単にトランジスタという）Ｐ１〜Ｐ５と、ＮチャネルトランジスタＮ１〜Ｎ３とを有する。ここで、ＰチャネルトランジスタＰ１は電源ＨＰＶＤＤおよび端子ＣＰ間に、ＰチャネルトランジスタＰ２は電源ＨＰＶＤＤおよび端子ＣＰＶＤＤ間に、ＰチャネルトランジスタＰ３は端子ＣＰＶＤＤおよび端子ＣＰ間に、ＰチャネルトランジスタＰ４は端子ＣＰＶＤＤおよびＣＮ間に各々介挿され、ＰチャネルトランジスタＰ５は電源ＳＰＶＤＤおよび端子ＣＰ間に介挿されている。電源ＨＰＶＤＤの電圧値は例えば１．８Ｖである。また、電源ＳＰＶＤＤの電圧値は、電源ＨＰＶＤＤの電圧値よりも大きく、例えば３．６Ｖである。ＮチャネルトランジスタＮ１は端子ＣＰおよび端子ＧＮＤ間に、ＮチャネルトランジスタＮ２は端子ＣＮおよび端子ＧＮＤ間に、ＮチャネルトランジスタＮ３は端子ＣＮおよび端子ＣＰＶＳＳ間に各々介挿されている。

本実施形態におけるチャージポンプ１は、動作モードとして、高電圧出力モードと、低電圧出力モードと、ハイパワーモードとを有している。高電圧出力モードは、電源電圧ＨＰＶＤＤと同じ大きさの正の電圧ＣＰＶＤＤ（＝ＨＰＶＤＤ）と負の電圧ＣＰＶＳＳ（＝−ＨＰＶＤＤ）を端子ＣＰＶＤＤおよびＣＰＶＳＳから出力する動作モードである。低電圧出力モードは、電源電圧ＨＰＶＤＤの１／２の大きさの正の電圧ＣＰＶＤＤ（＝ＨＰＶＤＤ／２）と負の電圧ＣＰＶＳＳ（＝−ＨＰＶＤＤ／２）を端子ＣＰＶＤＤおよびＣＰＶＳＳから出力する動作モードである。高電圧出力モードおよび低電圧出力モードでは、電源ＨＰＶＤＤのみを使用し、電源ＳＰＶＤＤは使用しない。ハイパワーモードは、電源電圧ＨＰＶＤＤと同じ大きさの正の電圧ＣＰＶＤＤ（＝ＨＰＶＤＤ）および電源電圧ＳＰＶＤＤ以内の範囲内において設定された基準電圧ＶＬＭＴ（たとえば、ＶＬＭＴ＝２．１Ｖ）と同じ大きさの負の電圧ＣＰＶＳＳ（＝−ＶＬＭＴ）を端子ＣＰＶＤＤおよびＣＰＶＳＳから出力する動作モードである。このハイパワーモードでは、電源ＨＰＶＤＤおよびＳＰＶＤＤを両方使用する。

制御部１０は、以上の各動作モード間の遷移の制御および各動作モードでのスイッチ回路２０の制御を行う回路である。制御部１０には、図示しないクロック発生回路からクロックＣＬＫが与えられる。このクロックＣＬＫは、電源電圧ＳＰＶＤＤと同じレベルのＨレベルと、電圧ＧＮＤと同じレベルのＬレベルを交互に繰り返す。制御部１０は、このクロックＣＬＫに同期し、ＰチャネルトランジスタＰ１〜Ｐ５およびＮチャネルトランジスタＮ１〜Ｎ３の各ゲートに与えるゲート電圧を動作モード毎に定められた手順に従って切り換えることにより、上述した各動作モードを実現する。

図２は高電圧出力モードにおけるチャージポンプ１の状態の遷移を示す図である。図２に示すように、高電圧出力モードにおいて、チャージポンプ１は、クロックＣＬＫに同期して、チャージ動作（図２（ａ）参照）と、フライング動作（図２（ｃ）参照）を交互に繰り返す。

まず、チャージ動作（図２（ａ）参照）において、制御部１０は、スイッチ回路２０のＰチャネルトランジスタＰ１、Ｐ２およびＮチャネルトランジスタＮ２をＯＮとし、それ以外のトランジスタをＯＦＦとする。この結果、図示のように、電源ＨＰＶＤＤ→ＰチャネルトランジスタＰ２→出力用キャパシタＣ１→接地線という経路を介して出力用キャパシタＣ１の充電が行われ、出力用キャパシタＣ１に電源電圧ＨＰＶＤＤが印加される。また、図示のように、電源ＨＰＶＤＤ→ＰチャネルトランジスタＰ１→フライングキャパシタＣ３→ＮチャネルトランジスタＮ２→接地線という経路を介してフライングキャパシタＣ３の充電が行われ、フライングキャパシタＣ３に電源電圧ＨＰＶＤＤが印加される。この場合において、フライングキャパシタＣ３は、端子ＣＰ側の電極に正の電荷が、端子ＣＮ側の電極に負の電荷が充電された状態となっている。

チャージ動作（図２（ａ）参照）が一定期間行われると、その後、フライング動作（図２（ｃ）参照）が一定期間行われる。このフライング動作（図２（ｃ）参照）において、制御部１０は、スイッチ回路２０のＰチャネルトランジスタＰ２、ＮチャネルトランジスタＮ１およびＮ３をＯＮとし、それ以外のトランジスタをＯＦＦとする。この結果、図示のように、電源ＨＰＶＤＤ→ＰチャネルトランジスタＰ２→出力用キャパシタＣ１→接地線という経路を介して出力用キャパシタＣ１の充電が行われ、出力用キャパシタＣ１に電源電圧ＨＶＤＤが印加される。また、図示のように、接地線→ＮチャネルトランジスタＮ１→フライングキャパシタＣ３→ＮチャネルトランジスタＮ３→出力用キャパシタＣ２→接地線という経路が形成される。そして、フライングキャパシタＣ３は、正の電荷が充電された端子ＣＰ側の電極をＮチャネルトランジスタＮ１を介して接地させ、負の電荷が充電された端子ＣＮ側の電極をＮチャネルトランジスタＮ３を介して端子ＣＰＶＳＳに接続させ、出力用キャパシタＣ２と並列接続される。このようにして、フライングキャパシタＣ３の充電電圧ＨＰＶＤＤが逆極性となって出力用キャパシタＣ２に印加され、出力用キャパシタＣ２の充電電圧ＣＰＶＳＳが−ＨＰＶＤＤとなる。

以後、同様に、チャージ動作とフライング動作が繰り返され、端子ＣＰＶＤＤから負荷駆動部２の正電源端子に電源電圧ＣＰＶＤＤ＝ＨＰＶＤＤが、端子ＣＰＶＳＳから負荷駆動部２の負電源端子に電源電圧ＣＰＶＳＳ＝−ＨＰＶＤＤが供給される。

図３は低電圧出力モードにおけるチャージポンプ１の状態の遷移を示す図である。低電圧出力モードにおいて、チャージポンプ１は、クロックＣＬＫに同期して、チャージ動作（図３（ａ）参照）と、平滑化動作（図３（ｂ）参照）と、フライング動作（図３（ｃ）参照）を順次かつ巡回的に繰り返す。

まず、チャージ動作（図３（ａ）参照）において、制御部１０は、スイッチ回路２０のＰチャネルトランジスタＰ１およびＰ４をＯＮとし、それ以外のトランジスタをＯＦＦとする。この結果、図示のように、電源ＨＰＶＤＤ→ＰチャネルトランジスタＰ１→フライングキャパシタＣ３→ＰチャネルトランジスタＰ４→出力用キャパシタＣ１→接地線という経路が形成される。そして、このように電源ＨＰＶＤＤおよび接地線間にフライングキャパシタＣ３および出力用キャパシタＣ１を直列接続した状態で、フライングキャパシタＣ３および出力用キャパシタＣ１の充電が行われる。この場合、フライングキャパシタＣ３および出力用キャパシタＣ１は、電源ＨＰＶＤＤおよび接地線間にいわば縦積された状態であり、各々ＨＰＶＤＤ／２ずつ電圧が印加される。この場合において、フライングキャパシタＣ３は、端子ＣＰ側の電極に正の電荷が、端子ＣＮ側の電極に負の電荷が充電された状態となっている。

チャージ動作（図３（ａ）参照）が一定期間行われると、その後、平滑化動作（図３（ｂ）参照）が一定期間行われる。この平滑化動作（図３（ｂ）参照）において、制御部１０は、スイッチ回路２０のＰチャネルトランジスタＰ３、ＮチャネルトランジスタＮ２をＯＮとし、それ以外のトランジスタをＯＦＦとする。この結果、図示のように、接地線→ＮチャネルトランジスタＮ２→フライングキャパシタＣ３→ＰチャネルトランジスタＰ３→出力用キャパシタＣ１→接地線という経路が形成される。これにより、フライングキャパシタＣ３は、負の電荷が充電された端子ＣＮ側の電極をＮチャネルトランジスタＮ２を介して接地させ、正の電荷が充電された端子ＣＰ側の電極をＰチャネルトランジスタＰ３を介して端子ＣＰＶＤＤに接続させ、出力用キャパシタＣ１と並列接続される。この結果、出力用キャパシタＣ１の充電電圧とフライングキャパシタＣ３の充電電圧が同じになり、出力用キャパシタＣ１の充電電圧ＣＰＶＤＤがＨＰＶＤＤ／２となる。

平滑化動作（図３（ｂ）参照）が一定期間行われると、その後、フライング動作（図３（ｃ）参照）が一定期間行われる。このフライング動作（図３（ｃ）参照）において、制御部１０は、スイッチ回路２０のＮチャネルトランジスタＮ１およびＮ３をＯＮとし、それ以外のトランジスタをＯＦＦとする。この結果、図示のように、接地線→ＮチャネルトランジスタＮ１→フライングキャパシタＣ３→ＮチャネルトランジスタＮ３→出力用キャパシタＣ２→接地線という経路が形成される。これにより、フライングキャパシタＣ３は、正の電荷が充電された端子ＣＰ側の電極をＮチャネルトランジスタＮ１を介して接地させ、負の電荷が充電された端子ＣＮ側の電極をＮチャネルトランジスタＮ３を介して端子ＣＰＶＳＳに接続させ、出力用キャパシタＣ２と並列接続される。このようにして、フライングキャパシタＣ３の充電電圧ＨＰＶＤＤ／２が逆極性となって出力用キャパシタＣ２に印加され、出力用キャパシタＣ２の充電電圧ＣＰＶＳＳが−ＨＰＶＤＤ／２となる。

以後、同様に、チャージ動作、平滑化動作、フライング動作が順次かつ巡回的に繰り返され、端子ＣＰＶＤＤから負荷駆動部２の正電源端子に電源電圧ＣＰＶＤＤ＝ＨＰＶＤＤ／２が、端子ＣＰＶＳＳから負荷駆動部２の負電源端子に電源電圧ＣＰＶＳＳ＝−ＨＰＶＤＤ／２が供給される。

次にチャージポンプ１のハイパワーモードの詳細について説明する。図４は、チャージポンプ１のハイパワーモードでの状態遷移を示す図である。また、図５は、ハイパワーモードでの動作時におけるチャージポンプ１の各部の波形を示す波形図である。ハイパワーモードにおいて、チャージポンプ１は、クロックＣＬＫに同期して、図４（ａ）および（ｂ）に示すチャージ動作と、図４（ｃ）に示すフライング動作を交互に繰り返す。さらに詳述すると、チャージポンプ１の制御部１０は、図５に示すように、クロックＣＬＫがＬレベルである期間、チャージポンプ１にチャージ動作を行わせるためのスイッチ回路２０の制御を行い、クロックＣＬＫがＨレベルである期間、チャージポンプ１にフライング動作を行わせるためのスイッチ回路２０の制御を行う。

クロックＣＬＫがＬレベルになると、制御部１０は、チャージ動作を開始させるべく、ＰチャネルトランジスタＰ２をＯＮとする。この結果、図４（ａ）に示すように、電源ＨＰＶＤＤ→ＰチャネルトランジスタＰ２→出力用キャパシタＣ１→接地線という経路を介して出力用キャパシタＣ１の充電が行われ、出力用キャパシタＣ１に電源電圧ＨＰＶＤＤが印加される。

また、クロックＣＬＫがＬレベルになると、制御部１０は、ＰチャネルトランジスタＰ５およびＮチャネルトランジスタＮ２をＯＮとする。この結果、図４（ａ）に示すように、電源ＳＰＶＤＤ→ＰチャネルトランジスタＰ５→フライングキャパシタＣ３→ＮチャネルトランジスタＮ２→接地線という経路（すなわち、フライングキャパシタの充電を行わせる第１の経路）が形成される。

ここで、制御部１０は、クロックＣＬＫの立ち下がりに同期してＰチャネルトランジスタＰ５を完全にＯＮさせるのではなく、クロックＣＬＫの立ち下がり以後、ＰチャネルトランジスタＰ５のコンダクタンスまたは出力電流値を漸次増加させる。具体的には、図５に示すように、クロックＣＬＫの立ち下がり以後、ＰチャネルトランジスタＰ５に対するゲート電圧ＶＧ５を電源電圧ＳＰＶＤＤのレベルから漸次低下させる。この結果、図５に示すように、フライングキャパシタＣ３の充電電圧ＣＰ（端子ＣＰと端子ＧＮＤとの間の電圧）は緩やかな時間勾配で上昇する。そして、このチャージ動作において、充電電圧ＣＰが基準電圧ＶＬＭＴに達すると、制御部１０は、図５に示すように、ＰチャネルトランジスタＰ５に対するゲート電圧ＶＧ５を電源電圧ＳＰＶＤＤのレベルに急激に立ち上げ、ＰチャネルトランジスタＰ５をＯＮからＯＦＦに切り換える。これにより、電源電圧ＳＰＶＤＤからフライングキャパシタＣ３への充電が止まり（図４（ｂ）参照）、基準電圧ＶＬＭＴとほぼ同じ大きさの正の電圧ＣＰ（＝ＶＬＭＴ）がフライングキャパシタ３に保持される。この場合において、フライングキャパシタＣ３は、端子ＣＰ側の電極に正の電荷が、端子ＣＮ側の電極に負の電荷が充電された状態となっている。

次に、クロックＣＬＫが立ち上がると、制御部１０は、フライング動作を開始させるべく、ＰチャネルトランジスタＰ２、ＮチャネルトランジスタＮ１およびＮ３をＯＮとし、他のトランジスタをＯＦＦとする（図４（ｃ）参照）。この結果、図示のように、接地線→ＮチャネルトランジスタＮ１→フライングキャパシタＣ３→ＮチャネルトランジスタＮ３→出力用キャパシタＣ２→接地線という経路（すなわち、フライングキャパシタと出力用キャパシタとを並列接続する第２の経路）が形成される。これにより、フライングキャパシタＣ３は、正の電荷が充電された端子ＣＰ側の電極をＮチャネルトランジスタＮ１を介して接地させ、負の電荷が充電された端子ＣＮ側の電極をＮチャネルトランジスタＮ３を介して端子ＣＰＶＳＳに接続させ、出力用キャパシタＣ２と並列接続される。このようにして、フライングキャパシタＣ３の充電電圧ＣＰ（＝ＶＬＭＴ）が逆極性となって出力用キャパシタＣ２に印加され、基準電圧ＶＬＭＴとほぼ同じ大きさの負の電圧ＣＰＶＳＳ（＝−ＶＬＭＴ）が出力用キャパシタＣ２に保持される。

以後、同様に、チャージ動作とフライング動作が繰り返され、端子ＣＰＶＤＤから負荷駆動部２の正電源端子に電源電圧ＣＰＶＤＤ＝ＨＰＶＤＤが供給され、端子ＣＰＶＳＳから負荷駆動部２の負電源端子に電源電圧ＣＰＶＳＳ＝−ＶＬＭＴが供給される。

次に、以上のようにフライングキャパシタＣ３の充電電圧ＣＰが基準電圧ＶＬＭＴと精度良く一致するように、ＰチャネルトランジスタＰ５のゲート電圧ＶＧ５を制御する充電制御手段の具体的構成例を説明する。図６は、チャージポンプ１の制御部１０の全回路のうちＰチャネルトランジスタＰ５のゲート電圧ＶＧ５の制御を行う充電制御手段に当たる部分の構成を示す回路図である。図６において、ＮチャネルトランジスタＮ１２１〜Ｎ１２９は、低濃度のＰ型半導体基板に形成されたトランジスタである。ここで、Ｐ型半導体基板は、端子ＣＰＶＳＳに接続されており、端子ＣＰＶＳＳに発生する電圧ＣＰＶＳＳがＰチャネル半導体基板の電位（すなわち、ＮチャネルトランジスタＮ１２１〜Ｎ１２９のバックゲート電位）となる。また、ＮチャネルトランジスタＮ１２１〜Ｎ１２９の各ソースは、端子ＧＮＤに接続されている。また、ＰチャネルトランジスタＰ１０１〜Ｐ１１２は、低濃度のＰ型半導体基板に各々形成された孤立領域である低濃度のＮ型不純物層（Ｎウェル）に形成されたトランジスタである。

インバータ１４１には、信号ＨＩＰＯＷＥＲが入力される。この信号ＨＩＰＯＷＥＲは、ハイパワーモード時にＨレベル、それ以外の動作モードではＬレベルとなる信号である。インバータ１４１は、この信号ＨＩＰＯＷＥＲをレベル反転して信号ＨＩＮを出力し、インバータ１４２は、この信号ＨＩＮをレベル反転して信号ＨＩＰを出力する。ここで、信号ＨＩＰおよびＨＩＮのＨレベルは、電源ＨＰＶＤＤと同じレベルであり、Ｌレベルは電圧ＧＮＤと同じレベルである。インバータ１４１が出力する信号ＨＩＮは、ＰチャネルトランジスタＰ１１２とＮチャネルトランジスタＮ１２１およびＮ１２７の各ゲートと基準電圧発生部１５０に入力される。インバータ１４２が出力する信号ＨＩＰは、ＰチャネルトランジスタＰ１０１およびＰ１０３の各ゲートに入力される。ハイパワーモードでは、信号ＨＩＰがＨレベル、信号ＨＩＮがＬレベルとなるため、ＰチャネルトランジスタＰ１０１およびＰ１０３はＯＦＦ、ＰチャネルトランジスタＰ１１２はＯＮ、ＮチャネルトランジスタＮ１２１およびＮ１２７はＯＦＦとなる。また、ハイパワーモードでは、信号ＨＩＮがＬレベルとなるため、基準電圧発生部１５０は、基準電圧ＶＬＭＴ（たとえば、ＶＬＭＴ＝２．１Ｖ）を発生する。この基準電圧ＶＬＭＴは、チャージポンプ１の外部からの操作により所望の電圧値に調整可能である。

ＰチャネルトランジスタＰ１１２は、ソースが定電流源１３９と接続されており、ドレインがＮチャネルトランジスタＮ１２１およびＮ１２２の各ドレインの共通接続点に接続されている。また、ＮチャネルトランジスタＮ１２１およびＮ１２２並びにＰチャネルトランジスタＰ１１２の各ドレインの共通接続点は、ＮチャネルトランジスタＮ１２２、Ｎ１２３およびＮ１２４の各ゲートに接続されている。従って、ＰチャネルトランジスタＰ１１２がＯＮとなるハイパワーモードでは、定電流源１３９の出力電流がＮチャネルトランジスタＮ１２２に流れ、ＮチャネルトランジスタＮ１２２とともにカレントミラーを構成するＮチャネルトランジスタＮ１２３およびＮ１２４は、各々定電流源１３９の出力電流に比例した電流を流す定電流源となる。

基準電圧発生部１５０における基準電圧ＶＬＭＴの出力端子と端子ＧＮＤの間に直列に介挿された抵抗Ｒ１３１、ＰチャネルトランジスタＰ１０４、Ｐ１０５およびＮチャネルトランジスタＮ１２４と、端子ＣＰと端子ＧＮＤとの間に直列に介挿された抵抗Ｒ１３２、ＰチャネルトランジスタＰ１０６、Ｐ１０７およびＮチャネルトランジスタＮ１２５は、基準電圧ＶＬＭＴと電圧ＣＰとを比較するコンパレータを構成している。

ここで、抵抗Ｒ１３１およびＲ１３２は同じ抵抗値を有している。ＰチャネルトランジスタＰ１０４およびＰ１０５が属するＮウェルは、ＰチャネルトランジスタＰ１０４のソースと抵抗Ｒ１３１との接続点に接続されており、ＰチャネルトランジスタＰ１０６およびＰ１０７が属するＮウェルは、ＰチャネルトランジスタＰ１０６のソースと抵抗Ｒ１３２との接続点に接続されている。また、ＰチャネルトランジスタＰ１０５およびＮチャネルトランジスタＮ１２４はドレイン同士が接続されており、このドレイン同士の接続点は、ＰチャネルトランジスタＰ１０４およびＰ１０６の各ゲートに接続されている。また、ＰチャネルトランジスタＰ１０７およびＮチャネルトランジスタＮ１２５はドレイン同士が接続されており、このドレイン同士の接続点は、ＮチャネルトランジスタＮ１２５のゲートに接続されている。

ＰチャネルトランジスタＰ１０２は、ハイパワーモードにおいて、ＰチャネルトランジスタＰ１０５およびＰ１０７に与える共通のゲート電圧を生成する手段である。このＰチャネルトランジスタＰ１０２のソースおよびこのＰチャネルトランジスタが属するＮウェルは、ＰチャネルトランジスタＰ１０４のソースに接続されている。そして、ＰチャネルトランジスタＰ１０２とＮチャネルトランジスタＮ１２３はドレイン同士が接続されており、このドレイン同士の接続点にはＰチャネルトランジスタＰ１０２、Ｐ１０５およびＰ１０７の各ゲートが接続されている。上述したように、ＮチャネルトランジスタＮ１２３は、定電流源１３９の電流値に比例したドレイン電流を流す定電流源となり、このＮチャネルトランジスタＮ１２３に流れるドレイン電流は、ＰチャネルトランジスタＰ１０２に流れる。そして、ＰチャネルトランジスタＰ１０２と、ＰチャネルトランジスタＰ１０５およびＰ１０７の各々はカレントミラーを各々構成している。従って、ハイパワーモードにおいて、ＰチャネルトランジスタＰ１０５およびＰ１０７の各々は定電流源１３９の電流値に比例したドレイン電流を流す定電流源となる。

ＮチャネルトランジスタＮ１２６のゲートは、ＮチャネルトランジスタＮ１２５のゲートと同様、ＮチャネルトランジスタＮ１２５とＰチャネルトランジスタＰ１０７のドレイン同士の接続点に接続されている。このＮチャネルトランジスタＮ１２６のドレインには、ＰチャネルトランジスタＰ１０８のドレインおよびゲートが接続されており、このＰチャネルトランジスタＰ１０８のソースとＰチャネルトランジスタＰ１０８が属するＮウェルは電源ＳＰＶＤＤに接続されている。ＰチャネルトランジスタＰ１０９のソースおよびＰチャネルトランジスタＰ１０９の属するＮウェルは電源ＳＰＶＤＤに接続されている。そして、ＰチャネルトランジスタＰ１０９のゲートには、ＰチャネルトランジスタＰ１０８と同じゲート電圧が与えられる。以上のように、ＮチャネルトランジスタＮ１２５およびＮ１２６がカレントミラーを構成し、ＮチャネルトランジスタＮ１２６のドレイン電流がＰチャネルトランジスタＰ１０８に流れ、ＰチャネルトランジスタＰ１０８およびＰ１０９がカレントミラーを構成している。従って、ハイパワーモードにおいてＰチャネルトランジスタＰ１０９は、ＮチャネルトランジスタＮ１２５に流れるドレイン電流に比例したドレイン電流を流す定電流源となる。

Ｐチャネルトランジスタ１１０およびＮチャネルトランジスタ１２８は、クロックＣＬＫをレベル反転して出力するインバータを構成している。ここで、Ｐチャネルトランジスタ１１０のソースおよびＰチャネルトランジスタ１１０が属するＮウェルは電源ＳＰＶＤＤに接続されている。また、Ｐチャネルトランジスタ１１０のドレインは、ＮチャネルトランジスタＮ１２８のドレインに接続されている。そして、ＰチャネルトランジスタＰ１１０およびＮチャネルトランジスタＮ１２８の各ゲートにはクロックＣＬＫが入力される。従って、Ｐチャネルトランジスタ１１０およびＮチャネルトランジスタ１２８のドレイン同士の接続点（すなわち、インバータの出力端子）のレベルは、クロックＣＬＫがＬレベル（電圧ＧＮＤ）であるときに電圧ＳＰＶＤＤとなり、クロックＣＬＫがＨレベル（電圧ＳＰＶＤＤ）であるときに電圧ＧＮＤとなる。

Ｐチャネルトランジスタ１１１のソースおよびＰチャネルトランジスタ１１１が属するＮウェルは電源ＳＰＶＤＤに接続されている。Ｐチャネルトランジスタ１１１のドレインは、抵抗Ｒ１３３およびＲ１３４を直列に介してＮチャネルトランジスタＮ１２９のドレインに接続されている。ここで、抵抗Ｒ１３３は低い抵抗値を有し、抵抗Ｒ１３４は数１０ｋΩ程度の高い抵抗値を有している。また、Ｐチャネルトランジスタ１１１およびＮチャネルトランジスタＮ１２９の各ゲートは、Ｐチャネルトランジスタ１１０およびＮチャネルトランジスタ１２８のドレイン同士の接続点に共通接続されている。そして、抵抗Ｒ１３３およびＲ１３４の接続点には、ＰチャネルトランジスタＰ１０９のドレインが接続されている。この抵抗Ｒ１３３およびＲ１３４並びにＰチャネルトランジスタＰ１０９のドレインの共通接続点に発生する電圧がゲート電圧ＶＧ５としてスイッチ回路２０のＰチャネルトランジスタＰ５のゲートに供給される。

以上の構成において、端子ＣＰの電圧ＣＰが基準電圧ＶＬＭＴよりも低い場合、ＰチャネルトランジスタＰ１０６のソース電位は、ＰチャネルトランジスタＰ１０４のソース電位よりも低くなる。このため、ＰチャネルトランジスタＰ１０６およびＰ１０７はＯＦＦであるか、ＯＮであったとしても非常に僅かなドレイン電流しか流れない。このため、ＮチャネルトランジスタＮ１２５に流れる電流も０または僅かな電流である。従って、定電流源としてのＰチャネルトランジスタＰ１０９の電流値も０または僅かな電流値であり、ゲート電圧ＶＧ５の生成に殆ど関与しない。

一方、端子ＣＰの電圧ＣＰが基準電圧ＶＬＭＴ以上である場合、ＰチャネルトランジスタＰ１０６のソース電位は、ＰチャネルトランジスタＰ１０４のソース電位以上となる。このため、ＰチャネルトランジスタＰ１０６およびＰ１０７には、定電流源１３９の電流値に比例したドレイン電流が流れ、このドレイン電流がＮチャネルトランジスタＮ１２５に流れる。従って、ＰチャネルトランジスタＰ１０９は、定電流源１３９の電流値に比例したドレイン電流を流す定電流源となり、このＰチャネルトランジスタＰ１０９のドレイン電流がゲート電圧ＶＧ５の生成に大きく関与する。

ＰチャネルトランジスタＰ１０３、Ｐ１０１、ＮチャネルトランジスタＮ１２１、Ｎ１２７は、ハイパワーモード以外の動作モードにおいてチャージポンプ１の動作を安定化するために設けられたトランジスタである。まず、ＰチャネルトランジスタＰ１０３は、ＰチャネルトランジスタＰ１０５とＮチャネルトランジスタＮ１２４のドレイン同士の接続点と電源ＨＰＶＤＤとの間に介挿されている。このＰチャネルトランジスタＰ１０３が形成されたＮウェルは電源ＳＰＶＤＤに接続されている。このＰチャネルトランジスタＰ１０３は、ハイパワーモード以外の動作モードにおいてＯＮとなり、ＰチャネルトランジスタＰ１０５のドレインとＮチャネルトランジスタＮ１２４のドレイン同士の接続点の電位を電源ＨＰＶＤＤのレベルに固定する役割を果たす。

ＰチャネルトランジスタＰ１０１は、ＰチャネルトランジスタＰ１０２に対して並列接続されている。このＰチャネルトランジスタＰ１０１は、ハイパワーモード以外の動作モードにおいてＯＮとなり、ＰチャネルトランジスタＰ１０２のドレイン、ゲートおよびソースを短絡し、ＰチャネルトランジスタＰ１０５およびＰ１０７をＯＦＦにする役割を果たす。

ＮチャネルトランジスタＮ１２１は、ＮチャネルトランジスタＮ１２２に対して並列接続されている。このＮチャネルトランジスタＮ１２１は、ハイパワーモード以外の動作モードにおいてＯＮとなり、ＮチャネルトランジスタＮ１２２のドレイン、ゲートおよびソースを短絡し、ＮチャネルトランジスタＮ１２３およびＮ１２４をＯＦＦにする役割を果たす。ＮチャネルトランジスタＮ１２７は、ＮチャネルトランジスタＮ１２５およびＮ１２６のゲート同士の接続点と端子ＧＮＤとの間に介挿されている。このＮチャネルトランジスタＮ１２７は、ハイパワーモード以外の動作モードにおいて、ＮチャネルトランジスタＮ１２５およびＮ１２６のゲートを端子ＧＮＤに接続し、ＮチャネルトランジスタＮ１２５およびＮ１２６をＯＦＦにする役割を果たす。

次に、ハイパワーモードにおける図６に示す回路の動作を説明する。まず、クロックＣＬＫがＨレベルになると、ＰチャネルトランジスタＰ１１１はＯＮ、ＮチャネルトランジスタＮ１２９はＯＦＦになる。この場合、抵抗Ｒ１３３の抵抗値が十分に小さいので、ゲート電圧ＶＧ５は、電源電圧ＳＰＶＤＤとほぼ同じレベルとなり、ＰチャネルトランジスタＰ５はＯＦＦとなる。そして、チャージポンプ１では、フライング動作が行われる（図４（ｃ）参照）。

次にクロックＣＬＫがＬレベルになると、ＰチャネルトランジスタＰ１１１はＯＦＦ、ＮチャネルトランジスタＮ１２９はＯＮになる。これによりゲート電圧ＶＧ５は低下を開始する。ここで、抵抗Ｒ１３４は高い抵抗値を有しているため、抵抗Ｒ１３３およびＲ１３４の接続点に介在している容量（主にＰチャネルトランジスタＰ５のゲート容量）と抵抗Ｒ１３４およびＮチャネルトランジスタＮ１２９のＯＮ抵抗からなる直列抵抗とを乗算した時定数τは大きな値となる。このため、ゲート電圧ＶＧ５は図５に例示するように電圧ＳＰＶＤＤから緩やかな時間勾配で漸次低下する。この結果、ＰチャネルトランジスタＰ５のコンダクタンスまたは出力電流値が漸次増加し、フライングキャパシタＣ３の充電電圧ＣＰは、図５に例示するように緩やかな時間勾配で漸次上昇する。

ここで、電圧ＣＰが基準電圧ＶＬＭＴよりも低い期間は、上述したように、ＰチャネルトランジスタＰ１０９の電流値は０または僅かな電流値であり、ゲート電圧ＶＧ５の生成に殆ど関与しない。従って、ゲート電圧ＶＧ５は、上記時定数τに対応した緩やかな時間勾配で漸次低下する。

そして、電圧ＣＰが基準電圧ＶＬＭＴに到達すると、上述したように、定電流源１３９の電流値に比例したドレイン電流がＰチャネルトランジスタＰ１０９に流れる。このＰチャネルトランジスタＰ１０９のドレイン電流は、高い抵抗値を有する抵抗Ｒ１３４を介してＮチャネルトランジスタＮ１２９に流れ込む。この結果、抵抗Ｒ１３４の電圧降下が急激に増加し、図５に示すように、ゲート電圧ＶＧ５が電源電圧ＳＰＶＤＤに近いレベルに急激に上昇する。この結果、ＰチャネルトランジスタＰ５がＯＦＦになり、フライングキャパシタＣ３の充電が停止する（図４（ｂ）および図５参照）。
以上が図６に示す回路の動作である。

本実施形態によるチャージポンプ１は、電源ＨＰＶＤＤからの給電を受けて動作する回路と、電源ＳＰＶＤＤ（＞ＨＰＶＤＤ）からの給電を受けて動作する回路が混在している。ここで、前者の回路は、電源ＨＰＶＤＤに接続されたＮウェルに属するＰチャネルトランジスタを含み、後者の回路は、電源ＳＰＶＤＤに接続されたＮウェルに属するＰチャネルトランジスタを含む。また、本実施形態におけるチャージポンプ１は、前者の回路の一部のＰチャネルトランジスタのドレインと、後者の回路の一部のＰチャネルトランジスタのドレインとが共通のノードに接続されている。このような構成では、何ら策を講じないと、共通ノードの電位が電圧ＨＰＶＤＤを越えたときに、その共通ノードから電源ＨＰＶＤＤに接続されたＮウェルに電流が流れ込むという動作異常が発生する。本実施形態によるチャージポンプ１には、このような動作異常の発生を回避するための手段が設けられている。

図７は、チャージポンプ１の全回路のうち端子ＣＰに接続された部分の構成を示す回路図である。図７において、ＮチャネルトランジスタＮ１は、電源ＣＰＶＳＳに接続されたＰ型半導体基板に形成されており、ソースは端子ＧＮＤに接続され、ドレインは抵抗Ｒ１７３を介して端子ＣＰに接続されている。この端子ＣＰを共有ノードとするＰチャネルトランジスタとして、電源ＳＰＶＤＤからの給電を受けるＰチャネルトランジスタＰ５と、電源ＨＰＶＤＤからの給電を受けるＰチャネルトランジスタＰ１およびＰ３がある。

ＰチャネルトランジスタＰ１は、他のＰチャネルトランジスタが形成されたＮウエルから独立したＮウエル（すなわち、孤立したＮウエル）に形成されており、そのソースが抵抗Ｒ１７１を介して電源ＨＰＶＤＤに接続され、そのドレインが抵抗Ｒ１７２を介して端子ＣＰに接続されている。ＰチャネルトランジスタＰ１６１は、このＰチャネルトランジスタＰ１の形成されたＮウエルの電位を制御するためのトランジスタである。さらに詳述すると、ＰチャネルトランジスタＰ１６１は、電源ＳＰＶＤＤに接続されたＮウエルに形成されており、そのソースはＰチャネルトランジスタＰ１のソースに接続され、そのドレインがＰチャネルトランジスタＰ１の形成されたＮウエルに接続され、そのゲートには信号ＨＩＰＯＷＥＲが与えられる。

ＰチャネルトランジスタＰ３も、ＰチャネルトランジスタＰ１と同様、他のＰチャネルトランジスタが形成されたＮウエルから独立したＮウエル（すなわち、孤立したＮウエル）に形成されている。そして、ＰチャネルトランジスタＰ３は、そのソースが抵抗Ｒ１７６を介して端子ＣＰＶＤＤに接続され、そのドレインが抵抗Ｒ１７７を介して端子ＣＰに接続されている。なお、ＰチャネルトランジスタＰ２は、電源ＨＰＶＤＤに接続されたＮウエルに形成されており、そのドレインが抵抗Ｒ１７５を介して端子ＣＰＶＤＤに接続され、そのソースが抵抗Ｒ１７４を介して電源ＨＰＶＤＤに接続されている。電源ＨＰＶＤＤおよび端子ＣＰＶＤＤ間には、ＰチャネルトランジスタＰ１６２、ＰチャネルトランジスタＰ１６３、ＮチャネルトランジスタＮ１６４および抵抗Ｒ１７８が直列に介挿されている。ここで、ＰチャネルトランジスタＰ１６２は、電源ＳＰＶＤＤに接続されたＮウエルに、Ｐチャネルトランジスタ１６３は、電源ＨＰＶＤＤに接続されたＮウエルに形成されている。また、ＮチャネルトランジスタＮ１６４は、Ｐ型の半導体基板に形成されており、このＰ型の半導体基板は端子ＣＰＶＳＳと接続されている。他のＮチャネルトランジスタも同様である。ＰチャネルトランジスタＰ１６３のドレインとＮチャネルトランジスタＮ１６４のドレインとの共通接続点と端子ＣＰＶＳＳとの間にはＰ型半導体基板とＮウエルとのＰＮ接合を利用した大容量のキャパシタＣ１８０が介挿されている。そして、このＰチャネルトランジスタＰ１６３のドレインとＮチャネルトランジスタＮ１６４のドレインとの共通接続点がＰチャネルトランジスタＰ３の形成されたＮウエルに接続されている。

以上の構成において、動作モードがハイパワーモード以外の動作モードであり、信号ＨＩＰＯＷＥＲがＬレベルである場合、ＰチャネルトランジスタＰ１６１はＯＮとなり、ＰチャネルトランジスタＰ１の形成されたＮウエルには、抵抗Ｒ１７１およびＰチャネルトランジスタＰ１６１を介して電源電圧ＨＰＶＤＤが与えられる。また、ＰチャネルトランジスタＰ１６３は、Ｌレベル（具体的には電圧ＣＰＶＳＳ）がゲートに与えられてＯＮとなっており、ＮチャネルトランジスタＰ１６４は、Ｌレベル（具体的には電圧ＣＰＶＳＳ）がゲートに与えられてＯＦＦとなっている。そして、ＰチャネルトランジスタＰ１６２は、Ｌレベル（具体的には電圧ＣＰＶＳＳ）の信号ＨＩＰＯＷＥＲがゲートに与えられてＯＮとなっている。このため、電源電圧ＨＰＶＤＤがＰチャネルトランジスタＰ１６２およびＰ１６３を介して、ＰチャネルトランジスタＰ３の形成されたＮウエルに与えられる。この状態において、ＰチャネルトランジスタＰ１、Ｐ２およびＰ３は、制御部１０（図１参照）から与えられるゲート電圧により各々のＯＮ／ＯＦＦが切り換えられる。

一方、動作モードがハイパワーモードであり、信号ＨＩＰＯＷＥＲがＨレベル（より具体的には電源電圧ＨＰＶＤＤと同一レベル）である場合、ＰチャネルトランジスタＰ１６１およびＰ１６２がＯＦＦとなり、ＰチャネルトランジスタＰ１の形成されたＮウエルおよびＰチャネルトランジスタＰ３の形成されたＮウエルは、各々フローティング状態となる。ここで、ハイパワーモードでは、端子ＣＰの電圧ＣＰが上限電圧ＶＬＭＴまで上昇するが、この上限電圧ＶＬＭＴが電源電圧ＨＰＶＤＤ以上である場合には、端子ＣＰの電圧ＣＰも電源電圧ＨＰＶＤＤ以上となる。しかしながら、ハイパワーモードでは、ＰチャネルトランジスタＰ１の形成されたＮウエルがフローティング状態となり、端子ＣＰと電源ＳＰＶＤＤとの間に、ＰチャネルトランジスタＰ１のドレインとＰチャネルトランジスタＰ１の属するＮウエルとの間に介在する寄生ダイオードと、ＰチャネルトランジスタＰ１６１のドレインとＰチャネルトランジスタＰ１６１の属するＮウエルとの間に介在する寄生ダイオードとが直列に介挿された状態となる。従って、電圧ＣＰが電圧ＳＰＶＤＤを越えない限り、ＰチャネルトランジスタＰ１のドレインとＰチャネルトランジスタＰ１の属するＮウエルとの間に介在する寄生ダイオードに電流が流れることはない。

また、ハイパワーモードでは、ＰチャネルトランジスタＰ３の形成されたＮウエルがフローティング状態となり、端子ＣＰと電源ＨＰＶＤＤとの間に、ＰチャネルトランジスタＰ３のドレインとＰチャネルトランジスタＰ３の属するＮウエルとの間に介在する寄生ダイオードと、ＰチャネルトランジスタＰ１６３のドレインとＰチャネルトランジスタＰ１６３の属するＮウエルとの間に介在する寄生ダイオードとが直列に介挿された状態となる。従って、電圧ＣＰが電圧ＨＰＶＤＤに対して寄生ダイオード２個分の順方向電圧を加えた電圧を越えない限り、ＰチャネルトランジスタＰ３のドレインとＰチャネルトランジスタＰ３の属するＮウエルとの間に介在する寄生ダイオードを電流が流れることはない。

従って、本実施形態によれば、ハイパワーモードにおいて、電圧ＣＰが電源電圧ＨＰＶＤＤを越えるような状況であっても、ＰチャネルトランジスタのドレインとＮウエルとの間に介在する寄生ダイオードに電流が流れるのを防止し、動作異常の発生を回避することができる。

以上説明したように、本実施形態によれば、フライングキャパシタＣ３の充電時における充電電圧ＣＰの時間勾配が緩やかになるので、フライングキャパシタＣ３の充電電圧が基準電圧ＶＬＭＴを越えて、フライングキャパシタＣ３の充電経路を形成するＰチャネルトランジスタＰ５がＯＦＦになるまでの遅延時間がある程度長くても、ＰチャネルトランジスタＰ５がＯＦＦになったときのフライングキャパシタＣ３の充電電圧ＣＰの基準電圧ＶＬＭＴに対する誤差を少なくすることができる。従って、所望の電圧値の電圧を精度良く出力することができる。

また、本実施形態によれば、ハイパワーモードにおいて、基準電圧ＶＬＭＴの電圧値如何によっては端子ＣＰの電圧ＣＰが電源電圧ＨＰＶＤＤを越えることがあるが、電源ＨＰＶＤＤからの給電を受け、ハイパワーモードではＯＮにならないＰチャネルトランジスタ（具体的にはＰチャネルトランジスタＰ１およびＰ３）の属するＮウェルをハイパワーモードではフローティング状態とするので、端子ＣＰからＰチャネルトランジスタのドレインを介して電源ＨＰＶＤＤに接続されたＮウェルへ電流が流れ込む異常の発生を回避することができる。

＜他の実施形態＞
以上、この発明の実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。

（１）上記実施形態において、電源回路であるチャージポンプ１は、接地レベル（端子ＧＮＤのレベル）を中心に正の電源電圧ＣＰＶＤＤおよび負の電源電圧ＣＰＶＳＳを発生したが、接地レベルでない他の基準レベルを中心に正の電源電圧ＣＰＶＤＤおよび負の電源電圧ＣＰＶＳＳを発生させる構成としてもよい。

（２）上記実施形態において、電源回路であるチャージポンプ１は、正の入力電源ＨＰＶＤＤ、ＳＰＶＤＤを利用して、正の電源電圧ＣＰＶＤＤおよび負の電源電圧ＣＰＶＳＳを発生したが、負の入力電源を利用して、正の電源電圧ＣＰＶＤＤおよび負の電源電圧ＣＰＶＳＳを発生する構成としてもよい。

（３）上記実施形態では、スイッチ回路２０を構成するスイッチング素子として、電界効果トランジスタを利用したが、バイポーラトランジスタ等の他の種類のスイッチング素子を利用してもよい。

（４）上記実施形態では、チャージポンプ１を電力増幅回路の電源回路として利用したが、本発明によるチャージポンプは、電力増幅回路以外の用途にも適用可能である。

（５）上記実施形態では、ハイパワーモードの他に、高電圧出力モードおよび低電圧出力モードを有するチャージポンプを構成したが、ハイパワーモードのみを有するチャージポンプを構成してもよい。

１……チャージポンプ、２……負荷駆動部、Ｃ１……第１の出力用キャパシタ、Ｃ２……第２の出力用キャパシタ、Ｃ３……フライングキャパシタ、１０……制御部、２０……スイッチ回路、Ｐ１〜Ｐ５，Ｐ１０１〜Ｐ１１２，Ｐ１６１〜Ｐ１６３……Ｐチャネルトランジスタ、Ｎ１〜Ｎ３，Ｎ１２１〜Ｎ１２９，Ｎ１６４……Ｎチャネルトランジスタ、１５０……基準電圧発生部、１３９……定電流源、１４１，１４２……インバータ、Ｒ１３１，Ｒ１３２，Ｒ１３３，Ｒ１３４，Ｒ１７１，Ｒ１７２，Ｒ１７３，Ｒ１７４，Ｒ１７５，Ｒ１７６，Ｒ１７７，Ｒ１７８……抵抗。

Claims

出力用キャパシタと、フライングキャパシタと、入力電源との間に介在するスイッチ回路と、前記スイッチ回路を制御する制御部とを具備し、前記制御部が前記スイッチ回路を介して前記入力電源による前記フライングキャパシタの充電と前記フライングキャパシタから前記出力用キャパシタへの電圧の再分配を行わせるチャージポンプにおいて、
前記スイッチ回路は、前記入力電源に前記フライングキャパシタの充電を行わせる第１の経路および前記フライングキャパシタと前記出力用キャパシタとを並列接続する第２の経路を選択的に形成する複数のトランジスタを具備し、
前記制御部は、前記第１の経路を形成するトランジスタのコンダクタンスまたは出力電流値を制御する制御電圧を出力する充電制御手段を具備し、
前記充電制御手段は、
第１および第２の制御用トランジスタと、抵抗とを有し、前記入力電源の一方の電極と前記制御電圧を出力するための制御電圧出力ノードとの間に前記第１の制御用トランジスタが介挿され、前記入力電源の他方の電極と前記制御電圧出力ノードとの間に前記第２の制御用トランジスタおよび前記抵抗が直列に介挿され、前記第１の制御用トランジスタがＯＮ、前記第２の制御用トランジスタがＯＦＦとなることにより前記第１の経路を形成するトランジスタをＯＦＦさせる制御電圧を前記制御電圧出力ノードから出力し、前記第１の制御用トランジスタがＯＦＦ、前記第２の制御用トランジスタがＯＮとなることにより前記第１の経路を形成するトランジスタのコンダクタンスまたは出力電流値を漸次増加させる制御電圧を前記制御電圧出力ノードから出力する制御電圧出力回路と、
前記入力電源の一方の電極と前記制御電圧出力ノードとの間に介挿された第３の制御用トランジスタと、
前記フライングキャパシタの充電電圧が基準電圧を越えたことを検出した場合に前記第３の制御用トランジスタに所定の電流値の電流を流し、前記第１の経路を形成するトランジスタをＯＦＦさせる制御電圧であって、前記第１の経路を形成するトランジスタのコンダクタンスまたは出力電流値を漸次増加させる制御電圧よりも急激な時間勾配で変化する制御電圧を前記制御電圧出力ノードから出力させるコンパレータとを具備することを特徴とするチャージポンプ。
前記制御部は、電源電圧の異なる２種類の電源の一方を選択し、選択した電源を利用して前記フライングキャパシタの充電を行う動作を前記スイッチ回路に行わせるものであり、前記２種類の電源のうち電源電圧の高い方の電源により前記フライングキャパシタの充電を行う場合に前記充電制御手段を動作させることを特徴とする請求項１に記載のチャージポンプ。