KR20170117041A

KR20170117041A - 듀얼 서플라이

Info

Publication number: KR20170117041A
Application number: KR1020177021021A
Authority: KR
Inventors: 파브리스 파일렛; 게하드 슈롬; 아난트 에스. 데발; 라잔 비자야라가반
Original assignee: 인텔 코포레이션
Priority date: 2015-02-12
Filing date: 2016-01-12
Publication date: 2017-10-20
Also published as: TWI590023B; EP3257144A1; KR102454797B1; US20160239036A1; TW201643582A; CN107209527A; WO2016130259A1; EP3257144A4

Abstract

본 발명은 통합 전압 조정기(IVR)들에 대한 병렬 조정 특징을 제공하기 위한 전력 전달 스킴과 관련된 디바이스 및 방법을 제공한다. 이 디바이스는: 외부 DC 서플라이 전압을 수신하는 입력 레일, 이 입력 레일에 결합된 입력을 갖는 IVR, 및 외부 DC 서플라이가 제2 모드에 있을 때 IVR 대신에 조정된 DC 전압을 제공하는 저전압 조정기(LVR)를 포함한다.

Description

듀얼 서플라이

우선권 주장

본 출원은 2015년 2월 12일자로 출원된 "듀얼 서플라이(DUAL SUPPLY)"라는 명칭의 미국 특허 출원 제14/621,261호에 대한 우선권을 주장하며, 그 전체가 참고로 포함된다.

기술 분야

본 발명은 일반적으로 파워 서플라이에 관한 것이며, 특히 온-칩 전압 도메인에 대한 파워 서플라이 솔루션에 관한 것이다.

본 발명의 실시예들은 유사한 참조 번호가 유사한 요소를 지칭하는 첨부 도면들의 도들에 제한이 아니라 예로서 도시된다.
도 1a는 일부 실시예들에 따른 다수의 병렬 LVR/IVR 전압 서플라이 도메인들을 갖는 프로세서를 갖는 컴퓨팅 디바이스의 다이어그램이다.
도 1b는 일부 실시예들에 따른 도 1a의 컴퓨팅 디바이스로부터의 단일 전압 도메인으로부터의 IVR 부분의 개략도이다.
도 2는 일부 실시예들에 따른 단일 대표 FIVR에 대한 회로의 블록 다이어그램이다.
도 3은 일부 실시예들에 따른 전압 도메인에 전력을 공급하기 위한 단일 FIVR/LVR 블록을 도시하는 다이어그램이다.
도 4는 일부 실시예들에 따른 FIVR로부터 LVR로 전환하기 위한 루틴(401)을 도시하는 다이어그램이다.
도 5는 일부 실시예들에 따른 도메인 파워 서플라이에 대해 LVR로부터 FIVR로 전환하기 위한 루틴을 도시하는 다이어그램이다.

본 개시는 통합 전압 조정기(integrated voltage regulator, IVR)들에 대한 병렬 조정 특징을 제공하는 전력 전달 스킴을 제공한다. 서플라이 도메인의 경우, 이 특징은 전반적인 IVR 전력 효율이 낮을 수 있는 특정 (경량) 부하 조건 동안에 IVR로부터 대체의 더 효율적인 병렬 (선형) 조정기(LVR)로의 전압 조정 및 전력 전달의 매끄러운 전환을 제공할 수 있다. 병렬 조정이 활성화되면 IVR은 완전히 파워 다운될 수 있으며 그것의 입력 서플라이는, 턴오프되지는 않더라도, 저하될 수 있어 IVR 입력 서플라이 레일상의 정적 누설 또는 또는 유효 전력(active power)의 공급원들을 줄이거나 완전히 제거할 수 있다. 병렬 조정기는 스위치드 커패시터 조정기 또는 더 작은 스위칭 모드 전압 조정기와 같은, 관심 있는 특정 동작 조건에 대한 선형 전압 조정기(LVR) 또는 잠재적으로 또 다른 종류의 효율적인 조정기일 수 있다.

도 1a는 일부 실시예들에 따른 예시적인 컴퓨팅 디바이스에 대한 전력 도메인들을 도시하는 다이어그램이다. 그것은 오프-칩 조정기들(103)을 통해 전원(101)(PSU 또는 배터리)으로부터 전력을 공급받는 프로세서(105)를 포함한다. 프로세서(105)는 다양한 상이한 부하들(109)에 전력을 공급하기 위한 별도의 IVR/LVR 전압 도메인들(107)을 갖는다. 프로세서(105)는 임의의 적합한 프로세서(예를 들어, 하이-엔드 서버 칩, SoC 등)에 대응할 수 있다. 예를 들어, 그것은 Intel® 4세대 Core™ 마이크로프로세서로 구현할 수 있다.

마더보드상에 있는 제1 스테이지 VR(103으로부터)은 PSU(파워 서플라이 유닛) 또는 배터리 전압(예를 들어, 12V 내지 20V)으로부터 더 낮은 전압(예를 들어, 활성 모드들을 위한 1.8V, 감소된 전력 모드들을 위한 1.3)으로 변환한다. 이 서플라이들은 마이크로프로세서 다이를 가로질러 입력 서플라이 레일들을 통해 분배된다. IVR/LVR 블록들은 제2 변환 스테이지로서 기능한다. 예를 들어, 프로세서 구성에 따라 8개 내지 31개의 IVR/LVR 도메인이 있을 수 있다. 일부 실시예들에서, IVR들은 FIVR(fully integrated voltage regulator, 완전 통합 전압 조정기)들로 구현된다. 각각의 IVR은 그것이 전력을 공급하고 있는 도메인의 요구 조건들을 고려하여 최적의 동작을 달성하도록 독립적으로 프로그래밍 가능하다. 이 설정들은 다이의 전체 전력 소비를 최소화하기 위해 입력 전압, 출력 전압, 동작 위상의 수, 및 기타 다양한 설정들을 지정할 수 있는, 전력 제어 유닛(PCU)에 의해 최적화될 수 있다.

IVR(통합 전압 조정기)은 그것이 전력을 공급하고 있는 칩에 적어도 그것의 PWM(펄스 폭 변조) 회로가 통합된 임의의 적합한 스위칭 유형 조정기를 포함할 수 있다는 것을 이해해야 한다. FIVR(완전 통합 전압 조정기)은 IVR의 한 유형이다. FIVR은 임의의 적합한 스위칭 DC 조정기 기술로 구현될 수 있다. 그것은 전형적으로 그것이 조정된 전력을 공급하고 있는 반도체 패키지(하나 이상의 다이를 포함하는 패키지)에 그것의 부품들의 대부분(전부는 아닐지라도)이 수용되어 있을 것이다. 예를 들어, 일부 실시예들에서, 전력 FET들, 제어 회로 및 고주파 디커플링 부품들 다이상에 있을 수 있고, 반면 인덕터들 및 중간 주파수 입력 디커플링 커패시터들은 패키지 내에 있을 수 있다.

단일 FIVR 도메인에 대한 회로를 나타내는 블록 다이어그램이 도 2에 도시되어 있다. 이 FIVR은 16개의 위상을 갖는 140MHz 동기식 다상 벅 컨버터(multiphase buck converter)이다. 일부 실시예들에서, 벅 조정기 브리지들은 이전 설계들로부터의 전력 게이트들을 NMOS 및 PMOS 캐스코드 전력 스위치들로 대체함으로써 형성될 수 있다. 캐스코드(cascode) 구성은 전력 스위치들이 더 진보된(예를 들어, 더 작은 피처 크기) 반도체 공정들로부터의 로직 디바이스들로 구현될 수 있게 하며, 동시에, 그것들은 적당히 높은 입력 전압들(예를 들어, 1.8 VDC까지)을 다룰 수 있다. 이는 원하는 스위칭 특성들을 달성하면서, 고전압 디바이스들을 위한 추가 처리 단계들의 비용을 줄일 수 있다.

브리지 드라이버들은 고전압 레벨 시프터들을 통해 제어될 수 있으며 ZVS(zero-voltage switching, 제로 전압 스위칭) 및 ZCS(zero-current-switching, 제로 전류 스위칭) 소프트 스위칭 동작을 지원할 수 있다. 캐스코드 디바이스들의 게이트들은 Vin/2로 조정된 "하프-레일(half-rail)" 서플라이(예를 들어, Vccdrvn)에 결합된다. 이것은 또한 PMOS 브리지 드라이버를 위한 로우 측 서플라이로서뿐만 아니라 NMOS 브리지 드라이버의 하이 측 서플라이로도 사용될 수 있다. 전력 스위치들과 드라이버들이 차지하는 면적은 작기 때문에, 그것들은 다이를 가로질러, 예를 들어, 그것들의 관련 패키지 인덕터로의 연결 위로 효율적으로 분배될 수 있어, 라우팅 손실을 최소화할 수 있다. 이 드라이버 회로는 어레이 내의 전력 스위치들과 인터리빙되어 기생들을 최소화하여 매우 높은 스위칭 주파수들을 허용할 수 있다. 이는 또한 각각의 서플라이 도메인에 대한 전류 요구 조건들 및 최적화 포인트들에 기초하여 브리지의 크기가 조정되는 것을 허용할 수 있다.

도시된 실시예에서, 각각의 FIVR 도메인은 FIVR 제어 모듈(FCM)에 의해 제어된다. FCM(명백하게 도시하지 않음)은 도 2에서 파선 박스로 나타낸 바와 같이, 이중 에지 변조를 사용하여 PWM 신호들을 생성하기 위한 회로를 포함한다. 별도의 회로(이 또한 도시되지 않음)가 위상 전류 밸런싱을 관리하며, 결과적인 디지털 PWM 신호들이 FCM으로부터 개별 브리지들로 분배된다. PWM 주파수, PWM 이득, 위상 활성화, 및 각각의 위상의 각도는 상이한 동작 포인트들의 범위(span)에 걸쳐 최적의 효율과 최소 전압 리플을 가능하게 하도록 미세 증분으로 프로그래밍될 수 있다. 또한, 확산 스펙트럼이 EMI 및 RFI(Radio Frequency Interference, 무선 주파수 간섭) 제어에 사용될 수 있다.

도 2에 도시된 바와 같이, (예를 들어, FCM 모듈의 일부로서) 보상기 회로(피드백 제어 회로)가 포함된다. FIVR 보상기는 전압 조정 루프를 폐쇄한다. 그것은 안정된 폐쇄 루프 동작을 보장하기 위해 루프를 보상하기 위해 그 주위에 추가된 (예를 들어, 프로그램 가능 보상 블록(204)에서의) 수동 소자들의 조합 때문에 보상기라고 불린다. 인덕터(LC) 출력 필터에 의해 시스템에 도입된 위상 시프트 때문에, 폐쇄 루프 동작은 (프로그램 가능 보상기(204)의 일부인 RC 네트워크를 통한) 적당한 보상이 없이는 안정되지 않을 가능성이 있다. 보상기 출력("피드백 전압"이라고 표시됨)은 PWM(Pulse Width Modulator, 펄스 폭 변조기)을 구동하고, 그것은 적당한 출력 전압을 유지하도록 컨버터의 듀티 사이클을 설정한다.

고정밀 9 비트 DAC(206)는 (증폭기(202) 및 프로그램 가능 RC 보상 회로(204)로 형성된) 프로그램 가능 고대역폭 아날로그 완전 차동 유형-3 보상기에 대한 기준 전압을 생성한다. 센스 라인들은 FIVR 출력 전압을 보상기에 피드백한다. 보상기는 그것의 출력 필터에 기초하여 각각의 전압 도메인에 대해 개별적으로 프로그래밍될 수 있고, 도메인이 활성인 동안, 예를 들어, 위상 쉐딩(phase shedding)이 발생할 때, 최적의 과도 응답을 유지하도록 다시 프로그래밍될 수 있다. 이 개시와 관련하여, 그것은 LVR 모드로부터 FIVR 모드로 다시 전환하는 데에도 사용될 수 있다. 보상기 출력 전압(피드백 전압)은 FIVR이 비활성화되기 전에 측정된다. 그 후, FIVR이 다시 활성화되어야 할 때(LVR로부터 FIVR로 전환), 증폭기(202)는 디스에이블되고(예를 들어, 3-상태(tri-stated) 출력), 별도의 DAC(도시되지 않음)가 FIVR이 비활성화된 때로부터 저장된 레벨에서 출력을 프리차지하기 위해 보상기 출력(202의 출력)에서 프라이밍 전압(priming voltage)을 생성하는 데 이용된다. 이러한 방식으로, PWM은 비활성화되기 전과 동등한 FIVR 출력 전압을 생성해야 하는 값에서 시작된다.

도 3은 일부 실시예들에 따른 전압 도메인에 전력을 공급하기 위한 단일 FIVR/LVR 블록을 도시하는 다이어그램이다. 이 블록은 입력 서플라이(VCCIN)가 감소된 레벨에 있을 때 출력 레일(VCCOUT)에 전력을 제공하기 위해 FIVR(325)과 병렬로 결합된 LVR(305)을 포함한다. VCCIN은 FIVR 및 병렬 LVR 모두에 대한 기본 입력 파워 서플라이이다. VCCIN 레일은 완전히 턴오프될 수 있는 가능성은 없지만, 예를 들어 1.6V 내지 1.8V의 VCCIN 전압을 1.2V 내지 1.3V의 전압으로 감소시킴으로써 누설 전력이 대폭 감소될 수 있다. FIVR 및 LVR 출력들은 VCCOUT 레일에 대해 (도에 도시된 바와 같이) 물리적으로 단락되어 있다(비록 그것들의 출력 스테이지들은, 스위치들 또는 직접적인 비활성화를 통해, 출력 VCCOUT로부터 분리될 수 있지만).

일부 실시예들에서, 프로세서가 활성 상태(예를 들어, ACPI C0-C3)에 있어야 할 때, VCCIN은 활성 레벨(예를 들어, 1.8V)이 될 것이다. 이 더 높은 (활성) 입력 서플라이 모드에서, FIVR은 LVR이 비활성화된 상태에서, 출력 레일(들) VCCOUT을 조정하기 위해 활성으로 제어된다. 대안으로, 프로세서 저전력 상태들(예를 들어, C7 이상) 동안에는, 프로세서 부하가 감소하므로, 전력을 절약하기 위해, VCCIN이 예를 들어 1.3V로 저하될 수 있다. LVR은 VCCOUT 레일을 조정하기 위해 활성화되고, 반면 FIVR은 턴오프된다. 일부 실시예들에서, 매우 작은(있더라도) 전압 변화로 이들 조정기들 간에 전환하기 위한 절차들이 이하에 제시된다. (출력 전압은 LVR이 출력을 구동하고 있을 때 FIVR 출력 리플 노이즈가 사라질 것이라는 점을 제외하고는 실질적으로 동일하게 유지될 것이다.)

도시된 실시예에서, 선형 전압 조정기는 LVR(305)에 사용되고, FIVR은 IVR에 사용된다. FCM 제어 로직(335)(도 2의 FIVR과 관련하여 논의된 FCM에 대응할 수 있음)은 LVR 및 IVR의 동작 및/또는 활성화를 제어하도록 구성된다. LVR이 활성이어야 할 때, FCM은 LVR 트림 제어 로직(315)의 제어를 통해 LVR 출력을 제어(또는 조절)할 수 있다. 특히, FCM은 또한, 예를 들어, 도 2와 관련하여 설명된 바와 같이, FIVR에 대한 보상기 값들을 모니터링, 저장, 및 제어할 수 있다.

병렬 LVR(305)은 더 큰 효율로 FIVR이 전달할 수 있는 것보다는 적은 양의 전류를 전달하도록 설계된다(그러나 저전력 상태 조건에 대해서는 충분하다). 간단한 선형 조정기가 저전압 조정기로서 사용하기 위해 도시되었지만, 임의의 적합한 조정기 설계가 사용될 수 있음을 이해해야 한다. 예를 들어, 대체의 LVR들이 작은 스위칭 모드 전압 조정기 또는 스위치드 커패시터 전압 컨버터를 이용하여 구현될 수 있다. 이상적으로, LVR은 적합하게 제어 가능한 출력 전압을 제공할 것이고, 과도한 오버헤드를 초래할 정도로 너무 복잡하지 않으며, 중요한 것은, 감소된 입력 전압들에서, FIVR과 비교하여, 향상된 효율로 동작할 것이라는 점이다.

모든 서플라이 도메인이 본 명세서에 논의된 바와 같은 병렬 LVR들을 가질 수 있는 것은 아님을 이해해야 한다. 예를 들어, 일부 실시예들에서, 저전력 모드들 동안 전체 전력이 이용 가능해야 할 일부 도메인들에서는 병렬 LVR들이 이용되지 않을 수 있다. 이러한 도메인들은, 예를 들어, IVR 레일들만이 저전력 상태 C7에서 활성일 수 있고 다른 레일들(예를 들어, CPU 코어, 그래픽 및 LLC)은 오프인 플랫폼 제어기 레일을 포함할 수 있다. 일부 스킴들에서는, 병렬 LVR들은 CPU의 전력 소비가 낮은 C7+ 저전력 상태들에 관여할 것이고 반면 IVR들은 나머지 시간에 그 레일들에 공급하는 데 사용된다.

동작 중에, 병렬 LVR 모드로의 전환은 실질적으로 투명하고 매끄러울 수 있다. 전압은 동일하게 유지되고, 전력을 공급받는 부하는 전력 전달 공급원의 변화를 알지 못한다. 통상적인 FIVR 동작(예를 들어, VCCIN이 1.6V 내지 1.8V인) 동안, FIVR은 출력 전력 레일 VCCOUT을 조정한다. 저전력 상태들(예를 들어, VCCIN이 1.2V 내지 1.3V로 감소된) 동안, FIVR은 턴오프되고 병렬 LVR은 FIVR 대신에 대응하는 출력 전력 레일을 조정하는 데 사용된다.

도 4는 출력 레일(VCCOUT)을 조정하기 위해 FIVR로부터 LVR로 전환하기 위한 루틴(401)을 도시하는 다이어그램이다. 402에서, LVR은 파워 업된다. 다음으로, (FIVR이 여전히 동작하는 동안) 404에서, LVR은 FIVR 출력 전압과 매칭하도록 트리밍된다. 이는 임의의 적합한 방식으로 수행될 수 있다. 예를 들어, 입력 기준은 충분히 동등할 때까지 VCCOUT 출력과 비교될 수 있으며, 그 후 이 트림 설정은, 특히 기준 전압에 대한, LVR 출력 오프셋이 충분히 작은 경우들에 사용될 수 있다. 다른 경우들에, LVR 출력이 VCCOUT 레일로부터 분리되어 있는 동안, LVR 출력은 FIVR 출력(VCCOUT)과 비교될 수 있다. 그 후 LVR은 그것의 출력이 FIVR 출력과 매칭될 때까지 트리밍될 수 있다.

406에서, FIVR 듀티 사이클은 (예를 들어, FCM에 의해) 저장된다. 이에 따라 그것은 나중에 LVR에서 FIVR로의 전환을 위해 동일한 듀티 사이클로 다시 시작하기 위해 사용될 수 있다. 다음으로, 408에서, LVR 출력 스테이지는 개방 루프 모드에서 출력(VCCOUT)을 구동하도록 인에이블된다. 다음으로, 410에서, FIVR이 비활성화됨에 따라, FIVR 위상들이 종료된다. 그 후 412에서, LVR은 폐쇄 루프 동작을 위해 설정된다. 이 시점에서, LVR은 출력 레일을 구동하고 있다. 414에서, FIVR은 파워 오프될 수 있고, VCCIN 전압은 더 낮은 레벨(예를 들어, 1.3V)로 저하된다.

도 5는 예를 들어, VCCIN 서플라이가 더 높은 활성 전압 레벨이 되어야 할 때, LVR로부터 FIVR로 전환하기 위한 루틴(501)을 도시하는 다이어그램이다. 502에서, VCCIN은 1.8V로 램프(ramp)된다. 다음으로, 504에서, FIVR은 이전 동작으로부터 저장된 듀티 사이클 설정들로 프라이밍된다. FIVR이 LVR로 조정을 핸드오프하기 전에 존재했던 것과 동일한 듀티 사이클을 생성하기 위해 PWM에 필요한 기록된 전압 레벨로 보상기 출력을 프라이밍함으로써 FIVR은 비활성화되기 전에 그것이 생성한 것과 (동일하지는 않더라도) 실질적으로 동일한 레벨에서 전압을 생성하는 것을 다시 시작할 수 있다. (이것이 수행되지 않으면, FIVR은 그것의 출력 전압을 0으로부터 램프하고 처음에 LVR을 접지로 단락시킬 가능성이 있을 것이다).

506에서, IVR 위상들이 인에이블된다. 이 시간 동안, IVR과 LVR은 모두 짧은 시간 동안 출력을 구동할 것이다. 다음으로, 508에서, LVR 출력 스테이지가 디스에이블된다. 마지막으로, 510에서, LVR은 파워 오프된다.

전술한 설명 및 이하의 청구항들에서, 이하의 용어들은 다음과 같이 해석되어야 한다: "결합된" 및 "연결된"이라는 용어들과 함께, 그들의 파생어들이 이용될 수도 있다. 이 용어들은 서로 동의어로 의도되지 않았다는 것을 이해해야 한다. 오히려, 특정한 실시예들에서, "연결된"은 2개 이상의 요소들이 서로 직접적인 물리적 또는 전기적 접촉을 이루는 것을 나타내는 데 이용된다. "결합된"은 2개 이상의 요소들이 서로 협력 또는 상호작용하지만, 그들이 직접적인 물리적 또는 전기적 접촉을 이룰 수도 있고 또는 그렇지 않을 수도 있음을 나타내는 데 이용된다.

"PMOS 트랜지스터"라는 용어는 P-형 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 마찬가지로, "NMOS 트랜지스터"는 N-형 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. "MOS 트랜지스터", "NMOS 트랜지스터" 또는 "PMOS 트랜지스터"라는 용어들이 사용될 때마다, 그것들의 사용의 특성에 의해, 달리 명시되거나 지시되지 않는 한, 이들은 예시적인 방식으로 사용되고 있음을 이해해야 한다. 그것들은 단지 몇 가지만 언급한다면, 상이한 VT들, 재료 유형들, 절연체 두께들, 게이트(들) 구성들을 가진 디바이스들을 포함하는 상이한 다양한 MOS 디바이스들을 포괄한다. 또한, MOS 또는 다른 유사한 것으로 구체적으로 언급되지 않는 한, 트랜지스터라는 용어는 다른 적합한 트랜지스터 유형들, 예를 들어, 접합-전계 효과 트랜지스터, 바이폴라-접합 트랜지스터, 금속 반도체 FET들, 및 다양한 유형의 3차원 트랜지스터들, MOS 또는 그 밖에 오늘날 알려졌거나 아직 미개발된 것들을 포함할 수 있다.

본 발명은 설명된 실시예에 제한되는 것이 아니라 첨부된 청구항들의 사상 및 범위 내에서 변경 및 개조가 이루어질 수 있다. 예를 들어, 본 발명은 모든 유형의 반도체 집적 회로("IC") 칩들과 함께 이용하는 데에 적용 가능함을 이해해야 한다. 이 IC 칩들의 예들은 프로세서들, 제어기들, 칩셋 부품들, 프로그램 가능 로직 어레이들(PLA), 메모리 칩들, 네트워크 칩들 등을 포함하지만, 이들에 제한되는 것은 아니다.

일부 도면들에서는, 신호 도체 라인들이 라인들로 표시됨을 또한 이해해야 한다. 일부는 더 많은 구성 신호 경로들을 나타내도록 더 두꺼우며, 다수의 구성 신호 경로들을 나타내도록 숫자 라벨을 가지고/가지거나, 주요 정보 흐름 방향을 나타내도록 하나 이상의 끝 부분에 화살표들을 가질 수도 있다. 그러나, 이것은 제한적인 방식으로 이해되어서는 안 된다. 오히려, 이러한 추가된 상세 사항은 회로의 더 쉬운 이해를 용이하게 하기 위해 하나 이상의 예시적인 실시예와 관련하여 사용될 수 있다. 추가적인 정보를 갖는지의 여부와 상관없이, 임의의 표현되는 신호 라인들은 실제로는, 다수의 방향들로 이동할 수 있고 임의의 적합한 유형의 신호 스킴, 예를 들어, 차동 쌍들, 광 섬유 라인들, 및/또는 단일-단(single-ended) 라인들로 구현되는 디지털 또는 아날로그 라인들로 구현될 수 있는 하나 이상의 신호를 포함할 수 있다.

예시적인 크기들/모델들/값들/범위들이 주어져 있을 수 있지만, 본 발명은 이것들과 동일한 것에만 제한되지는 않는다는 것을 이해해야 한다. 제조 기술(예를 들어, 포토리소그래피)이 시간에 따라 발달함에 따라, 더 작은 크기의 디바이스들이 제조될 수 있다고 예상된다. 또한, IC 칩들 및 다른 부품들에 대한 잘 알려진 전력/접지 연결들은 설명의 간략성을 위해 그리고 본 발명의 모호함을 피하기 위해 도면에 도시될 수도 있고 또는 그렇지 않을 수도 있다. 또한, 본 발명의 모호함을 피하기 위해, 그리고 또한 그러한 블록 다이어그램 배열들의 구현에 관한 세부 사항들은 본 발명이 구현되는 플랫폼에 크게 의존한다는, 즉, 그러한 세부 사항들은 충분히 통상의 기술자의 이해의 범위 내에 속할 것이라는 사실을 고려하여 배열들은 블록 다이어그램 형식으로 도시될 수 있다. 특정 상세 사항들(예를 들어, 회로들)이 본 발명의 예시적인 실시예들을 설명하기 위해 제시되는 경우, 본 발명은 이러한 특정 상세 사항들 없이 또는 이들 특정 상세 사항들의 변형으로 실시될 수 있음이 통상의 기술자에게 명백할 것이다. 따라서, 설명은 제한적인이 아니라 예시적인 것으로 간주되어야 한다.

Claims

칩으로서,
제1 모드 동안 제1 레벨에서 그리고 상기 제1 레벨보다 작은 제2 모드 동안 제2 레벨에서 외부 DC 서플라이 전압을 수신하는 입력 레일;
조정된 DC 전압을 제공하기 위해 상기 입력 레일에 결합된 입력 및 출력 레일에 결합된 출력을 갖는 통합 스위칭 유형 전압 조정기(integrated switching-type voltage regulator, IVR); 및
상기 외부 DC 서플라이가 상기 제2 모드에 있을 때 상기 IVR 대신에 상기 조정된 DC 전압을 제공하기 위해 상기 입력 레일에 결합된 입력 및 상기 출력 레일에 결합된 출력을 갖는 저전압 조정기(lower voltage regulator, LVR)를 포함하는, 칩.
제1항에 있어서,
상기 LVR은 선형 전압 조정기인, 칩.
제1항에 있어서,
상기 LVR은 스위칭 유형 조정기인, 칩.
제1항에 있어서,
상기 IVR은 완전 통합 전압 조정기(fully integrated voltage regulator, FIVR)인, 칩.
제1항에 있어서,
상기 외부 DC 서플라이가 상기 제2 모드가 되어야 하는 경우 상기 IVR로부터 상기 LVR로 전환하는 로직을 포함하는, 칩.
제5항에 있어서,
상기 로직은 상기 IVR에 대한 듀티 사이클을 제어하는 제어 모듈의 일부인, 칩.
제5항에 있어서,
상기 로직은, 상기 LVR이 상기 출력 레일로부터 분리되는 동안, 상기 LVR로의 전환을 제어할 때, 상기 LVR의 출력 전압이 상기 IVR의 출력 전압과 매칭하도록 상기 LVR을 트리밍하는 것인, 칩.
컴퓨팅 디바이스로서,
프로세서; 및
입력 서플라이 전압을 제공하기 위한 상기 프로세서 외부의 DC 서플라이를 포함하고;
상기 프로세서는 상기 입력 서플라이 전압으로부터 전력을 공급받는 다수의 전압 도메인, 통합 스위칭 유형 전압 조정기(IVR), 및 병렬 저전압 조정기(LVR)를 가지며, 적어도 하나의 전압 도메인은 상기 입력 서플라이 전압의 레벨에 따라 상기 IVR 및 병렬 LVR 중 하나에 의해 전력을 공급받는 것인, 컴퓨팅 디바이스.
제8항에 있어서,
상기 프로세서는 서버 컴퓨터의 일부인, 컴퓨팅 디바이스.
제8항에 있어서,
상기 LVR 및 IVR은 공통 출력 레일에 제어 가능하게 결합된 출력들을 갖는, 컴퓨팅 디바이스.
제8항에 있어서,
상기 IVR은 FIVR인, 컴퓨팅 디바이스.
제11항에 있어서,
상기 FIVR은 상기 FIVR이 활성화될 때 원하는 레벨에서 펄스 폭 변조(PWM)를 시작하기 위한 회로를 갖는, 컴퓨팅 디바이스.
제12항에 있어서,
원하는 레벨에서 PWM을 시작하기 위한 상기 회로는 보상기 출력에서 전압을 생성하는 디지털-아날로그 컨버터(DAC)를 포함하는, 컴퓨팅 디바이스.
방법으로서,
저전압 조정기(LVR)를 파워 업하는 단계;
완전 통합 전압 조정기(FIVR)의 출력 전압과 매칭하도록 상기 LVR을 트리밍하는 단계;
상기 FIVR의 듀티 사이클을 저장하는 단계; 및
개방 루프 모드에서 상기 FIVR의 상기 출력 전압을 구동하도록 상기 LVR의 출력 스테이지를 인에이블하는 단계를 포함하는, 방법.
제14항에 있어서,
상기 FIVR을 비활성화하는 단계;
상기 비활성화에 응답하여 폐쇄 루프 구성에서 동작하도록 상기 LVR을 설정하는 단계;
상기 FIVR을 파워 오프하는 단계를 포함하는, 방법.
제14항에 있어서,
상기 LVR을 트리밍하는 단계는 입력 기준 전압이 상기 출력 전압과 충분히 동등할 때까지 상기 입력 기준 전압을 상기 출력 전압과 비교하는 단계를 포함하는, 방법.
제14항에 있어서,
상기 LVR을 트리밍하는 단계는 상기 LVR 기준의 출력 전압을 상기 FIVR의 상기 출력 전압과 비교하는 단계를 포함하는, 방법.
장치로서,
저전압 조정기(LVR)를 파워 업하기 위한 수단;
완전 통합 전압 조정기(FIVR)의 출력 전압과 매칭하도록 상기 LVR을 트리밍하기 위한 수단;
상기 FIVR의 듀티 사이클을 저장하기 위한 수단;
개방 루프 모드에서 상기 FIVR의 상기 출력 전압을 구동하도록 상기 LVR의 출력 스테이지를 인에이블하기 위한 수단을 포함하는, 장치.
제18항에 있어서,
상기 FIVR을 비활성화하기 위한 수단;
상기 비활성화에 응답하여 폐쇄 루프 구성에서 동작하도록 상기 LVR을 설정하기 위한 수단; 및
상기 FIVR을 파워 오프하기 위한 수단을 포함하는, 장치.
제18항에 있어서,
상기 LVR을 트리밍하기 위한 상기 수단은 입력 기준 전압이 상기 출력 전압과 충분히 동등할 때까지 상기 입력 기준 전압을 상기 출력 전압과 비교하기 위한 수단을 포함하는, 장치.
제18항에 있어서,
상기 LVR을 트리밍하기 위한 상기 수단은 상기 LVR 기준의 출력 전압을 상기 FIVR의 상기 출력 전압과 비교하기 위한 수단을 포함하는, 장치.