TWI587638B - 極化碼通道感知之執行方法與裝置 - Google Patents

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Description

極化碼通道感知之執行方法與裝置
本發明是有關於一種錯誤碼更正之執行方法與裝置，且特別是有關於一種極化碼通道感知之執行方法與裝置。
極化碼是一種先進的錯誤碼更正技術。在儲存領域(或通訊領域)中，極化碼極化某些記憶胞(或通訊通道)為高信賴度的二位元通道，並極化某些記憶胞(或通訊通道)為低信賴度的二位元通道。資訊可以透過高信賴度的二位元通道來儲存(或傳輸)。藉此，位元錯誤率(bit error rate,BER)能夠有大幅降低，以獲得高可靠度。
本發明是有關於一種錯誤碼更正之執行方法與裝置，其利用極化碼通道感知技術來改善錯誤更正效能。
根據本發明之一第一方面，提出一種極化碼通道感知(polar codes channel-aware procedure)之執行方法。數個二位 元通道(bit-channels)具有動態之一極化碼架構(polar code construction)。極化碼通道感知之執行方法包括以下步驟。排序部分之此些二位元通道之數個信賴指數(reliability index)。根據此些信賴指數之一排列順序，判斷一更新條件是否成立。若更新條件成立，根據此些信賴指數之排列順序，更新極化碼架構。
根據本發明之一第二方面，提出一種極化碼通道感知(polar codes channel-aware procedure)之執行裝置。數個二位元通道(bit-channel s)具有動態之一極化碼架構(polar code construction)。極化碼通道感知之執行裝置包括一資料庫及一控制電路。資料庫用以儲存部分之此些二位元通道之數個信賴指數(reliability index)。控制電路用以根據數個輸出碼(output code)之一部分更新此些信賴指數，並排序此些信賴指數之一排列順序。若一更新條件成立，控制電路根據此些信賴指數之該排列順序，更新極化碼架構。此些輸出碼係由一解碼電路所獲得。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100、200A、200B‧‧‧裝置
110、210A、210B‧‧‧控制電路
120、220‧‧‧資料庫
130、230‧‧‧編碼電路
140‧‧‧寫入電路
150‧‧‧記憶電路
160‧‧‧讀取電路
170、270‧‧‧解碼電路
240‧‧‧傳送電路
250‧‧‧網路
260‧‧‧接收電路
B1~B8‧‧‧二位元通道
C1~C8‧‧‧通訊通道
LLR2~LLR7‧‧‧信賴指數
L21、L22、L51、L52、L53‧‧‧數據線
S110、S120、S130、S140、S150、S160、S170、S180、S210、S220、S230、S240、S250、S260、S270、S280‧‧‧流程步驟
U1~U8‧‧‧輸入碼
~‧‧‧輸出碼
W1~W8‧‧‧記憶胞
X1~X8‧‧‧已編程碼
Y1~Y8‧‧‧讀取碼
第1圖繪示極化碼架構(polar code scheme)之示意圖。
第2圖說明極化碼架構對應於特定的記憶胞架構的示意圖。
第3圖繪示儲存領域之極化碼通道感知之執行裝置的示意 圖。
第4圖繪示儲存領域之極化碼通道感知之執行方法的流程示意圖。
第5圖說明極化碼通道感知技術的效能提升狀況。
第6圖繪示通訊領域之極化碼通道感知之執行裝置的示意圖。
第7圖繪示通訊領域之極化碼通道感知之執行方法的流程示意圖。
以下係提出數個實施例進行詳細說明，其利用極化碼通道感知技術來改善錯誤更正效能。實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略不必要之元件，以清楚顯示本發明之技術特點。
請參照第1圖，其繪示極化碼架構(polar code scheme)之示意圖。在儲存領域的實施例中，數個記憶胞(cell)W1~W8被極化為數個二位元通道(bit-channel)B1~B8。舉例來說，根據下式(1)~(8)，數個輸入碼(input code)U1~U8被編碼為數個已編程碼(encoded code)X1~X8。然後，已編程碼X1~X8寫入至記憶胞W1~W8中。從記憶胞W1~W8可以讀取出數個讀取碼(read code)Y1~Y8。該些讀取碼Y1~Y8可以是非二位元。接著，解碼此些讀取碼Y1~Y8，而獲得數個輸出 碼(output code)~。
X1=U1⊕U2⊕U3⊕U4⊕U5⊕U6⊕U7⊕U8...............(1)
X2=U5⊕U6⊕U7⊕U8....................................(2)
X3=U3⊕U4⊕U7⊕U8....................................(3)
X4=U7⊕U8.............................................(4)
X5=U2⊕U4⊕U6⊕U8....................................(5)
X6=U6⊕U8.............................................(6)
X7=U4⊕U8.............................................(7)
X8=U8...................................................(8)
根據上式(1)~(8)，二位元通道B4、B6、B7、B8具有高信賴度，二位元通道B1、B2、B3、B5具有低信賴度。因此，各個二位元通道B4、B6、B7、B8可以設定為資料狀態(data state)。資料狀態指的是可以用來輸入資訊的狀態。各個二位元通道B1、B2、B3、B5可以被設定為凍結狀態(frozen state)。凍結狀態指的是不用來輸入資訊的狀態。二位元通道B1~B8之資料狀態與凍結狀態的設定係為一極化碼架構(polar code construction)。
各種極化碼架構係對應於特定的記憶胞架構(cells construction)。某一極化碼架構適合應用於某一記憶胞架構，但不一定就會適合應用於另一記憶胞架構。
具體而言，一旦記憶胞W1~W8的狀態改變，表示二位元通道B1~B8之資料狀態與凍結狀態之設定的極化碼架構 也必須對應變更。如果記憶胞W1~W8的狀態並非保持一致，而極化碼架構沒有對應地變更，可能會有部分的資訊透過低信賴度的二位元通道進行儲存，而導致效能降低。
舉例來說，反及閘快閃記憶體(NAND flash memory)之記憶胞的臨界電壓分佈可能會隨著程式化/抹除週期(P/E cycle)的增加或使用時間的增加而改變。請參照第2圖，其說明極化碼架構對應於特定的記憶胞架構的示意圖。如第2圖所示，在編碼率為0.9的情況下，位元錯誤率為0.02之數據線L21的效能優於位元錯誤率為0.002之數據線L22的效能。頁面錯誤率(frame error rate)之效能差異約為1~2階。如果極化碼架構未對應於記憶胞之狀態，將會造成效能的損失。
然而，記憶胞之臨界電壓分佈是相當不容易估計的。在儲存領域的例子中，不準確的程式化程序(inaccurate programming)、保持錯誤(retention error)、記憶胞間的干涉(cell-to-cell interference)、讀取干擾(read disturb)、程式化干擾(program disturb)、甚至是溫度都是雜訊產生的來源。對於記憶胞之臨界電壓分佈要精準估計幾乎是不可能的。
為了提升效能，本發明提供極化碼通道感知之執行方法與裝置。請參照第1、3及4圖。第3圖繪示儲存領域之極化碼通道感知之執行裝置100的示意圖，第4圖繪示儲存領域之極化碼通道感知之執行方法的流程示意圖。
如第3圖所示，儲存領域之極化碼通道感知之執行 裝置100包括一控制電路110及一資料庫120。在第1圖中，二位元通道B8具有最高信賴度且被固定於資料狀態。二位元通道B1具有最低信賴度且被固定於凍結狀態。在極化碼通道感知技術中，二位元通道B2~B7則可以被調整為資料狀態或凍結狀態。在此例中，編碼長度為8。此例之編碼架構相當固定且可能不需要變更。然而，此例僅僅作為說明之用。倘若編碼程度相當大時(例如是1024或16384)，為了最佳化錯誤碼更正程序，編碼架構的變更就變的相當必要。
在步驟S110中，編碼電路(encoding circuit)130編碼輸入碼U1~U8為已編程碼X1~X8。
在步驟S120中，寫入電路(writing circuit)140寫入已編程碼X1~X8於記憶電路(storage circuit)150之記憶胞W1~W8中。
在步驟S130中，解碼電路(decoding circuit)170解碼讀取碼Y1~Y8，以獲得輸出碼~。讀取碼Y1~Y8係透過讀取電路(reading circuit)160對記憶胞W1~W8讀取出來。並且，解碼電路170在更新條件滿足時，更新輸入碼U2~U7之信賴指數LLR2~LLR7並傳輸至控制電路110，以更新二位元通道B2~B7之信賴度。各個輸入碼U2~U7之各個信賴指數LLR2~LLR7係為數個對數概度比(log-likelihood ratio)之絕對值的平均。二位元通道B2~B7之對數概度比的絕對值可以視為信心度係數。信賴指數LLR2~LLR7儲存於資料庫120中。
在一實施例中，各個讀取碼Y1~Y8係為一軟性資訊(soft information)。軟性資訊指的是藉由多個不同的讀取電壓所得到的讀取結果之組合。
在步驟S140中，控制電路110判斷儲存程序是否已完成。若儲存程序已完成，則結束本流程；若儲存程序未完成，則進入步驟S150。
在步驟S150中，控制電路110判斷新執行之寫入週期是否達到一預定次數。在一寫入週期中，所有的記憶胞W1~W8被寫入一組已編程碼X1~X8。若新執行之寫入週期達到預定次數，則進入步驟S160；若新執行之寫入週期未達到預定次數，則回至步驟S110。
在步驟S160中，控制電路110排序二位元通道B2~B7之信賴指數LLR2~LLR7。
在步驟S170中，控制電路110根據此些信賴指數LLR2~LLR7之一排列順序，判斷一更新條件是否成立。若更新條件成立，則進入步驟S180；若更新條件不成立，則進入步驟S110。
在此步驟中，更新條件係為信賴指數LLR2~LLR7之排列順序已變更且維持一預定次數，例如是兩次。也就是說，若更新條件成立，則信賴指數LLR2~LLR7之排列順序可以被堅定地確認。
在步驟S180中，控制電路110根據信賴指數LLR2 ~LLR7之排列順序，更新極化碼架構。舉例來說，信賴指數LLR2~LLR7之舊的排列順序為「LLR7、LLR6、LLR4、LLR5、LLR3、LLR2」。此時二位元通道B7、B6、B4之信賴指數LLR7、LLR6、LLR4高於二位元通道B5、B3、B2之信賴指數LLR5、LLR3、LLR2，故二位元通道B7、B6、B4被設定為資料狀態，且二位元通道B5、B3、B2被設定為凍結狀態。
若信賴指數LLR2~LLR7之新的排列順序為「LLR7、LLR6、LLR5、LLR4、LLR3、LLR2」，則二位元通道B7、B6、B5需設定為資料狀態，且二位元通道B4、B3、B2需設定為凍結狀態。二位元通道B4由資料狀態變更為凍結狀態，且二位元通道B5由凍結狀態變更為資料狀態。
也就是說，極化碼通道感知技術根據信賴指數LLR2~LLR7憑藉經驗調整極化碼架構。由於極化碼架構能夠對應於記憶胞W1~W8的目前狀態，使得錯誤更正效能能夠被提升。
請參照第5圖，其說明極化碼通道感知技術的效能提升狀況。數據線L51及數據線L52分別表示原始位元錯誤率(raw bit error rate,RBER)為0.02及0.002的架構。如第5圖所示，數據線L51的效能高於數據線L52的效能。數據線L53表示原始位元錯誤率為0.02且採用極化碼通道感知技術的架構。數據線L53被改善1階且幾乎接近了數據線L51。
在其他實施例中，極化碼通道感知技術也可以應用於通訊領域。在通訊領域的例子中，由於所有的障礙物(例如是 雨水、溫度、濕氣)均為雜訊來源，且會改變通道的狀態，故通道狀態的估測顯的相當困難。對於通道的不正確估測將會損害通訊的效能。請參照第6及7圖。第6圖繪示通訊領域之極化碼通道感知之執行裝置200A的示意圖，第7圖繪示通訊領域之極化碼通道感知之執行方法的流程示意圖。
如第6圖所示，通訊領域之極化碼通道感知之執行裝置200A包括一控制電路(controlling circuit)210A及一資料庫(database)220。在步驟S210中，一編碼電路(encoding circuit)230編碼輸入碼U1~U8為已編程碼X1~X8。
在步驟S220中，一傳送電路(sending circuit)240藉由網路250之數個通訊通道(communication channel)C1~C8傳送已編程碼X1~X8。
在步驟S230中，一解碼電路(decoding circuit)270解碼從通訊通道C1~C8所接收之讀取碼(read code)Y1~Y8為輸出碼~。讀取碼Y1~Y8係透過接收電路(receiving circuit)260從通訊通道C1~C8接收而得。並且，解碼電路270在更新條件滿足時更新輸入碼U2~U7之信賴指數LLR2~LLR7，並透過裝置200B之控制電路210B傳輸至控制電路210A，以更新二位元通道B2~B7之信賴度。
在步驟S240中，控制電路210A判斷通訊程序是否已完成。若通訊程序已完成，則結束本流程；若通訊程序未完成，則進入步驟S250。
在步驟S250中，控制電路210A判斷新執行之通訊週期是否達到一預定次數。在一通訊週期中，一組已編程碼X1~X8已透過通訊通道C1~C8傳送。若新執行之通訊週期達到預定次數，則進入步驟S260；若新執行之通訊週期未達到預定次數，則回至步驟S210。
在步驟S260中，控制電路210A排序二位元通道B2~B7之信賴指數LLR2~LLR7。
在步驟S270中，控制電路210A根據此些信賴指數LLR2~LLR7之一排列順序，判斷一更新條件是否成立。若更新條件成立，則進入步驟S280；若更新條件不成立，則進入步驟S210。
在步驟S280中，控制電路210A根據信賴指數LLR2~LLR7之排列順序，更新極化碼架構。
也就是說，極化碼通道感知技術根據信賴指數LLR2~LLR7憑藉經驗調整極化碼架構。由於極化碼架構能夠對應於通訊通道C1~C8的目前狀態，使得錯誤更正效能能夠被提升。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
S110、S120、S130、S140、S150、S160、S170、S180‧‧‧流程步驟

Claims (10)

  1. 一種極化碼通道感知(polar codes channel-aware procedure)之執行方法，其中複數個二位元通道具有動態之一極化碼架構，該執行方法包括：排序部分之該些二位元通道之複數個信賴指數；根據排序後之該些信賴指數之一排列順序，判斷一更新條件是否成立；以及若該更新條件成立，根據該些信賴指數之該排列順序，更新該極化碼架構；其中該更新條件係為該些信賴指數之該排列順序已變更且該排列順序維持一預定次數。
  2. 如申請專利範圍第1項所述之極化碼通道感知之執行方法，更包括：編碼複數個輸入碼為複數個已編程碼；寫入該些已編程碼於複數個記憶胞中；以及解碼由該些記憶胞所讀出之複數個讀取碼為複數個輸出碼，並更新該些信賴指數；其中各該讀取碼係為一軟性資訊，該些軟性資訊係為不同之複數個讀取電壓的複數個讀取結果的組合。
  3. 如申請專利範圍第1項所述之極化碼通道感知之執行方法，更包括：編碼複數個輸入碼為複數個已編程碼； 藉由複數個通訊通道傳送該些已編程碼；以及解碼從該些通訊通道所接收之複數個讀取碼為複數個輸出碼，並更新該些信賴指數。
  4. 如申請專利範圍第1項所述之極化碼通道感知之執行方法，其中各該信賴指數係為複數個對數概度比之絕對值的平均值。
  5. 如申請專利範圍第1項所述之極化碼通道感知之執行方法，其中於更新該極化碼架構之步驟中，該些二位元通道之至少其中之一由一凍結狀態變更為一資料狀態，並且該些二位元通道之至少其中之一由該資料狀態變更為該凍結狀態。
  6. 一種極化碼通道感知(polar codes channel-aware procedure)之執行裝置，其中複數個二位元通道具有動態之一極化碼架構，該執行裝置包括：一資料庫，用以儲存部分之該些二位元通道之複數個信賴指數；以及一控制電路，用以根據複數個輸出碼之一部分更新該些信賴指數，排序該些信賴指數之一排列順序；該控制電路更用以判斷一更新條件是否成立，若該更新條件成立，該控制電路根據該些信賴指數之該排列順序，更新該極化碼架構，其中該些輸出碼係由一解碼電路所獲得，該更新條件係為該些信賴指數之該排列順序已變更且該排列順序維持一預定次數。
  7. 如申請專利範圍第6項所述之極化碼通道感知 之執行裝置，其中一編碼電路用以編碼複數個輸入碼為複數個已編程碼；一寫入電路用以寫入該些已編程碼於複數個記憶胞中；以及該解碼電路用以解碼由該些記憶胞所讀出之複數個讀取碼為該些輸出碼，並傳輸此些輸出碼至該控制電路。
  8. 如申請專利範圍第6項所述之極化碼通道感知之執行裝置，其中一編碼電路用以編碼複數個輸入碼為複數個已編程碼；一傳送電路用以藉由複數個通訊通道傳送該些已編程碼；以及該解碼電路用以解碼從該些通訊通道所接收之複數個讀取碼為該些輸出碼，並傳輸此些輸出碼至該控制電路。
  9. 如申請專利範圍第6項所述之極化碼通道感知之執行裝置，其中各該信賴指數係為複數個對數概度比之絕對值的平均值。
  10. 如申請專利範圍第6項所述之極化碼通道感知之執行裝置，其中該執行裝置將該些二位元通道之至少其中之一由一凍結狀態變更為一資料狀態，並且將該些二位元通道之至少其中之一由該資料狀態變更為該凍結狀態。
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