TWI586106B - 單觸發電路 - Google Patents

Description

單觸發電路

本發明是有關於一種電路技術，且特別是有關於一種單觸發電路。

在實用電路上有許多的應用，是需要因應輸入訊號預設的狀態改變(例如因應輸入訊號的電壓上升)來產生短波寬的脈衝訊號，以對其他電路進行驅動或觸發。特別對電子計算機電路來說，常需要因應時序訊號的特定狀況產生或改變，例如對應周期性的時序訊號的波形正緣，來產生具有相對短的波寬的單觸發脈衝訊號。在邏輯電路及電子計算機中，如何在即便單觸發電路的供應電壓變動的情形下，產生波寬不隨之變動的精準單觸發脈衝訊號，是非常重要的。

因此，如何設計一個新的單觸發電路，以解決上述的問題，乃為此一業界亟待解決的問題。

因此，本發明之一態樣是在提供一種單觸發(one-shot)電路，包含：定電壓產生模組、時脈偏移模組以及邏輯運算模組。定電壓產生模組根據系統電壓運作，，以產生小於系統電壓且不隨系統電壓改變之定電壓。時脈 偏移模組包含：延遲電路以及至少一第一反相器。延遲電路用以接收並延遲時脈訊號，以產生第一延遲時脈訊號。第一反相器電性連接於延遲電路，根據固定電壓運作而具有固定之轉態點，用以接收第一延遲時脈訊號並產生與時脈訊號具有相同週期但延遲預設時間之第二延遲時脈訊號。邏輯運算模組俾接收時脈訊號以及第二延遲時脈訊號進行邏輯運算，以產生單觸發訊號。

依據本發明一實施例，其中定電壓產生模組包含：電流源、定壓負載以及電晶體。電流源具有電流源輸出端。定壓負載電性連接於電流源輸出端，以使電流源輸出端之輸出端電壓固定於預設準位。電晶體之閘極電性連接於電流源輸出端，以根據輸出端電壓導通並於電晶體之源/汲極產生固定電壓。

依據本發明另一實施例，其中定壓負載包含複數串聯之二極體。

依據本發明又一實施例，其中固定電壓為二極體之總跨壓與電晶體之臨界電壓之差。

依據本發明再一實施例，其中延遲電路包含相電性連接的第二反相器以及電容，其中第二反相器包含充電路徑以及放電路徑，俾根據時脈訊號對電容進行充放電，以產生第一延遲時脈訊號。其中第二反相器之放電路徑之放電速度係高於充電路徑之充電速度。

依據本發明更具有之一實施例，其中時脈偏移模組更包含準位提升電路，以提升第二延遲時脈訊號之電壓準 位，以使第二延遲時脈訊號之電壓準位與時脈訊號相同。

依據本發明再具有之一實施例，其中邏輯運算模組包含：第一邏輯運算模組以及第二邏輯運算模組。第一邏輯運算模組接收時脈訊號以及第二延遲時脈訊號進行第一邏輯運算以產生每週期包含二脈衝之邏輯運算輸出訊號，其中邏輯運算輸出訊號於時脈訊號以及第二延遲時脈訊號為相反邏輯狀態時對應二脈衝輸出第一狀態，並於時脈訊號以及第二延遲時脈訊號為相同邏輯狀態時輸出第二狀態。第二邏輯運算模組接收時脈訊號以及邏輯運算輸出訊號進行第二邏輯運算以產生每週期包含二脈衝其中之一的單觸發訊號。

依據本發明一實施例，其中第一邏輯運算模組包含互斥或閘(Exclusive-OR gate)以及反相閘，第二邏輯運算模組包含或閘。

依據本發明另一實施例，其中第一邏輯運算模組包含互斥或閘，第二邏輯運算模組包含及閘。

依據本發明又一實施例，其中單觸發訊號於每週期包含單一高態脈衝。

依據本發明再一實施例，其中單觸發訊號於每週期包含單一低態脈衝。

應用本發明之優點在於藉由單觸發電路中的定電壓產生模組產生固定電壓，並供應至時脈偏移模組的第一反相器進行轉態，以避免在延遲電路延遲時脈時造成過長的正緣(rising edge)及負緣(falling edge)時，容易受系 統電壓影響造成時序變動的缺點，因而可產生精準而不受系統電壓影響的延遲時脈訊號，並與時脈訊號進行邏輯運算後產生精準的單觸發訊號，而輕易地達到上述之目的。

1‧‧‧單觸發電路

10‧‧‧定電壓產生模組

100‧‧‧電流源

101‧‧‧二極體

102‧‧‧定壓負載

104‧‧‧電晶體

12‧‧‧時脈偏移模組

120‧‧‧延遲電路

121‧‧‧第二反相器

122‧‧‧第一反相器

123‧‧‧電容

124‧‧‧準位提升電路

14‧‧‧邏輯運算模組

140‧‧‧第一邏輯運算模組

142‧‧‧第二邏輯運算模組

20‧‧‧P型電晶體

22‧‧‧N型電晶體

40‧‧‧互斥或閘

42‧‧‧反相閘

44‧‧‧或閘

60‧‧‧互斥或閘

62‧‧‧及閘

第1圖為本發明一實施例中，一種單觸發電路之電路圖；第2圖為本發明一實施例中，延遲電路更詳細的電路圖；第3圖為本發明一實施例中，時脈訊號、第一延遲時脈訊號以及第二延遲時脈訊號的波形圖；第4圖為本發明一實施例中，邏輯運算模組的方塊圖；第5圖為本發明一實施例中，時脈訊號、第二延遲時脈訊號、邏輯運算輸出訊號以及單觸發訊號的波形圖；第6圖為本發明一實施例中，邏輯運算模組的方塊圖；以及第7圖為本發明一實施例中，時脈訊號、第二延遲時脈訊號、邏輯運算輸出訊號以及單觸發訊號的波形圖。

請參照第1圖。第1圖為本發明一實施例中，一種單觸發(one-shot)電路1之電路圖。單觸發電路1包含：定電壓產生模組10、時脈偏移模組12以及邏輯運算模組14。

定電壓產生模組10中包含的各個元件是根據系統電壓VDD運作。於不同實施例中，系統電壓VDD可為例如，但不限於3.3伏特、5伏特或其他更高的電壓值。

定電壓產生模組10包含：電流源100、定壓負載102以及電晶體104。

電流源100具有電流源輸出端O。定壓負載102電性連接於電流源輸出端O，以使電流源輸出端O之輸出端電壓Vg固定於一個預設準位。於一實施例中，定壓負載102包含數個串聯的二極體101。因此，輸出端電壓Vg的電壓準位係相當於串聯的二極體101的總跨壓。舉例來說，如果單一個二極體101在導通時的跨壓為0.7伏特，且定壓負載102如第1圖所示包含三個二極體101，則輸出端電壓Vg的電壓準位將等於2.1伏特。

需注意的是，上述的二極體101數目僅為一範例，於其他實施例中可視需求進行調整。並且，定壓負載102亦可能以其他具有類似使電壓固定機制的負載元件形成，不為二極體所限。

於本實施例中，電晶體104係為N型電晶體。電晶體104的閘極G電性連接於電流源100的電流源輸出端O，並根據輸出端電壓Vg導通，並於電晶體104的源極S產生固定電壓VDDL。其中，固定電壓VDDL小於系統電壓VSS且不隨系統電壓VSS變動。

於一實施例中，固定電壓VDDL的電壓準位相當於輸出端電壓Vg的電壓值和電晶體104的臨界電壓之差。

以上述輸出端電壓Vg為三個二極體101的總跨壓為例，若電晶體104的臨界電壓為0.5伏特，則固定電壓VDDL的電壓準位將為2.1-0.5=1.6伏特。

需注意的是，上述之N型電晶體僅為一範例，於其他實施例中，在適當調整後，亦可以P型電晶體實現產生固定電壓VDDL的目的，不為本實施例敘述所限。更進一步地，用以產生固定電壓VDDL的電路亦不限於第1圖所示的電路。換句話說，固定電壓VDDL可由其他電路或方法來產生。

時脈偏移模組12包含：延遲電路120以及第一反相器122。

請參照第2圖。第2圖為本發明一實施例中，延遲電路120更詳細的電路圖。

延遲電路120接收並延遲時脈訊號CLK，以產生第一延遲時脈訊號CLKD1。於本實施例中，延遲電路120包含相電性連接的第二反相器121以及電容123。

於本實施例中，第二反相器121包含由P型電晶體20形成的充電路徑以及由N型電晶體22形成的放電路徑。

其中，P型電晶體20及N型電晶體22的汲極Dp及Dn係相電性連接，並進一步電性連接於電容123。

P型電晶體20及N型電晶體22的閘極Gp及Np則接收時脈訊號CLK。於本實施例中，P型電晶體20的源極Sp是電性連接於電流源100，以自電流源100接收電流I1。

因此，當時脈訊號CLK為低態時，P型電晶體20將導通並形成充電路徑而藉由電流I1對電容123充電。而N型電晶體22的源極Sn則電性連接於接地端GND。因此，當時脈訊號CLK為高態時，N型電晶體22將導通並形成放電路徑而藉由流經N型電晶體22的電流I2對電容123放電。

因此，在經由第二反相器121的充電路徑及放電路徑對電容123的充放電後，將產生第一延遲時脈訊號CLKD1。

第一反相器122相電性串聯，並電性連接於延遲電路120，以根據固定電壓VDDL運作。第一反相器122將接收延遲電路120產生的第一延遲時脈訊號CLKD1，並產生第二延遲時脈訊號CLKD2。第一反相器122的運作以及第二延遲時脈訊號CLKD2的產生將於以下的段落進行進一步的討論。

請參照第3圖。第3圖為本發明一實施例中，時脈訊號CLK、第一延遲時脈訊號CLKD1以及第二延遲時脈訊號CLKD2的波形圖。

於一實施例中，延遲電路120是接收電壓準位範圍介於接地電位及系統電壓VDD的時脈訊號CLK。延遲電路120可藉由適當的設計，使第二反相器121中，放電路徑對電容123的放電速度高於充電路徑對電容123的充電速度。因此，每周期的波形中，第一延遲時脈訊號CLKD1的正緣的斜率將高於負緣的斜率。

由於第一反相器122係依照固定不變的固定電壓VDDL運作，因此其轉態點亦可維持穩定的值，而不會受系統電壓VDD的變化而改變。於一實施例中，轉態點的電壓準位係為VDDL/2。

並且，第一反相器122係可藉由類似第2圖中第二反相器121的結構實現。然而，第一反相器122的充放電速度將相當快速，以使具有相當快的轉態速度，而使第二延遲時脈訊號CLKD2的正緣及負緣實質上均為垂直，即與原始的時脈訊號CLK相同。需注意的是，上述「實質上垂直」的敘述，係指正緣及負緣並非一定為90度，而可具有一可容許範圍內的誤差，例如90度的-5%及+5%的範圍間。

因此，第二延遲時脈訊號CLKD2的週期將相當於時脈訊號CLK的週期，但在時序上將相對時脈訊號CLK延遲一段預設時間T1。更進一步地，於本實施例中，第二延遲時脈訊號CLKD2的電壓準位相當於固定電壓VDDL。實際所延遲的預設時間T1，將取決於第二反相器121的充放電能力，以及第一反相器122的數目。於第3圖中，為便於說明，所繪示的第二延遲時脈訊號CLKD2係繪出受到第二反相器121的充放電能力影響造成的延遲，而忽略第一反相器122的影響。

需注意的是，第1圖中所繪示的第一反相器122數目僅為一範例，於其他實施例中可視需求進行調整。

於一實施例中，第1圖中的時脈偏移模組12可進一步包含準位提升電路124，以提升第二延遲時脈訊號 CLKD2之電壓準位，以產生第二延遲時脈訊號CLKD2’。其中，第二延遲時脈訊號CLKD2’之電壓準位係被提升而與時脈訊號CLK相同。於不同實施例中，準位提升電路124可以不同的電路設計實現，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾。

邏輯運算模組14將接收時脈訊號CLK以及第二延遲時脈訊號CLKD2’進行邏輯運算，以產生單觸發訊號CLKS。

請同時參照第4圖及第5圖。第4圖為本發明一實施例中，邏輯運算模組14的方塊圖。第5圖為本發明一實施例中，時脈訊號CLK、第二延遲時脈訊號CLKD2’、邏輯運算輸出訊號CLKLO以及單觸發訊號CLKS的波形圖。

邏輯運算模組14包含：第一邏輯運算模組140以及第二邏輯運算模組142。其中，於本實施例中，第一邏輯運算模組140包含：互斥或閘(Exclusive-OR gate)40以及反相閘42。互斥或閘40接收時脈訊號CLK以及第二延遲時脈訊號CLKD2’進行邏輯運算，並再經由反相閘42產生邏輯運算輸出訊號CLKLO。

互斥或閘40係在時脈訊號CLK以及第二延遲時脈訊號CLKD2’為相反邏輯狀態時輸出高態。相反地，互斥或閘40在時脈訊號CLK以及第二延遲時脈訊號CLKD2’為相同邏輯狀態時輸出低態。因此，在經過反相閘42後，第一邏輯運算模組140將如第5圖所示產生包含兩個低態脈衝P1及P2的邏輯運算輸出訊號CLKLO。

第二邏輯運算模組142於本實施例中包含或閘44，以進一步根據時脈訊號CLK以及邏輯運算輸出訊號CLKLO進行邏輯運算，以產生單觸發訊號CLKS。

或閘44將僅在時脈訊號CLK以及邏輯運算輸出訊號CLKLO均為低態時輸出低態。因此，單觸發訊號CLKS將如第5圖所示，僅包含單一個低態脈衝P2。

因此，單觸發電路1中的定電壓產生模組10可產生固定電壓VDDL，並供應至時脈偏移模組12的第一反相器122進行轉態，以避免在時脈偏移模組12的延遲電路120延遲時脈時造成過長的正緣及負緣時，容易受系統電壓VDD影響造成時序變動的缺點，因而可產生精準而不受系統電壓VDD影響的延遲時脈訊號，並與時脈訊號進行邏輯運算後產生精準的單觸發訊號。

請同時參照第6圖及第7圖。第6圖為本發明一實施例中，邏輯運算模組14的方塊圖。第7圖為本發明一實施例中，時脈訊號CLK、第二延遲時脈訊號CLKD2’、邏輯運算輸出訊號CLKLO以及單觸發訊號CLKS的波形圖。

類似第5圖所繪示的邏輯運算模組14，第6圖繪示的邏輯運算模組14包含：第一邏輯運算模組140以及第二邏輯運算模組142。

於本實施例中，第一邏輯運算模組140包含互斥或閘60。互斥或閘60接收時脈訊號CLK以及第二延遲時脈訊號CLKD2’進行邏輯運算，以產生邏輯運算輸出訊號CLKLO。

互斥或閘60係在時脈訊號CLK以及第二延遲時脈訊號CLKD2’為相反邏輯狀態時輸出高態，並在時脈訊號CLK以及第二延遲時脈訊號CLKD2’為相同邏輯狀態時輸出低態。因此，第一邏輯運算模組140如第7圖所示產生包含兩個高態脈衝P3及P4的邏輯運算輸出訊號CLKLO。

第二邏輯運算模組142於本實施例中包含及閘62，以進一步根據時脈訊號CLK以及邏輯運算輸出訊號CLKLO進行邏輯運算，以產生單觸發訊號CLKS。

及閘62將僅在時脈訊號CLK以及邏輯運算輸出訊號CLKLO均為高態時輸出高態。因此，單觸發訊號CLKS將如第7圖所示，僅包含單一個高態脈衝P3。

因此，本實施例中的邏輯運算模組14可選擇性地以第6圖繪示的架構實現。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。

1‧‧‧單觸發電路

10‧‧‧定電壓產生模組

100‧‧‧電流源

101‧‧‧二極體

102‧‧‧定壓負載

104‧‧‧電晶體

12‧‧‧時脈偏移模組

120‧‧‧延遲電路

121‧‧‧第二反相器

122‧‧‧第一反相器

123‧‧‧電容

124‧‧‧準位提升電路

14‧‧‧邏輯運算模組

Claims (12)

1. 一種單觸發(one-shot)電路，包含：一定電壓產生模組，根據一系統電壓運作，以產生小於該系統電壓且不隨該系統電壓改變之一固定電壓；一時脈偏移模組，包含：一延遲電路，根據該系統電壓運作，用以接收並延遲一時脈訊號，以產生一第一延遲時脈訊號；以及至少一第一反相器，係電性連接於該延遲電路，俾根據該固定電壓運作而具有一固定之轉態點，以接收該第一延遲時脈訊號並產生與該時脈訊號具有相同週期但延遲一預設時間之一第二延遲時脈訊號；以及一邏輯運算模組，俾接收該時脈訊號以及該第二延遲時脈訊號進行邏輯運算，以產生一單觸發訊號。
2. 如請求項1所述之單觸發電路，其中該定電壓產生模組包含：一電流源，具有一電流源輸出端；一定壓負載，電性連接於該電流源輸出端，以使該電流源輸出端之一輸出端電壓固定於一預設準位；以及一電晶體，該電晶體之一閘極電性連接於該電流源輸出端，以根據該輸出端電壓導通，並於該電晶體之一源/汲極產生該固定電壓。
3. 如請求項2所述之單觸發電路，其中該定壓負載包 含複數串聯之二極體。
4. 如請求項3所述之單觸發電路，其中該固定電壓為該等二極體之一總跨壓與該電晶體之一臨界電壓之差。
5. 如請求項1所述之單觸發電路，其中該延遲電路包含相電性連接的一第二反相器以及一電容，其中該第二反相器包含一充電路徑以及一放電路徑，俾根據該時脈訊號對該電容進行充放電，以產生該第一延遲時脈訊號。
6. 如請求項5所述之單觸發電路，其中該第二反相器之該放電路徑之一放電速度係高於該充電路徑之一充電速度。
7. 如請求項1所述之單觸發電路，其中該時脈偏移模組更包含一準位提升電路，以提升該第二延遲時脈訊號之電壓準位，以使該第二延遲時脈訊號之電壓準位與該時脈訊號相同。
8. 如請求項1所述之單觸發電路，其中該邏輯運算模組包含：一第一邏輯運算模組，俾接收該時脈訊號以及該第二延遲時脈訊號進行一第一邏輯運算以產生每週期包含二脈衝之一邏輯運算輸出訊號，其中該邏輯運算輸出訊號於該 時脈訊號以及該第二延遲時脈訊號為相反邏輯狀態時對應該二脈衝輸出一第一狀態，並於該時脈訊號以及該第二延遲時脈訊號為相同邏輯狀態時輸出一第二狀態；以及一第二邏輯運算模組，俾接收該時脈訊號以及該邏輯運算輸出訊號進行一第二邏輯運算，以產生每週期包含該二脈衝其中之一的該單觸發訊號。
9. 如請求項8所述之單觸發電路，其中該第一邏輯運算模組包含一互斥或閘(Exclusive-OR gate)以及一反相閘，該第二邏輯運算模組包含一或閘。
10. 如請求項8所述之單觸發電路，其中該第一邏輯運算模組包含一互斥或閘，該第二邏輯運算模組包含一及閘。
11. 如請求項1所述之單觸發電路，其中該單觸發訊號於每週期包含單一高態脈衝。
12. 如請求項1所述之單觸發電路，其中該單觸發訊號於每週期包含單一低態脈衝。