TWI584455B - 具半島式接地點之互補式金屬氧化物半導體影像感測器與其製造方法 - Google Patents

具半島式接地點之互補式金屬氧化物半導體影像感測器與其製造方法 Download PDF

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Description

具半島式接地點之互補式金屬氧化物半導體影像感測器與其製 造方法
大多數銷售給一般消費者的數位相機是基於互補式金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)影像感測器，這是因為CMOS影像感測器可用低成本大量生產。CMOS影像感測器是於晶圓級製造在矽基板上，且此製造包括適當地摻雜晶圓之不同空間區域以產生具不同摻雜類型與程度的局部特性，意即不同程度的p型摻雜(正電載子)和不同程度的n型摻雜(負電載子)。
CMOS影像感測器之每個像素具有一光二極體，用於回應入射光以產生電荷。此光二極體是耦合至一組電晶體，用於讀出電荷以產生影像訊號並於讀出後重置像素。通常來說，三個或更多電晶體合作以讀出電荷並重置像素。這些電晶體是形成矽基板上/內而在一個或多個〝島〞中相鄰於光二極體，這些島是經由淺溝槽隔離而與周遭元件分離。淺溝槽隔離是以介電質填充的蝕刻溝槽。
消費者已習於數位照相產生良好影像品質，且對更高空間解析度的需求正在增加。為滿足這種需求，CMOS影像感測器製造成具有非常大量的像素，其導致基板上位於中間的像素與像素陣列邊界之間顯著的橫向阻力(lateral resistance)。因此，周邊的接地點(ground contact)無法為整個像素陣列提供一致的接地平面。此問題可藉由在每個像素放置一接觸點而予以克服。
在一實施例中，一種具半島式接地點之互補式金屬氧化物半導體(CMOS)影像感測器包括(a)一基板，具有多個像素單元，排列成多個列 向的這些像素單元，以及(b)多個接地點，用於將這些像素單元接地。在相對應之這些像素單元內，這些接地點是形成於基板相對應的多個半島區域中。這些半島區域中的每一個是藉由一淺溝槽隔離而部分封閉，且這些半島區域沿著這些列向的這些像素單元中的每一個具有變換的方向。
在一實施例中，一種用於製造具半島式接地點之CMOS影像感測器的製造方法包括：在一基板上製造多個淺溝槽隔離以形成具有平行的多個列的多個電晶體區域，使得這些電晶體區域中的每一個包括(a)至少一島，用於容納一個或多個電晶體，以及(b)一半島區域，用於容納一接地點。至少一個島中的每一個是藉由這些淺溝槽隔離之一部分而完全封閉。此半島區域是藉由這些淺溝槽隔離之一部分而部分封閉，且此半島區域的方向沿著這些列中的每一個變換。
100、400、500、600‧‧‧影像感測器
110、410、510、610、700‧‧‧像素單元
120、720‧‧‧光二極體區域
122‧‧‧光二極體
130、230、330、430、530、630、730‧‧‧電晶體區域
140‧‧‧淺溝槽隔離
150、540、850、852‧‧‧島
152‧‧‧電晶體
160‧‧‧半島區域
162、262、560‧‧‧接地點
170‧‧‧基板
180‧‧‧光接收表面
190‧‧‧電子相機
195‧‧‧特寫
210‧‧‧p型摻雜磊晶矽
220‧‧‧p型摻雜井
240‧‧‧連接層
252‧‧‧n型摻雜部分
254‧‧‧多晶矽閘極
256、264、364‧‧‧連接
282‧‧‧長邊
284‧‧‧短邊
286、386、586、886‧‧‧寬度
480‧‧‧橢圓形
680、682‧‧‧電橋
690、692‧‧‧方向
722‧‧‧傳輸閘極
724‧‧‧浮動傳播區域
726‧‧‧邊長
732‧‧‧SF閘極
734‧‧‧RS閘極
736‧‧‧RST閘極
752(1~5)‧‧‧n型摻雜部分
900‧‧‧方法
910、912、914、920、930、932、940、950‧‧‧步驟
圖1為根據一實施例繪示具半島式接地點之互補式金屬氧化物半導體(CMOS)影像感測器。
圖2A與2B為根據一實施例繪示具半島式接地點之電晶體區域。
圖3為根據一實施例繪示一示例性電晶體區域，其具有一連接至一半島式接地點，且寬於此半島式接地點。
圖4為根據一實施例繪示具半島式接地點之CMOS影像感測器，半島式接地點位在相同方向之半島區域中。
圖5為根據一實施例繪示具接地點之CMOS影像感測器，接地點位在與半島區域相反之島中。
圖6為根據一實施例繪示具半島式接地點之CMOS影像感測器，半島式接地點位在變換方向之半島區域中。
圖7為根據一實施例顯示具半島式接地點之4T像素單元之功能組件的佈局。
圖8A與8B為根據一實施例進一步詳細繪示圖7之4T像素單元之電晶體區域。
圖9為根據一實施例繪示用於製造具半島式接地點之CMOS影像感測器的製造方法。
圖1繪示一示例性具半島式接地點162之互補式金屬氧化物半導體(CMOS)影像感測器100。圖1所示影像感測器100為示例性情境描述，其中影像感測器100是建置於一電子相機190而用於藉由電子相機190擷取影像。影像感測器100包括具有多個像素單元110之基板170，用於檢測入射至影像感測器100之光接收表面180的入射光。為說明之清楚起見，並非影像感測器100內之所有像素單元都被標示。如特寫195所示，每個像素單元110包括一個或多個光二極體122、一個或多個電晶體152以及一接地點162。特寫195是沿著垂直於光接收表面180的一檢視方向顯示像素單元110。每個光二極體122是位於一光二極體區域120中。每個電晶體152是位於一電晶體區域130中。電晶體區域130是位在沿著光二極體區域120之一側。接地點162亦位在電晶體區域130中。在每個像素單元110中，每個光二極體122協同電晶體152和接地點162以形成影像感測器100的一個像素。在一實施例中，光二極體區域120只包括單個光二極體122。在另一實施例中，光二極體區域120包括二個或更多光二極體122，例如四個光二極體122。
電晶體區域130包括淺溝槽隔離140，以形成一島150與一半島區域160。半島區域160是只被淺溝槽隔離140部分圍繞。這邊的〝島〞乃指基板170之一部分是被淺溝槽隔離140完全圍繞，而〝半島區域〞乃指基板170之一部分是只被淺溝槽隔離140部分圍繞。在圖1所示之實施例中，半島區域160是矩形，沿著矩形的三個側邊具有淺溝槽隔離140，且沿著矩形的第四個側邊沒有淺溝槽隔離140。不脫離本發明之範圍，半島區域160可有不同於矩形之形狀月/或半島區域160可比圖1所示被淺溝槽隔離圍繞更多或更少。例如，半島區域160可為矩形，沿著矩形的三個側邊的完整範圍均具有淺溝槽隔離140，且沿著矩形的第四個側邊的一部份額外具有淺溝槽隔離140。
在一實施例中，基板170是普遍為p型摻雜，且接地點162為半島區域160之一p+型摻雜部分，其中〝p+〞是標示比基板170鄰近周邊更高的p型摻雜。在另一實施例中，基板170是普遍為n型摻雜，且接地點162為半島區域160之一n+型摻雜部分，其中〝n+〞是標示比基板170鄰近周邊更高的n型摻雜。在一實施例中，基板170基本上為矽。在另一實施例中，基板170基本上為矽或一矽衍生物。在又一實施例中，基板170基本上為鍺和/或矽鍺合 金。
將接地點162置放於電晶體區域130，讓影像感測器100之配置非常適合應用於高解析度影像感測器。每個像素單元110有其自己的接地點162，使得橫跨影像感測器100所有像素單元110均勻或至少幾乎一致地接地。此外，高解析度影像感測器通常有相對小的像素，用以在實用區域內容納所需之大量像素。在一示例性實施例中，每個像素單元110包括四個光二極體122，而每個光二極體122的尺寸大小約為1微米乘1微米，使得光二極體區域120的尺寸大小約為2微米乘2微米。有如此小尺寸且幾乎完全被光二極體122(以及其他位在光二極體區域120中之半導體元件)盤據的光二極體區域120，在光二極體區域120內設置接地點162將可能導致接地點162的摻雜特性危害像素單元110內之一個或多個光二極體122的性能。影像感測器100改將接地點162設置在電晶體區域130內。
如下述進一步討論，與在被淺溝槽隔離140完全包圍的島相反，接地點162放置於半島區域160利於改善電晶體區域130之空間使用，且不造成可能因接地點放置於一個小島而產生的應力誘發雜訊(stress-induced noise)。
儘管未顯示於圖1，不脫離本發明之範圍，光二極體區域120可包括一個或多個電晶體，例如用於每個光二極體122的傳輸閘極(transfer gate)。而且，不脫離本發明之範圍，光二極體區域120可包括任何大於零之數量的光二極體122，且電晶體區域130可包括任何大於零之數量的電晶體152。此外，如下方圖8A與8B所示之實例，淺溝槽隔離140可於電晶體區域130上形成二個或更多島150，其中這兩個或更多島150中的每一個包括至少一個電晶體152。不脫離本發明之範圍，接地點162可佔用比圖1所示更多或更少的半島區域160。也不脫離本發明之範圍，影像感測器100可包括與圖1所示不同數量的像素單元110。在一實例中，影像感測器100包括成千上百列向的像素單元110，其中每個列向包括成千上百之像素單元110。
在某些特定實施例中，在光二極體區域120中之每個光二極體122是只與位在電晶體區域130中之電晶體152相關連，並且選擇性的也與(a)位在光二極體120內之一個或多個電晶體和/或(b)與影像感測器100分離之一個或多個電晶體相關連。在此實施例中，來自每個光二極體122之影像訊號讀出是利用光二極體區域120被電晶體區域130佔用的那一側的電晶體，而非利 用位在相鄰光二極體區域120其他側的電晶體。
圖2A與2B繪示一示例性電晶體區域230，其為電晶體區域130之一實施例。圖2A所示之電晶體區域230是與圖1之電晶體區域130同一視角。圖2B所示之電晶體區域230則是從圖2A上沿線段2B-2B之剖視圖。圖2A與2B最好同時檢視。
電晶體區域230被拉長並有長邊282與短邊284。電晶體區域230實作接地點162而為跨越半島區域160之寬度286的接地點262，其中寬度286是平行於長邊282，使得接地點162從淺溝槽隔離140之一部份跨越半島區域160到淺溝槽隔離140之另一部份。既然接地點262跨越寬度286，寬度286可選擇為小於某一半島區域之寬度，而此半島區域大於接地點262之跨越。沿著電晶體區域230之長邊282，這最小化了用於容納接地點262的範圍。
在電晶體區域230，基板170是建置為具有p型摻雜井(p doped well)220之p-型摻雜磊晶矽(p-doped epitaxial silicon)210，其中"p"型摻雜井220比"p-"型摻雜磊晶矽210有較高的摻雜。接地點262為p+型摻雜。淺溝槽隔離140是位在p型摻雜井220內。電晶體區域230包括一連接層240，而以一連接264接觸接地點262。舉例來說，連接264為金屬。連接264可符合接地點262之寬度286、比接地點262小或比接地點262大。
電晶體區域230可建置一個或多個電晶體152，而每個電晶體152如為嵌入於p型摻雜井220之兩個n型摻雜部分252，以及跨越此兩個n型摻雜部分252的一多晶矽閘極254。連接層240包括用於電晶體152之連接256。舉例來說，連接256為金屬。為說明之清楚起見，連接264與電晶體152之元件並未顯示於圖2A。不脫離本發明之範圍，淺溝槽連接層140可延伸跨越所有長邊282，而如圖4與6所示。
在一替代之實施例中，電晶體區域230之摻雜特性為相反的，因此p-型摻雜磊晶矽被替換為n-型摻雜磊晶矽、p型摻雜井220被替換為n型摻雜井、接地點262被替換為n+型摻雜接地點，諸如此類地替換電晶體區域230之所有元件。
圖3繪示具有一連接364的示例性電晶體區域330，其中連接364連接接地點262並寬於接地點262。電晶體區域330為電晶體區域230之一實施例，且連接364為連接264之一實施例。連接364具有沿著長邊282之寬 度386。寬度386比寬度286來得長，使得連接364沿著長邊232而在半島區域160之兩側延伸跨越淺溝槽隔離140。
圖4繪示具半島式接地點162的示例性CMOS影像感測器400，而半島式接地點162是位於相同方向之半島區域160中。影像感測器400為影像感測器100之一實施例。影像感測器400包括多個像素單元410，設置以形成列向的光二極體區域120與列向的電晶體區域430。像素單元410為像素單元110之一實施例。電晶體區域430為電晶體區域130之一實施例，其中淺溝槽隔離140跨越電晶體區域130之全部寬度，使得淺溝槽隔離140形成跨越每個列向的電晶體區域430之一連續的淺溝槽隔離。電晶體區域430可實作為電晶體區域230或電晶體區域330。所有像素單元410是安排成相同，使得半島區域160具有與所有像素單元410相同之方向。
為說明之清楚起見，圖4並未標示出所有像素單元410與其元件。不脫離本發明之範圍，影像感測器400可包括與圖4所示之數量不同的像素單元410。在一實例中，影像感測器400包括成千上百列向之像素單元410，其中每個列向包括成千上百之像素單元410。
用以比較，圖5繪示CMOS影像感測器500，而相反於位在半島區域160中，接地點560是位在島540中。影像感測器500與影像感測器400相似，除了影像感測器500所建置的像素單元510包括一電晶體區域530。電晶體區域530與電晶體區域430相似，除了半島區域160被島540取代。在島540之寬度586為小的實施例中，對應於小的寬度286，在島150與島540上的過度應力都是肇因於較小數值之寬度560。此應力影響下方之基板(如基板170)的晶體結構以及基板和淺溝槽隔離140之間的介面，造成不必要之移動與固定的電荷載子，因此在像素單元510產生之影像訊號中引起雜訊。
與此相反，〝電橋(bride)〞(於圖4中標示為橢圓形480)中斷影像感測器100與影像感測器400之半島區域160上的淺溝槽隔離140，至少釋放部分應力以減少或消除這類應力誘發雜訊。
圖6繪示具半島式接地點162的示例性CMOS影像感測器600，而半島式接地點162位於變換方向之半島區域160中。影像感測器600為影像感測器100的一實施例，並且與影像感測器400相似除了半島區域160方向的變換。影像感測器600包括多個像素單元410與像素單元610。像素單元610為 像素單元110之一實施例並與像素410相似，除了建置具半島區域160的電晶體區域630，而像素單元610中的半島區域160與像素單元410中的半島區域160方向相反。除此之外，電晶體區域630則與電晶體區域430相似。
像素單元410與像素單元610是排列成列以形成光二極體區域120之列向以及電晶體區域430、630之列向，其中電晶體區域430、630沿此每個列向變換。因此，沿著電晶體區域430、630之每個列向，半島區域160的方向變換於具有(a)在與電晶體區域430、630之列向垂直的方向690上，中斷淺溝槽隔離140的電橋680，與(b)在與電晶體區域430、630之列向垂直但與方向690相反之另一方向692上，中斷淺溝槽隔離140的電橋682之間。
藉由沿電晶體區域430、630之每個列向變換半島區域160之方向，任何經由接地點162和/或半島區域160引起之方向性偏差雜訊(directionally biased noise)，從電晶體430、630之列向的上方或下方之間變換影響光二極體訊號。若存有這些方向性偏差雜訊，被影像感測器600擷取之影像可包括相對均勻分佈之方向性偏差雜訊。另一方面，在被影像感測器400擷取之影像中，方向性偏差雜訊可能為線形。
為說明之清楚起見，並非所有像素單元410、610或其元件都標示於圖6。不脫離本發明之範圍，影像感測器600可包括與圖5所示不同數量的像素單元410、610。在一實例中，影像感測器400包括成千上百列向之像素單元410、610，其中之每個列向包括成千上百之像素單元410、610。
不脫離本發明之範圍，CMOS影像感測器600很容易擴展成電晶體區域430、630之每個列向被配置成依據不同的變換方案。例如，電晶體區域430、630之每個列向可配置成電晶體區域430、430、630、630、430、430、630、630等等之一系列，而非配置成電晶體區域430、630、430、630等等之一系列。在另一實施例中，電晶體區域430、630之每個列向具有隨機或近乎隨機分佈之電晶體區域430、630。
圖7顯示具半島式接地點262之一示例性4T像素單元700之功能組件的佈局。像素單元700為像素單元110之一實施例。像素單元700包括位於光二極體區域720中的四個光二極體122。每個光二極體122具有邊長726。邊長726例如在1.0與1.2微米之間。光二極體區域720為光二極體區域120之一實施例。光二極體區域720進一步包括一浮動傳播區域(floating diffusion region)724以及四個傳輸閘極722。每個傳輸閘極722接觸浮動傳播區域724以及各自的光二極體122。
像素單元700亦包括位於電晶體區域730中的半島式接地點262、一源極隨耦器電晶體(source follower transistor)、一列向選擇電晶體(row select transistor)以及一重置電晶體(reset transistor)。電晶體區域730為電晶體區域230之一實施例。此源極隨耦器電晶體是由n型摻雜部分752(1)、752(2)以及跨越其兩者間的多晶矽源極隨耦器(SF)閘極732所形成。此列向選擇電晶體是由n型摻雜部分752(2)、752(3)以及跨越其兩者間的多晶矽列向選擇(RS)閘極734所形成。此重置電晶體是由n型摻雜部分752(4)、752(5)以及跨越其兩者間的多晶矽重置(RST)閘極736所形成。SF閘極732與n型摻雜部分752(4)是通訊耦合至浮動傳播區域724。電晶體區域730進一步包括連接264與連接256，用於n型摻雜部分752(1~5)、SF閘極732、RS閘極734以及RST閘極736。為說明之清楚起見，圖7並未顯示所有的連接256。SF閘極732、RS閘極734以及RST閘極736中的每一個為多晶矽閘極254的一實施例。源極隨耦器電晶體、列向選擇電晶體以及重置電晶體中的每一個為電晶體152的一實施例。
圖8A、8B進一步詳細繪示電晶體區域730。圖8A以和圖2A相同之視角顯示電晶體區域730。圖8B所示之電晶體區域730則是從圖8A上沿線段8B-8B之剖視圖。此視角是與圖2B所用之視角類似。圖8A、8B最好一起檢視。電晶體區域730可被建置於影像感測器100、影像感測器400與影像感測器600內。
電晶體區域730包括淺溝槽隔離140，配置以形成(a)容納源極隨耦器電晶體與列向選擇電晶體的島850、(b)容納重置電晶體的島852以及(c)容納接地點262之半島區域160。為說明之清楚起見，並非所有元件皆標示於圖8A中。
SF閘極732具有寬度886，而半島區域160與接地點262具有寬度286。在一實施例中，寬度286是小於0.15微米，而寬度886至少為0.4微米。在此實施例之一實例中，邊長726是介於1.0與1.2微米之間。在此實例中，若寬度286大於0.15微米，電晶體區域730之元件將無法適配入與光二極體區域720之寬度相似的空間而不犧牲寬度886的範圍。若寬度886減小，隨機電 報雜訊(random telegraph noise)增加。藉由半島區域160與接地點262之效力，電晶體區域730利於在像素單元700中放置接地點，而不遭受因不足之寬度886所造成之隨機電報雜訊增加。
不脫離本發明之範圍，淺溝槽隔離140可延伸跨越電晶體區域730之全部寬度，如同參照圖2A、2B之對電晶體區域230的討論。亦不脫離本發明之範圍，電晶體彼此間的相對順序和/或半島區域160相對於島850、852之順序可和圖8A、8B所示之順序不同。例如，半島區域160可位在島850之左方(圖8A、8B之視角)或位在島850、852之間。同樣的，源極隨耦器電晶體與列向選擇電晶體之順序可相反。
在一替代實施例中，電晶體區域230之摻雜特性為相反，如同參照圖2A、2B之對電晶體區域230的討論。
圖9繪示用於製造具有半島式接地點之CMOS影像感測器的一示例性方法900。方法900例如用於製造影像感測器100。
在一步驟910中，淺溝槽隔離是在一矽基板(或在一替代之基板如鍺或矽鍺合金)上製造以形成多個列向的多個電晶體區域，其中每個電晶體區域包括(a)至少一島，用於容納一個或多個電晶體，以及(b)一半島區域，用於容納一接觸點。在步驟910之一實例中，淺溝槽隔離140是在基板170上製造以形成一個或多個島150及半島區域160。淺溝槽隔離140可使用本領域習知的方法製造。
步驟910可包括步驟912，沿著這些列向變換半島區域160之方向。在步驟912之一實例中，淺溝槽隔離140是根據圖6所示之配置而形成。
可選擇的，步驟910包括步驟914，製造寬度小於0.15微米的半島區域。在步驟914之一實例中，半島區域160是製造成具有小於0.15微米的寬度286。
在某些實施例中，方法900進一步包括步驟920，步驟920是以與基板之大多數相同之摻雜劑摻雜每個半島區域之至少一部份，以形成比基板之周遭部分有更高摻雜的接地點。在步驟920之一實例中，半島區域160的部分為p型摻雜，以在p型摻雜井220中產生p+型摻雜接地點262。步驟920可使用本領域已知之植入方法進行。
可選擇的，接在步驟920之後為步驟930，形成連接至接地點。 在步驟930之一實例中，連接264是形成於接地點262。在步驟930之另一實例中，連接364是形成於接地點262以及一些周圍的淺溝槽隔離140。步驟930可運用本領域已知之沉積方法。在一實施例中，步驟930包括步驟932，形成每個連接以跨越相對應的半島區域的寬度。
方法900可包括步驟940，在每個電晶體區域之一個或多個島內/上形成電晶體。在步驟940之一實例中，一個或多個電晶體152是形成於一個或多個島150內/上。
步驟940後可接著步驟950，形成連接至於步驟940所形成之電晶體。在步驟950之一實例中，使用本領域已知之方法將連接256形成於一個或多個電晶體152之元件上，如圖2B所示。步驟950與步驟930可同時進行，使得連接層240在一個步驟中形成。
特徵組合
上述與之後專利申請之特徵可依不同方式組合而不脫離本發明之範圍。例如，應當理解，本文所述之具半島式接地點之影像感測器或其製造方法的各方面可與本文所述之另一具半島式接地點之影像感測器或其製造方法相結合或交換特徵。下列實例說明上述實施例一些可能的但非限制性的組合。應當清楚的是，本文所述之系統與方法可有其他變化與修改，而不脫離本發明之範圍。
(A1)一種CMOS影像感測器，具有半島式接地點，此CMOS影像感測器可包括(a)一基板，具有排列成多個列向的多個像素單元；以及(b)多個接地點，用於將這些像素單元接地，其中在相對應之這些像素單元內，這些接地點是形成於該基板相對應的多個半島區域中，且這些半島區域中的每一個是藉由一淺溝槽隔離而部分封閉。
(A2)在表示為(A1)之CMOS影像感測器中，此半島區域可沿著這些像素單元之這些列向中的每一個具有變換的方向。
(A3)在表示為(A1)與(A2)之任一CMOS影像感測器中，這些接地點之中的每一個從淺溝槽隔離的一部分可延伸跨越這些半島區域中相對應的一個到淺溝槽隔離的另一部分。
(A4)在表示為(A1)至(A3)之任一CMOS影像感測器中，這些半島區域中的每一個沿著這些列向具有小於0.15微米的延伸。
(A5)在表示為(A1)至(A4)之任一CMOS影像感測器中，這些接地點中的每一個可摻雜以與基板之多數相同型式的摻雜劑，此摻雜劑之型式是從p型摻雜劑與n型摻雜劑組成之群組選出。
(A6)在表示為(A5)之CMOS影像感測器中，這些接地點中的每一個可比基板的周遭部分具有較高的摻雜。
(A7)在表示為(A1)至(A6)之任一CMOS影像感測器中，這些像素單元可包括相對應之多個光二極體區域，每個光二極體區域包括至少一光二極體。
(A8)在表示為(A7)之該CMOS影像感測器中，這些像素單元可進一步包括相對應之多個電晶體區域，每個電晶體區域包括(a)這些接地點中相對應的一個，以及(b)至少一電晶體，通訊耦合到至少一個光二極體。
(A9)在表示為(A8)之CMOS影像感測器中，這些電晶體區域中的每一個可為具有長邊與短邊之長矩形，其中長邊是平行於這些光二極體區域中相對應者的一個之相鄰邊。
(A10)在表示為(A9)之CMOS影像感測器中，在這些電晶體區域中的每一個中，該些接地點中相對應的一個可位在長邊之末端。
(A11)在表示為(A9)與(A10)之任一CMOS影像感測器中，這些像素單元可被排列成一矩形陣列，其中這些光二極體區域是排列成此矩形陣列之多個第一列向，而這些電晶體區域是排列成此矩形陣列之多個第二列向，其中這些第一列向是與這些第二列向平行，且這些第一列向與這些第二列向是沿著垂直第一列向的方向交替變換。
(A12)在表示為(A11)之CMOS影像感測器中，這些半島區域可沿著這些第二列向中的每一個具有變換的方向。
(A13)在表示為(A1)至(A12)之任一CMOS影像感測器中，在這些像素單元的這些列向中的每一個中，這些半島區域可變換於(a)在垂直於這些像素單元的這些列向的第一方向上具有中斷此淺溝槽隔離的電橋以及(b)在相反於第一方向的第二方向上具有中斷此淺溝槽隔離的電橋之間。
(A14)在表示為(A1)至(A13)之任一CMOS影像感測器中，這些接地點中的每一個以平行這些像素單元的這些列向的方向，可從淺溝槽隔離之一部分延伸跨越這些半島區域中相對應的一個到淺溝槽隔離的另一部 分。
(A15)在表示為(A8)至(A14)之任一CMOS影像感測器中，這些電晶體區域中的每一個可為具有長邊與短邊之長矩形，其中長邊平行於這些光二極體區域中相對應的一個之一相鄰邊。
(A16)在表示為(A15)之CMOS影像感測器中，這些半島區域中的每一個在長邊上可具有小於0.15微米的延伸。
(A17)在表示為(A15)與(A16)之任一CMOS影像感測器中，這些電晶體區域中的每一個可包括一源極隨耦器電晶體，在長邊上具有至少0.4微米的閘極長度。
(A18)在表示為(A15)至(A17)之任一CMOS影像感測器中，對於這些像素單元中的每一個，集成於此CMOS影像感測器中並與至少一個光二極體之讀出相關連之所有電晶體，可位於相對應的電晶體區域與光二極體區域中的一個或兩者全部。
(A19)在表示為(A8)至(A18)之任一CMOS影像感測器中，至少一個電晶體可包括三個電晶體。
(A20)在表示為(A8)至(A19)之任一CMOS影像感測器中，至少一個光二極體可包括四個光二極體。
(B1)一種方法，用於製造具有半島式接地點的一互補式金屬氧化物半導體(CMOS)影像感測器，此方法可包括：在一基板上製造多個淺溝槽隔離以形成平行的多個列向的多個電晶體區域，其中這些電晶體區域中的每一個包括(a)至少一島，用於容納一個或多個電晶體，其中至少一個此島中的每一個是藉由這些淺溝槽隔離之一部分而完全封閉，以及(b)一半島區域，用於容納一接地點，其中此半島區域是藉由這些淺溝槽隔離之一部分而部分封閉。
(B2)在表示為(B1)之方法中，製造之步驟可包括：製造此淺溝槽隔離以使這些半島區域的方向沿著這些列向中的每一個變換。
(B3)在表示為(B1)與(B2)之任一方法中，製造之步驟可包括：製造這些淺溝槽隔離，使得此半島區域在平行於這些列向之方向上具有小於0.15微米之寬度。
(B4)表示為(B1)至(B3)之任一方法可進一步包括：對 這些電晶體區域中的每一個，在該半島區域中形成接地點。
(B5)在表示為(B4)之方法中，形成接地點之步驟可包括：形成此接地點，使得此接地點跨越半島區域之寬度。
(B6)在表示為(B4)與(B5)之任一方法中，形成接地點之步驟可包括：以與基板之大多數相同型式之摻雜劑摻雜半島區域，以在此半島區域產生比基板周遭部分較高的摻雜。
(B7)表示為(B1)至(B6)之任一方法可進一步包括：對這些電晶體區域中的每一個，在至少一個島中的一個上沉積一源極隨耦器電晶體閘極。
(B8)在表示為(B7)之方法中，沉積源極隨耦器電晶體閘極的步驟可包括形成源極隨耦器電晶體閘極，使得此源極隨耦器電晶體閘極沿著該些列向延伸至少0.4微米。
上述之裝置、系統與方法可加以變化而不脫離本發明之範圍。因此應注意，包含於上述之說明與插圖所示應為說明性的而非限制性的。下列所要求之專利範圍旨在涵蓋本文所述之通用與具體特徵，以及因語言的關係，本發明之系統與方法之範圍的說明可為落於其間的所有描述。
600‧‧‧影像感測器
610‧‧‧像素單元
120‧‧‧光二極體區域
122‧‧‧光二極體
430、630‧‧‧電晶體區域
140‧‧‧淺溝槽隔離
150‧‧‧島
152‧‧‧電晶體
160‧‧‧半島區域
162‧‧‧接地點
680、682‧‧‧電橋
690、692‧‧‧方向

Claims (18)

  1. 一種互補式金屬氧化物半導體(CMOS)影像感測器，具有半島式接地點，該CMOS影像感測器包括：一基板，具有排列成多個列向的多個像素單元；以及多個接地點，用於將該些像素單元接地，在相對應的該些像素單元內，該些接地點是形成於該基板相對應的多個半島區域中，該些半島區域中的每一個是藉由一淺溝槽隔離而部分封閉，且該些半島區域沿著該些像素單元的該些列向中的每一個具有變換的方向，在該些像素單元的該些列向中的每一個中，該些半島區域變換於(a)在垂直於該些像素單元的該些列向的一第一方向上具有中斷該淺溝槽隔離的電橋，以及(b)在相反於該第一方向的一第二方向上具有中斷該淺溝槽隔離的電橋之間。
  2. 如申請專利範圍第1項所述之CMOS影像感測器，其中該些接地點中的每一個從該淺溝槽隔離的一部分延伸跨越該些半島區域中相對應的一個到該淺溝槽隔離的另一部分。
  3. 如申請專利範圍第2項所述之CMOS影像感測器，其中該些半島區域中的每一個沿著該些列向具有小於0.15微米的延伸。
  4. 如申請專利範圍第1項所述之CMOS影像感測器，其中該些接地點中的每一個是摻雜以與該基板之多數相同型式的一摻雜劑，該摻雜劑之型式是從p型摻雜劑與n型摻雜劑組成之群組選出。
  5. 如申請專利範圍第4項所述之CMOS影像感測器，其中該些接地點中的每一個比該基板的周遭部分具有較高的摻雜。
  6. 如申請專利範圍第1項所述之CMOS影像感測器，其中該些接地點中的每一個以平行該些像素單元的該些列向的方向，從該淺溝槽隔離的一部分延伸跨越該些半島區域中相對應的一個到該淺溝槽隔離的另一部分。
  7. 一種具半島式接地點之互補式金屬氧化物半導體(CMOS)影像感測器包括：一基板，具有排列成多個列向的多個像素單元；以及多個接地點，用於將該些像素單元接地，在相對應的該些像素單元內，該些接地點是形成於該基板相對應的多個半島區域中，該些半島區域中的每一個是藉由一淺溝槽隔離而部分封閉，且該些半島區域沿著該些像素單元的該些列向中的每一個具有變換的方向；其中該些像素單元包含：(i)相對應之多個光二極體區域，各該光二極體區域包括至少一光二極體；以及(ii)相對應之多個電晶體區域，各該電晶體區域包括(a)該些接地點中相對應的一個，以及(b)至少一電晶體，通訊耦合到至少一個該光二極體；其中該些像素單元是被排列成一矩形陣列，其中該些光二極體區域是排列成該矩形陣列之多個第一列向，而該些電晶體區域是排列成該矩形陣列之多個第二列向，該些第一列向是與該些第二列向平行，該些第一列向與該些第二列向是沿著垂直該第一列向的方向交替變換；以及該些半島區域沿著該些第二列向中的每一個具有變換的方向。
  8. 如申請專利範圍第7項所述之CMOS影像感測器，其中該些電晶體區域中的每一個為一長矩形，具有一長邊與一短邊，該長邊平行於該些光二極體區域中相對應的一個之一相鄰邊；以及在該些電晶體區域中的每一個中，該些接地點中相對應的一個是位在該長邊之末端。
  9. 如申請專利範圍第7項所述之CMOS影像感測器，其中該些電晶體區域中的每一個為一長矩形，具有一長邊與一短邊，該長邊平行 於該些光二極體區域中相對應的一個之一相鄰邊；該些半島區域中的每一個在該長邊上具有小於0.15微米的延伸；以及該些電晶體區域中的每一個包括一源極隨耦器電晶體，在該長邊上具有至少0.4微米的閘極長度。
  10. 如申請專利範圍第9項所述之CMOS影像感測器，其中該些接地點中的每一個沿著該長邊，從該淺溝槽隔離的一部分延伸跨越該些半島區域中相對應的一個到該淺溝槽隔離的另一部分。
  11. 如申請專利範圍第9項所述之CMOS影像感測器，其中對於該些像素單元中的每一個，集成於該CMOS影像感測器中並與至少一個該光二極體之讀出相關連的所有該些電晶體，是位於相對應的該電晶體區域與該光二極體區域中的一個或兩者全部。
  12. 如申請專利範圍第7項所述之CMOS影像感測器，其中至少一個該電晶體包括三個電晶體。
  13. 如申請專利範圍第7項所述之CMOS影像感測器，其中至少一個該光二極體包括四個光二極體。
  14. 一種製造方法，用於製造具有半島式接地點的一互補式金屬氧化物半導體(CMOS)影像感測器，該製造方法包括：在一基板上製造多個淺溝槽隔離以形成具有平行的多個列向的多個電晶體區域，該些電晶體區域中的每一個包括：(a)至少一島，用於容納一或多個電晶體，至少一個該島中的每一個是藉由該些淺溝槽隔離之一部分而完全封閉；以及(b)一半島區域，用於容納一接地點，該半島區域是藉由該些淺溝槽隔離之一部分而部分封閉，且該半島區域的方向沿著該些列向中的每一個變換。
  15. 如申請專利範圍第14項所述之製造方法，其中製造之步驟包括：製造該些淺溝槽隔離，使得該半島區域在平行於該些列向之方向上具有小於0.15微米的寬度。
  16. 如申請專利範圍第15項所述之製造方法，進一步包括：對該些電晶體區域中的每一個，在該半島區域中形成該接地點，該接地點跨越該半島區域之寬度。
  17. 如申請專利範圍第16項所述之製造方法，其中形成該接地點之步驟包括：以與該基板之多數相同型式之摻雜劑摻雜該半島區域，以在該半島區域產生比該基板的周遭部分較高的摻雜。
  18. 如申請專利範圍第15項所述之製造方法，進一步包括：對該些電晶體區域中的每一個，在至少一個該島中的一個上沉積一源極隨耦器電晶體閘極，該源極隨耦器電晶體閘極沿著該些列向具有至少0.4微米的延伸。
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