TWI573377B - 為一切換式電源供應器之一振盪器產生時鐘信號的方法 - Google Patents

為一切換式電源供應器之一振盪器產生時鐘信號的方法 Download PDF

Info

Publication number
TWI573377B
TWI573377B TW104123279A TW104123279A TWI573377B TW I573377 B TWI573377 B TW I573377B TW 104123279 A TW104123279 A TW 104123279A TW 104123279 A TW104123279 A TW 104123279A TW I573377 B TWI573377 B TW I573377B
Authority
TW
Taiwan
Prior art keywords
input
output
gate
voltage
signal
Prior art date
Application number
TW104123279A
Other languages
English (en)
Other versions
TW201608803A (zh
Inventor
喬爾 杜奇
史蒂芬妮 康席爾
Original Assignee
半導體組件工業公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體組件工業公司 filed Critical 半導體組件工業公司
Publication of TW201608803A publication Critical patent/TW201608803A/zh
Application granted granted Critical
Publication of TWI573377B publication Critical patent/TWI573377B/zh

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/42—Circuits or arrangements for compensating for or adjusting power factor in converters or inverters
    • H02M1/4208—Arrangements for improving power factor of AC input
    • H02M1/4225—Arrangements for improving power factor of AC input using a non-isolated boost converter
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Description

為一切換式電源供應器之一振盪器產生時鐘信號的方法
本發明一般涉及電源供應器，以及更特定地，涉及電源供應器中的交錯式功率因數校正級。
提供AC/DC整流的調壓器典型地包括全波電壓整流器級，就像，例如，二極管橋、主電力切換式電源供應器(SMPS)節點，以及插入到線和主電力SMPS之間的功率因數校正(PFC)級。SMPS提供對輸出波形的調整，且PFC級從線抽取正弦電流，且提供直流(DC)電壓到主電力SMPS。根據所希望的輸出功率，PFC級可包括大的電感器。但是，大電感器不適用於其中需要使用具有較低輪廓的部件的系統中，例如，液晶顯示(LCD)電視電源供應器。為了減小PFC級的磁性部件的大小從而降低他們的輪廓，製造商將PFC級拆分成較小的並聯的(parallel)子級，該子級彼此之間異相操作。當PFC級被拆分為兩個並聯的子級時，他們彼此之間以180度的相位差操作。這個配置指的就是交錯式PFC。通常地，兩個PFC級以臨界導通模式(CRM)操作。因為兩個PFC級相互異相，所以總的輸入電流具有連續導通模式PFC的波形，這導致了較低的輸入/輸出均方根(RMS)電流和對電源供應器的較容易的電磁干擾(EMI)過濾。CRM操作模式的弊端是開關頻率隨線電壓和功率的變化而變化，這阻礙了使用傳統的振盪器來實現子級之 間的所希望的相位關係。用於克服這個弊端的一種技術是主導/從屬(master/slave)方法，該方法中，一個分支為主導，另一個分支為從屬。這裏主導分支作為CRM單相位PFC操作。這個技術的主要挑戰是維持CRM操作，因為PFC級之間的不平衡或電路中的干擾可導致從屬分支操作在持續導通模式(CCM)或操作在非持續導通模式(DCM)。因此，這個方法可能需要一些複雜且昂貴的電路。另一個技術是將兩個分支彼此獨立地操作。這裏，CRM中的每個相位獨立操作並且交互以設置適當的180°相移。
因此，具有用於產生交錯式PFC級的每個分支的時鐘信號的電路和方法是有利的。該電路和方法的實施成本低廉將是更有利的。
一般地，本發明提供用於產生時鐘信號的方法和電路。較佳地，所述電路為操作在DCM模式或CRM模式的切換式電源供應器，其具有包括振盪器的時鐘產生電路。
10‧‧‧PFC電路
12‧‧‧時鐘信號產生電路
15‧‧‧輸出
16‧‧‧輸出
18‧‧‧輸入
20‧‧‧輸入
22‧‧‧輸入級
24‧‧‧輸入
25‧‧‧節點
26‧‧‧電磁干擾(EMI)過濾器
28‧‧‧整流網路
30‧‧‧二極管
32‧‧‧二極管
34‧‧‧二極管
36‧‧‧二極管
38‧‧‧輸出
40‧‧‧輸出
42‧‧‧過濾電容器
50‧‧‧功率因數校正級
52‧‧‧功率因數校正級
56‧‧‧輸入
58‧‧‧輸出
60‧‧‧輸入
62‧‧‧輸出
64‧‧‧功率因數校正控制器
66‧‧‧功率場效應晶體管(FET)
68‧‧‧電感器
70‧‧‧二極管
74‧‧‧功率因數校正控制器
76‧‧‧功率FET
78‧‧‧電感器
80‧‧‧二極管
83‧‧‧電容器
85‧‧‧負載
102‧‧‧遲滯比較器
104‧‧‧輸入節點
106‧‧‧電流源
108‧‧‧開關
110‧‧‧電流源
112‧‧‧開關
114‧‧‧電容器
115‧‧‧反相器
116‧‧‧雙輸入或閘
118‧‧‧雙輸入或閘
120‧‧‧及閘
122‧‧‧及閘
124‧‧‧反相器
126‧‧‧除頻器電路
128‧‧‧反相器
130‧‧‧鎖存器
132‧‧‧及閘
134‧‧‧鎖存器
136‧‧‧及閘
150‧‧‧時序圖
160‧‧‧時序圖
圖1為功率因數校正電路的原理圖，該電路包括依照本發明的實施方式耦合到功率因數校正級的時鐘產生電路；圖2為依照本發明的實施方式的圖1的時鐘信號產生電路的原理圖；圖3為依照本發明的實施方式的圖2的時鐘信號產生電路的時序圖；及圖4為依照本發明的另一個實施方式的、圖2的時鐘信號產生電路的時序圖。
通過結合隨附的附圖閱讀下面的詳細描述，將更好地理解本發明，其中同樣的字符指代同樣的元件。
依照一實施方式，一電容器由充電電流源充電，直到其電壓達到上參考或上臨界值電壓位準。然後電容器放電，直到其電壓到下參考或下臨界值電壓位準之下。所述上臨界值電壓位準被標為VOSCH，且所述下臨界值電壓位準被標為VOSCL。以舉例的方式說，上參考電壓位準為3.5伏特，而下參考電壓位準為2.5伏特。所述電容器還被稱為能量儲存元件。遲滯比較器監視電容器上的電壓，且產生輸出信號SYNC，該輸出信號SYNC在所述電容器的放電時間內為高，且在其他時間為低。依照二相位的實施方式，除頻器電路從輸出信號SYNC形成分出的信號PHASE1。分出的信號PHASE2從分出的信號PHASE1形成，其中信號PHASE1和PHASE2彼此相位相差180度。PFC級包括用於每個子級的鎖存器。用於PHASE1的鎖存器的輸出在輸出信號SYNC發生同時信號PHASE1為高時被設置為高，且用於PHASE2級的鎖存器的輸出在輸出信號SYNC發生同時信號PHASE2為高時被設置為高。作為鎖存器130的輸出電壓和用於PHASE1分支的反相輸出信號SYNCbar的結果，且作為鎖存器134的輸出電壓和用於PHASE2分支的反相輸出信號SYNCbar的結果，當輸出信號SYNC為低時，即，當電容器上的電壓低於2.5伏特，即，低於電壓位準VOSCL時，時鐘信號CLK1和CLK2產生。當相應的驅動信號轉為高時每個鎖存器復位。
圖1為功率因數校正(PFC)電路10的原理圖，其包括依照本發明的實施方式耦合到交錯式PFC級50和52的時鐘信號產生電路12。時鐘信號產生電路12的輸出15和16連接到PFC電路10的輸入18和20。另外，輸入級22連接到PFC電路10的輸入24。輸入級22包括電磁干擾(EMI)過濾器26，該電磁干擾(EMI)過濾器26具有被耦合成接收來自AC線的交流(AC)信號的輸入以及連接到整流網路28的輸出。以舉例的方式說，整流網路28包括兩對二極管，其中一對包括二極管30，該二極管30的陽極被耦合成接收操作電勢的源，就像，例如，VSS，該二極管 30還包括與二極管32的陽極和EMI過濾器26的輸出38相連接的陰極。二極管32的陰極連接到PFC電路10的輸入24。第二對二極管包括二極管34，該二極管34的陽極耦合成接收操作電勢的源，就像，例如，VSS，該二極管34的陰極與二極管36的陽極和EMI過濾器26的輸出40相連接。二極管36的陰極連接到PFC電路10的輸入24。過濾電容器42具有與PFC電路10的輸入24和二極管32和36的陰極相連接的端子，以及與二極管30和34的陽極相耦合且用於接收操作電勢源VSS的端子。
PFC電路10包括功率因數校正級50，該功率因數校正級50具有與PFC電路10的輸入24相連接的輸入56以及與PFC電路10的輸出節點25相連接的輸出58。類似地，功率因數校正級52具有與PFC電路10的輸入24相連接的輸入60以及與PFC電路10的輸出節點25相連接的輸出62。功率因數校正級50包括功率因數校正控制器64，該功率因數校正控制器64具有共同連接到功率場效應晶體管(FET)66的閘極端子以及時鐘信號產生電路12的輸入的輸出、與功率FET 66的源極端子相連接的端子，以及與時鐘信號產生電路12的輸出15相連接的輸入18。電感器68和二極管70與功率FET 66的汲極端子相連接，其中電感器68連接在輸入56和功率FET 66的汲極端子之間，且二極管70的陽極連接到功率FET 66的汲極端子。電感器也被稱為線圈。二極管70的陰極用作功率因數校正級50的輸出58。功率因數校正級52包括功率因數校正控制器74，該功率因數校正控制器74具有與功率FET 76的閘極端子和時鐘信號產生電路12的輸入共同連接的輸出、與功率FET 76的源極端子相連接的端子，以及與時鐘信號產生電路12的輸出16相連接的輸入20。電感器78和二極管80與功率FET 76的汲極端子相連接，其中電感器78連接在輸入60和功率FET 76的汲極端子之間，且二極管80的陽極與功率FET 76的汲極端子相連接。二極管80的陰極用作功率因數校正級52的輸出62。以舉例的方式說，功率因數校正控制器64和74可以為諸如 由半導體元器件工業LLC所售的號碼為NCP1601A或NCP1601B的零件等功率因數控制器。電容器83具有連接到節點25的端子和被連接以用於接收操作電勢源VSS的端子。負載85耦合在節點25和，例如，操作電勢源VSS之間。輸出信號VOUT出現在節點25。
現參考圖2，圖1的時鐘信號產生電路12的原理圖被示出。時鐘信號產生電路12包括遲滯比較器102，其具有非反相輸入、反相輸入以及輸出。反相輸入被耦合成接收具有高振盪器參考電壓(VOSCH)和低振盪器參考電壓(VOSCL)的遲滯參考電壓。以舉例的方式說，振盪器參考電壓VOSCH大約為3.5伏特，振盪器參考電壓VOSCL大約為2.5伏特。非反相輸入耦合到輸入節點104。另外，非反相輸入端子通過開關108耦合到電流源106，且通過開關112耦合到電流源110。一電容器114的一個端子連接到輸入節點104，且電容器114的另一個端子被耦合成接收操作電勢的源就像，例如，接地。遲滯比較器102的輸出連接到雙輸入或閘116的輸入。雙輸入或閘116的另一個輸入連接到雙輸入或閘118的輸出。雙輸入或閘116的輸出連接到開關112的控制端子。下面詳細描述與雙輸入或閘118的輸入的連接。雙輸入或閘116的輸出還通過反相器115與開關108的控制端子相耦合。遲滯比較器102的輸出與及閘(AND gate)120和122的輸入相連接，與反相器124的輸入相連接，以及與除頻器電路126的輸入相連接以傳輸同步信號SYNC。反相器124傳輸反相同步信號SYNCbar。除頻器電路126的輸出通過反相器128耦合到及閘122的另一個輸入，且耦合到及閘120的另一個輸入。及閘120的輸出連接到用於產生時鐘信號之鎖存器130的設置輸入。鎖存器130的復位輸入是被耦合成接收驅動信號DRV1的上升沿觸發輸入。鎖存器130的輸出連接到及閘132的輸入且連接到雙輸入或閘(OR gate)118的輸入。及閘132的另一個輸入連接到反相器124的輸出以用於接收同步信號SYNCbar。及閘132的輸出傳輸時鐘信 號CLK1。及閘122的輸出連接到用於產生時鐘信號之鎖存器134的設置輸入。鎖存器134的復位輸入是被耦合成接收驅動信號DRV2的上升沿觸發輸入。鎖存器134的輸出連接到及閘136的輸入且連接到雙輸入或閘118的另一個輸入。及閘136的另一個輸入連接到反相器124的輸出以用於接收反相同步信號SYNCbar。及閘136的輸出傳輸時鐘信號CLK2。應當注意到從輸入/輸出節點104通過遲滯比較器102、除頻器電路126、及閘120、鎖存器130以及及閘132的導通路徑形成一時鐘通道或分支，且從輸入/輸出節點104通過遲滯比較器102、除頻器電路126、及閘122、鎖存器134以及及閘136的傳遞路徑形成另一個時鐘通道或分支。儘管時鐘信號產生電路12被圖示為分離於PFC級50和52的獨立的模塊，這並非對本發明的限制。例如，時鐘信號產生電路12可被包括在能夠驅動兩個或更多PFC級的單個PFC控制器中。
圖3為時序圖150，其用於描述依照本發明的實施方式的圖2的時鐘信號產生電路12的操作。在描述時鐘信號產生電路12的操作之前，應當注意到，圖2中示出的除頻器電路126將輸出信號SYNC的頻率除以2產生電壓信號PHASE1和PHASE2。電壓信號PHASE1被反相器128反相，以創建實質上具有與電壓信號PHASE1相同的幅度和頻率的電壓信號PHASE2。當電壓信號PHASE1和PHASE2處於邏輯高電壓位準時它們標識活動時鐘分支。電壓信號PHASE1在分支1中的電流循環的開始時處於邏輯高電壓位準，且電壓信號PHASE2在分支2中的電流循環的開始時處於邏輯高電壓位準。電壓信號PHASE1和PHASE2實質上具有與輸出信號SYNC相同的幅度，但具有的頻率為輸出信號SYNC的頻率的大約一半。儘管除頻器電路126被示為和描述為將輸出信號SYNC的頻率除以2，但這並非對本發明的限制。除頻器電路126可將輸出信號SYNC的頻率除以n，其中n為整數。因此，除頻器電路126可將輸出信號SYNC的頻率除以3、4、5、6、...、n。
仍參考圖3，時序圖150是信號VOSC、SYNC、PHASE1、PHASE2、Q_CLK1、Q_CLK2、DRV1、DRV2、CLK1以及CLK2對於時間的曲線圖。電壓信號VOSC為電容器114上的電壓；電壓信號SYNC為遲滯比較器102的輸出的電壓；電壓信號PHASE1和PHASE2為分別被輸入到及閘120和122的通道信號；電壓信號Q_CLK1和Q_CLK2分別為鎖存器130和134的輸出信號；時鐘信號CLK1和CLK2為時鐘信號產生電路12的時鐘信號；信號DRV1和DRV2為用於重置鎖存器130和134的驅動信號且分別使得時鐘信號CLK1和CLK2改變電壓位準。
在操作中，開關108和112打開、關閉以使電容器114充電、放電，使電容器114作用為一振盪器。更特定地，在時刻t0，電容器114上的電壓為大約3.5伏特，且遲滯比較器102的輸出電壓為邏輯高電壓。回應於電容器114大約處於3.5伏特，時鐘信號產生電路12打開開關108且關閉開關112從而斷開電流源106與輸入/輸出節點104的連接，且將電流吸收器110與輸入/輸出節點104連接。因此，電流IDISCH開始將電容器114放電。以舉例的方式說，電流IDISCH大約為75微安培(75微安)。遲滯比較器102監視電容器114上的電壓，且回應於電容器114上的電壓至少等於臨界值電壓位準VOSCH的上參考值例如大約3.5伏特，該遲滯比較器102產生為邏輯高電壓的輸出信號SYNC。電容器114上的電壓信號的頻率FOSC和輸出信號SYNC的頻率實質上相同。在除頻器電路126將頻率除以二的實施方式中，電容器114上的電壓信號和信號SYNC的頻率為每個分支中的信號的開關頻率的兩倍，即，信號SYNC的頻率是電壓信號PHASE1和PHASE2的頻率的兩倍。因此，當放電電流IDISCH將電容器114放電時，輸出信號SYNC為邏輯高電壓。大約在時刻t0，電壓信號PHASE1轉變為邏輯高電壓且電壓信號PHASE2轉變為邏輯低電壓。遲滯比較器輸出電壓SYNC保持邏輯高電壓位準，直到電容器電壓VOSC低於參考或臨界值電壓位準VOSCL， 例如，低於2.5伏特。因為電壓信號PHASE1和比較器輸出信號SYNC為邏輯高電壓位準，及閘120的輸出信號為邏輯高電壓位準，其將鎖存器130設置。因此，鎖存器130的輸出電壓Q_CLK1為邏輯高電壓位準。但是，因為信號SYNCbar處於邏輯低電壓，所以及閘132的輸出信號即時鐘信號CLK1處於邏輯低電壓。
在時刻t1，電容器114上的電壓VOSC穿越到下臨界值電壓之下，例如2.5伏特之下，使得遲滯比較器102的輸出電壓SYNC為邏輯低電壓且電壓SYNCbar為邏輯高電壓。回應於電壓SYNCbar為邏輯高電壓，及閘132的輸出信號，即，時鐘信號CLK1變為邏輯高電壓。
在時刻t2，驅動信號DRV1變為邏輯高電壓，將鎖存器130復位，停止電容器114的放電，且開始了電容器114的新的充電階段。時鐘信號產生電路12關閉開關108且打開開關112從而將電流源106連接到輸入/輸出節點104，且斷開電流吸收器110與輸入/輸出節點104的連接。因此，電流ICH開始將電容器114充電。以舉例的方式說，電流ICH大約為100微安。應當注意到在理想情況下，時鐘產生電路12操作在DCM模式下，線圈68已經被消磁，且當時鐘信號CLK1變為邏輯高電壓即在時刻t1時，驅動信號DRV1就變為邏輯高電壓。
在時刻t3，電容器114上的電壓至少等於上臨界值電壓位準，例如，3.5伏特，且遲滯比較器102的輸出電壓為邏輯高電壓。回應於電容器114處於大約3.5伏特，時鐘信號產生電路12打開開關108且關閉開關112，從而斷開電流源106與輸入/輸出節點104的連接且將電流吸收器110連接到輸入/輸出節點104。因此，電流IDISCH開始將電容器114放電。以舉例的方式說，電流IDISCH大約為75微安。遲滯比較器102監視電容器114上的電壓，且回應於電容器114上的電壓大約為3.5伏特，該遲滯比較器102產生處於邏輯高電壓的輸出信號SYNC。電容器114上的電壓信號的頻率FOSC和輸出信號SYNC的頻率實質上相同。在 頻分器電路126將頻率除以二的實施方式中，電容器114上的電壓信號和信號SYNC的頻率為每個分支中的信號的開關頻率的兩倍，即，信號SYNC的頻率為電壓信號PHASE1和PHASE2的頻率的兩倍。因此，當放電電流IDISCH將電容器114放電時輸出信號SYNC處於邏輯高電壓。大約在時刻t3，電壓信號PHASE1轉變到邏輯低電壓且電壓信號PHASE2轉變到邏輯高電壓。遲滯比較器輸出電壓SYNC保持邏輯高電壓位準，直到電容器電壓YOSC低於下參考電壓位準VOSCL，例如，低於2.5伏特。因為電壓信號PHASE2和比較器輸出信號SYNC處於邏輯高電壓位準，所以及閘122的輸出信號處於邏輯高電壓位準，其將鎖存器134設置。因此，鎖存器134的輸出電壓Q_CLK2為邏輯高電壓位準。但是，信號SYNCbar為邏輯低電壓，所以及閘136的輸出信號，即，時鐘信號CLK2處於邏輯低電壓。
在時刻t4，電容器114上的電壓VOSC穿越到下臨界值電壓例如2.5伏特之下，使得遲滯比較器102的輸出電壓SYNC處於邏輯低電壓且電壓SYNCbar處於邏輯高電壓。回應於電壓SYNCbar為邏輯高電壓，及閘136的輸出信號變為邏輯高電壓。
在時刻t5，驅動信號DRV2變為邏輯高電壓，將鎖存器134復位，停止電容器114的放電，並開始電容器114的新的充電階段。時鐘信號產生電路12關閉開關108且打開開關112從而將電流源106連接到輸入/輸出節點104且斷開電流吸收器110與輸入/輸出節點104的連接。因此，電流ICH開始將電容器114充電。以舉例的方式說，電流ICH大約為100微安。應當注意到在理想情況下，時鐘產生電路12操作在DCM模式下，線圈78已經被消磁，且當時鐘信號CLK2變為邏輯高電壓即在時刻t4時，驅動信號DRV2就變為邏輯高電壓。在圖3中，從一個分支的循環開始到另一分支的循環開始的最小延遲被標為TOSC。相同分支的兩個循環開始之間的最小延遲等於兩倍的TOSC。
圖4為時序圖160，其用於描述依照本發明的另一個實施方式的圖2的時鐘信號產生電路12的操作，其中PFC電路10操作在CRM模式下。在操作中，開關108和112打開、關閉以將電容器114充電、放電。更特定地，在時刻t0，電容器114上的電壓大約為3.5伏特，且遲滯比較器102的輸出電壓為邏輯高電壓。回應於電容器114處於大約3.5伏特，時鐘信號產生電路12打開開關108且關閉開關112從而斷開電流源106與輸入/輸出節點104的連接且將電流吸收器110與輸入/輸出節點104相連接。因此，電流IDISCH開始將電容器114放電。以舉例的方式說，電流IDISCH大約為75微安。遲滯比較器102監視電容器114上的電壓，且回應於電容器114上的電壓至少為上參考或上臨界值電壓位準VOSCH例如大約3.5伏特，該遲滯比較器102產生處於邏輯高電壓的輸出信號SYNC。電容器114上的電壓信號的頻率FOSC和輸出信號SYNC的頻率實質上相同。在除頻器電路126將頻率除以二的實施方式中，電容器114上的電壓信號和信號SYNC的電壓信號的頻率為每個分支的信號的開關頻率的兩倍，即，信號SYNC的頻率為電壓信號PHASE1和PHASE2的電壓信號的頻率的兩倍。因此，當放電電流IDISCH將電容器114放電時，輸出信號SYNC處於邏輯高電壓位準。大約在時刻t0，電壓信號PHASE1轉變到邏輯高電壓位準且電壓信號PHASE2轉變到邏輯低電壓位準。遲滯比較器輸出電壓SYNC保持邏輯高電壓位準直到電容器電壓VOSC低於參考或臨界值電壓位準VOSCL，例如，低於2.5伏特。因為電壓信號PHASE1和比較器輸出信號SYNC處於邏輯高電壓位準，及閘120的輸出信號處於邏輯高電壓位準，其將鎖存器130設置。因此，鎖存器130的輸出電壓Q_CLK2處於邏輯高電壓位準。但是，因為信號SYNCbar處於邏輯低電壓，及閘132的輸出信號即時鐘信號CLK1處於邏輯低電壓。
在時刻t1，電容器114上的電壓VOSC穿越到2.5伏特的低臨界值電 壓之下，導致遲滯比較器102的輸出電壓SYNC處於邏輯低電壓且電壓SYNCbar處於邏輯高電壓。回應於電壓SYNCbar處於邏輯高電壓，及閘132的輸出信號即時鐘信號CLK1變為邏輯高電壓。因為PFC電路10操作在CRM模式下，線圈或電感器68(示於圖1中)的消磁未被完成。等到線圈68成為被消磁之後，驅動信號DRV1變為邏輯高電壓。因此，電容器114的放電被拖延，導致了附加的延遲，該附加的延遲包括電容器114的附加放電時間加上將電容器114再充電直到其達到下臨界值電壓例如2.5伏特所用的時間。
在時刻t2，線圈68的消磁完成，且驅動信號DRV1變為邏輯高電壓，將鎖存器130復位，停止電容器114的放電，以及開始電容器114的新的充電階段。時鐘信號產生電路12關閉開關108且打開開關112從而將電流源106連接到輸入/輸出節點104且斷開電流吸收器110與輸入/輸出節點104的連接。因此，電流ICH開始為電容器114充電。以舉例的方式說，電流ICH大約為100微安。
在時刻t3，電容器114上的電壓大約為3.5伏特且具有頻率FOSC，且遲滯比較器102的輸出電壓為邏輯高電壓。回應於電容器114處於大約3.5伏特，時鐘信號產生電路12打開開關108且關閉開關112從而斷開電流源106與輸入/輸出節點104的連接，且將電流吸收器110連接到輸入/輸出節點104。因此，電流IDISCH開始將電容器114放電。以舉例的方式說，電流IDISCH大約為75微安。遲滯比較器102監視電容器114上的電壓，且回應於電容器114上的電壓至少等於上參考電壓位準VOSCH例如大約3.5伏特，該遲滯比較器102產生處於邏輯高電壓的輸出信號SYNC。電容器114上的電壓信號的頻率FOSC和輸出信號SYNC的頻率實質上相同。在除頻器電路126將頻率除以二的實施方式中，電容器114上的電壓信號和信號SYNC的電壓信號的頻率為每個分支中的信號的開關頻率的兩倍，即，信號SYNC的頻率為電壓信號 PHASE1和PHASE2的頻率的兩倍。因此，當放電電流IDISCH將電容器114放電時，輸出信號SYNC處於邏輯高電壓位準。大約在時刻t3，電壓信號PHASE1轉變為邏輯低電壓且電壓信號PHASE2轉變為邏輯高電壓。遲滯比較器輸出電壓SYNC保持邏輯高電壓，直到電容器電壓VOSC低於下參考電壓位準VOSCL，例如，低於2.5伏特。因為電壓信號PHASE2和比較器輸出信號SYNC處於邏輯高電壓位準，所以及閘122的輸出信號處於邏輯高電壓位準，其將鎖存器134設置。因此，鎖存器134的輸出電壓Q_CLK2為邏輯高電壓位準。但是，信號SYNCbar為邏輯低電壓，所以及閘136的輸出信號即時鐘信號CLK2處於邏輯低電壓。
在時刻t4，電容器114上的電壓VOSC穿越2.5伏特的下臨界值電壓之下，導致遲滯比較器102的輸出電壓SYNC為邏輯低電壓且電壓SYNCbar為邏輯高電壓。回應於電SYNCbar為邏輯高電壓，及閘136的輸出信號變為邏輯高電壓。因為PFC電路10操作在CRM模式下，線圈或電感器78(示於圖1中)的消磁未被完成。等到線圈78成為被消磁之後驅動信號DRV2變為邏輯高電壓。因此，電容器114的放電被拖延，導致了附加的延遲，該附加的延遲包括電容器114的附加放電時間加上將電容器114再充電直到其達到下臨界值電壓例如2.5伏特所使用的時間。
在時刻t5，驅動信號DRV2變為邏輯高電壓，將鎖存器134復位，停止電容器114的放電，且開始電容器114的新的充電階段。時鐘信號產生電路12關閉開關108且打開開關112，從而將電流源106連接到輸入/輸出節點104且斷開電流吸收器110與輸入/輸出節點104的連接。因此，電流ICH開始將電容器114充電。以舉例的方式說，電流ICH大約為100微安。
電容器114上的電壓擺幅驅動PFC電路10的通道或分支。電容器 114上的電壓擺幅回應於複數個通道中的每個通道的電流循環的持續時間而變化，即，回應於電流源108和112為每個通道導通電流的持續時間而變化。應當注意到，充電和放電階段的持續時間是電流循環的持續時間的結果，該電流持續時間由流經電感器64和74的電流限定。因此，電流循環的持續時間為線圈電流的持續時間。所以，電容器上的電壓擺幅源自於流經每個線圈的電流的電流持續時間。較佳地，當電流循環的持續時間少於預先確定的持續時間時，電容器電壓擺幅為最小值。按照在2.5伏特和3.5伏特之間擺幅的電容電壓，當電流循環在預設的持續時間之下時，電壓擺幅為最小值2.5伏特，且當每個通道的電流循環持續時間長於預設的持續時間時，電壓擺幅的值增加。對於處於DCM模式操作的二通道系統或二分支系統，在電容器114充電階段完成且其被放電降到大約2.5伏特之後，另一個循環才能開始。
到現在為止應能明白已提供了時鐘信號產生電路和用於產生時鐘信號的方法。對於具有兩個分支或級的PFC電路，振盪器以兩倍於每個分支的頻率操作。電容器的第一循環為一相位產生時鐘信號CLK1且為下一相位產生時鐘信號CLK2。時鐘分別在電容器的放電階段的末尾產生。在兩個分支的相位之間有180度的相移。應當意識到這個技術不限於具有兩個分支或級的PFC電路，而是可應用於具有三個或更多分支以及三個或更多相的PFC電路。本發明的其他優勢包括允許頻率折回(fold-back)以及適用於頻率鉗制的CRM技術。
儘管特定的實施方式在這裏被公開，其並非意圖使本發明限於所公開的實施方式。本領域的技術人員將認識到，可不偏離本發明的精神而作修改和變型。本發明意圖包括落入所附的申請專利範圍之內的所有這樣的修改和變型。
12‧‧‧時鐘信號產生電路
102‧‧‧遲滯比較器
104‧‧‧輸入節點
106‧‧‧電流源
108‧‧‧開關
110‧‧‧電流源
112‧‧‧開關
114‧‧‧電容器
115‧‧‧反相器
116‧‧‧雙輸入或閘
118‧‧‧雙輸入或閘
120‧‧‧及閘
122‧‧‧及閘
124‧‧‧反相器
126‧‧‧除頻器電路
128‧‧‧反相器
130‧‧‧鎖存器
132‧‧‧及閘
134‧‧‧鎖存器
136‧‧‧及閘

Claims (13)

  1. 一種產生一或多個時鐘信號之方法，其包含使用跨越一電容器之一電壓擺幅驅動複數個信號通道，其中該電壓擺幅回應於該複數個信號通道中每一通道之一電流循環持續時間而變化。
  2. 如請求項1之方法，其中若該電流循環持續時間少於一第一持續時間時，該電容器電壓擺幅具有一第一值。
  3. 如請求項2之方法，其進一步包含當每一通道之該電流循環持續時間較該第一持續時間長時，增加該電容器電壓擺幅。
  4. 如請求項2之方法，其中該第一值實質上在一最小位準。
  5. 如請求項1之方法，其中驅動該複數個信號通道包含驅動第一及第二信號通道。
  6. 如請求項1之方法，其中驅動該複數個信號通道包含驅動複數個時鐘信號通道。
  7. 如請求項1之方法，其中驅動該複數個信號通道包含：將該電容器充電至一第一電壓位準；產生具有一第一頻率之一比較信號；將該比較信號之該第一頻率除以一整數n以產生一除以n(divide-by-n)比較信號；及從該除以n比較信號產生複數個相位信號。
  8. 如請求項7之方法，其中該整數n係2且其中產生該複數個相位信號包含產生第一及第二相位信號。
  9. 如請求項8之方法，其進一步包含根據該第一相位信號產生一第一時鐘信號及根據該第二相位信號產生一第二時鐘信號。
  10. 如請求項1之方法，其進一步包含提供產生該一或多個時鐘信號 之一時鐘產生電路，其中提供該時鐘產生電路包含：提供一遲滯比較器(hysteresis comparator)，其具有第一及第二輸入及一輸出；提供具有一輸入及一輸出之一除頻器電路，且將該除頻器電路之該輸入耦合至該遲滯比較器之該輸出；提供具有第一及第二輸入及一輸出之一第一及閘(AND gate)，且將該第一及閘之該第一輸入耦合至該遲滯比較器之該輸出，且將該第一及閘之該第二輸入耦合至該除頻器電路之該輸出；及提供具有一第一輸入、一第二輸入及一輸出之一第一鎖存器，且將該第一鎖存器之該第一輸入耦合至該第一及閘之該輸出，將該第一鎖存器之該第二輸入耦合至一第一驅動器電路，且將該第一鎖存器之該輸出耦合至一第二及閘之一輸入，其中一第一時鐘信號出現在該第二及閘之一輸出。
  11. 如請求項10之方法，其進一步包含：提供具有第一及第二輸入及一輸出之一第三及閘，且將該第三及閘之該第一輸入耦合至該遲滯比較器之該輸出，且將該第三及閘之該第二輸入經由一第一反相器耦合至該除頻器電路之該輸出；及提供具有一第一輸入、一第二輸入、及一輸出之一第二鎖存器，且將該第二鎖存器之該第一輸入耦合至該第三及閘之該輸出，將該第二鎖存器之該第二輸入耦合至一第二驅動器電路，且將該第二鎖存器之該輸出耦合至一第四及閘之一輸入，其中一第二時鐘信號出現在該第四及閘之一輸出。
  12. 如請求項11之方法，其進一步包含：提供具有第一及第二電流導通端子及一控制端子之一第一開 關，且將該第一開關之該第一電流導通端子耦合至該遲滯比較器之該第一輸入且將該第一開關之該控制端子耦合至該遲滯比較器之一輸出；及將一第一電流源耦合至該第一開關之該第二電流導通端子。
  13. 如請求項12之方法，其進一步包含：提供具有第一及第二電流導通端子及一控制端子之一第二開關，且將該第二開關之該第一電流導通端子耦合至該遲滯比較器之該第一輸入且將該第二開關之該控制端子經由一第二反相器耦合至該遲滯比較器之該輸出；及將一第二電流源耦合至該第二開關之該第二電流導通端子。
TW104123279A 2009-04-28 2010-03-30 為一切換式電源供應器之一振盪器產生時鐘信號的方法 TWI573377B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2009/041977 WO2010126489A1 (en) 2009-04-28 2009-04-28 Circuit for generating a clock signal for interleaved pfc stages and method thereof

Publications (2)

Publication Number Publication Date
TW201608803A TW201608803A (zh) 2016-03-01
TWI573377B true TWI573377B (zh) 2017-03-01

Family

ID=41395803

Family Applications (2)

Application Number Title Priority Date Filing Date
TW104123279A TWI573377B (zh) 2009-04-28 2010-03-30 為一切換式電源供應器之一振盪器產生時鐘信號的方法
TW099109702A TWI496386B (zh) 2009-04-28 2010-03-30 為一切換式電源供應器之一振盪器產生時鐘信號的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW099109702A TWI496386B (zh) 2009-04-28 2010-03-30 為一切換式電源供應器之一振盪器產生時鐘信號的方法

Country Status (3)

Country Link
US (1) US8988048B2 (zh)
TW (2) TWI573377B (zh)
WO (1) WO2010126489A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5794056B2 (ja) * 2011-09-12 2015-10-14 ソニー株式会社 給電装置および給電システム
US9490720B1 (en) * 2013-03-13 2016-11-08 Google Inc. Power conversion with solid-state transformer
TWI497886B (zh) * 2013-05-10 2015-08-21 Univ Nat Taiwan 用於多相交錯直流電源轉換器的控制裝置及其控制方法
WO2015200931A1 (en) * 2014-06-23 2015-12-30 Gridbridge, Inc. Versatile site energy router
CN106787676B (zh) * 2017-01-20 2018-05-29 中国科学院地质与地球物理研究所 一种升压型pfc变换器的软开关控制电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6628106B1 (en) * 2001-07-30 2003-09-30 University Of Central Florida Control method and circuit to provide voltage and current regulation for multiphase DC/DC converters
US20040114398A1 (en) * 2002-11-12 2004-06-17 Laszlo Lipcsei Controller for DC to DC converter
US6967851B2 (en) * 2003-12-15 2005-11-22 System General Corp. Apparatus for reducing the power consumption of a PFC-PWM power converter
TW200843311A (en) * 2007-03-06 2008-11-01 Exar Corp Apparatus and methods for improving the transient response capability of a switching power supply

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4249120A (en) * 1979-07-26 1981-02-03 Mcgraw-Edison Co. Variable speed induction motor control system
US5592128A (en) * 1995-03-30 1997-01-07 Micro Linear Corporation Oscillator for generating a varying amplitude feed forward PFC modulation ramp
JP3414935B2 (ja) * 1996-06-11 2003-06-09 エヌイーシー三菱電機ビジュアルシステムズ株式会社 １ビット方式制御波形生成回路
US7038519B1 (en) * 2004-04-30 2006-05-02 Xilinx, Inc. Digital clock manager having cascade voltage switch logic clock paths
US7327127B2 (en) * 2005-06-17 2008-02-05 Via Technologies, Inc. Pulse-frequency mode DC-DC converter circuit
US20070252622A1 (en) * 2006-04-13 2007-11-01 Hector Saenz A System for Threshold Reference Voltage Compensation in Pseudo-Differential Signaling
US8125203B2 (en) * 2006-09-14 2012-02-28 Renesas Electronics Corporation PFC controller, switching regulator and power supply circuit
US8102164B2 (en) * 2008-06-19 2012-01-24 Power Integrations, Inc. Power factor correction converter control offset
US8008902B2 (en) * 2008-06-25 2011-08-30 Cirrus Logic, Inc. Hysteretic buck converter having dynamic thresholds
US8188721B2 (en) * 2008-08-05 2012-05-29 Intersil Americas Inc. Active pulse positioning modulator
JP5507216B2 (ja) * 2009-11-20 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置および電源装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6628106B1 (en) * 2001-07-30 2003-09-30 University Of Central Florida Control method and circuit to provide voltage and current regulation for multiphase DC/DC converters
US20040114398A1 (en) * 2002-11-12 2004-06-17 Laszlo Lipcsei Controller for DC to DC converter
US6967851B2 (en) * 2003-12-15 2005-11-22 System General Corp. Apparatus for reducing the power consumption of a PFC-PWM power converter
TW200843311A (en) * 2007-03-06 2008-11-01 Exar Corp Apparatus and methods for improving the transient response capability of a switching power supply

Also Published As

Publication number Publication date
US20120032652A1 (en) 2012-02-09
TWI496386B (zh) 2015-08-11
TW201608803A (zh) 2016-03-01
WO2010126489A1 (en) 2010-11-04
US8988048B2 (en) 2015-03-24
TW201110514A (en) 2011-03-16

Similar Documents

Publication Publication Date Title
JP6915115B2 (ja) 同期フライバック変換器における使用のための二次コントローラ、電力変換器、および同期フライバック変換器を制御する方法
US10164521B2 (en) Control device for a switching regulator with interleaved converter stages, switching regulator and corresponding control method
US8093955B2 (en) Applying charge pump to realize frequency jitter for switched mode power controller
US8354828B2 (en) Power supply with synchronized clocks and related DC-DC converter
US9190909B2 (en) Control device for multiphase interleaved DC-DC converter and control method thereof
US9866108B2 (en) PFC shutdown circuit for light load
CN106059290B (zh) 多通道直流-直流变换器及控制电路和方法
CN107834822B (zh) 用于开关模式功率转换器的控制器和功率转换器
US10069423B2 (en) Phase-shifting a synchronization signal to reduce electromagnetic interference
JP6410554B2 (ja) スイッチングコンバータおよびその制御回路、ａｃ／ｄｃコンバータ、電源アダプタおよび電子機器
US8837181B2 (en) Step down switching regulator
TWI573377B (zh) 為一切換式電源供應器之一振盪器產生時鐘信號的方法
KR20080024984A (ko) 스위칭 레귤레이터 및 그 스위칭 레귤레이터를 구비하는반도체 장치
US20130082666A1 (en) Buck power factor correction system
JP2009296851A (ja) 電源装置及び電源装置の制御方法
JP2012210142A (ja) グリッドタイインバータ、システム及び方法
TWI683520B (zh) 多相dc-dc電源轉換器及其驅動方法
JP2012210141A (ja) グリッドタイインバータ、システム及び方法
US8643352B2 (en) Switching power supply control with reduced harmonic frequency fluctuations
WO2012164788A1 (ja) 電源装置
CN102655374B (zh) 用于切换式电源供应器的抖频控制电路及方法
Cheng et al. Design of a digitally-controlled LLC resonant converter with synchronous rectification
JP2005261039A (ja) スイッチング電源回路
JP2019161853A (ja) コンバータ装置
US20230155502A1 (en) Multilevel self-balance control circuit, dc/dc conversion system and ac/dc conversion system