TWI496386B - 為一切換式電源供應器之一振盪器產生時鐘信號的方法 - Google Patents

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Description

為一切換式電源供應器之一振盪器產生時鐘信號的方法
本發明一般涉及電源供應器，以及更特定地，涉及電源供應器中的交錯式功率因數校正級。
提供AC/DC整流的調壓器典型地包括全波電壓整流器級，就像，例如，二極管橋、主電力切換式電源供應器(SMPS)節點，以及插入到線和主電力SMPS之間的功率因數校正(PFC)級。SMPS提供對輸出波形的調整，且PFC級從線抽取正弦電流，且提供直流(DC)電壓到主電力SMPS。根據所希望的輸出功率，PFC級可包括大的電感器。但是，大電感器不適用於其中需要使用具有較低輪廓的部件的系統中，例如，液晶顯示(LCD)電視電源供應器。為了減小PFC級的磁性部件的大小從而降低他們的輪廓，製造商將PFC級拆分成較小的並聯的(parallel)子級，該子級彼此之間異相操作。當PFC級被拆分為兩個並聯的子級時，他們彼此之間以180度的相位差操作。這個配置指的就是交錯式PFC。通常地，兩個PFC級以臨界導通模式(CRM)操作。因為兩個PFC級相互異相，所以總的輸入電流具有連續導通模式PFC的波形，這導致了較低的輸入/輸出均方根(RMS)電流和對電源供應器的較容易的電磁干擾(EMI)過濾。CRM操作模式的弊端是開關頻率隨線電壓和功率的變化而變化，這阻礙了使用傳統的振盪器來實現子級之間的所希望的相位關係。用於克服這個弊端的一種技術是主導/從屬(master/slave)方法，該方法中，一個分支為主導，另一個分支為從屬。這裏主導分支作為CRM單相位PFC操作。這個技術的主要挑戰是維持CRM操作，因為PFC級之間的不平衡或電路中的干擾可導致從屬分支操作在持續導通模式(CCM)或操作在非持續導通模式(DCM)。因此，這個方法可能需要一些複雜且昂貴的電路。另一個技術是將兩個分支彼此獨立地操作。這裏，CRM中的每個相位獨立操作並且交互以設置適當的180°相移。
因此，具有用於產生交錯式PFC級的每個分支的時鐘信號的電路和方法是有利的。該電路和方法的實施成本低廉將是更有利的。
一般地，本發明提供用於產生時鐘信號的方法和電路。較佳地，所述電路為操作在DCM模式或CRM模式的切換式電源供應器，其具有包括振盪器的時鐘產生電路。
通過結合隨附的附圖閱讀下面的詳細描述，將更好地理解本發明，其中同樣的字符指代同樣的元件。
依照一實施方式，振盪器電容器由充電電流源充電，直到其電壓達到上參考或上臨界值電壓位準。然後振盪器電容器放電，直到其電壓到下參考或下臨界值電壓位準之下。所述上臨界值電壓位準被標為VOSCH ，且所述下臨界值電壓位準被標為VOSCL 。以舉例的方式說，上參考電壓位準為3.5伏特，而下參考電壓位準為2.5伏特。所述振盪器電容器還被稱為能量儲存元件。遲滯比較器監視振盪器電容器上的電壓，且產生輸出信號SYNC，該輸出信號SYNC在所述振盪器電容器的放電時間內為高，且在其他時間為低。依照二相位的實施方式，除頻器電路從輸出信號SYNC形成分出的信號PHASE1。分出的信號PHASE2從分出的信號PHASE1形成，其中信號PHASE1和PHASE2彼此相位相差180度。PFC級包括用於每個子級的鎖存器。用於PHASE1的鎖存器的輸出在輸出信號SYNC發生同時信號PHASE1為高時被設置為高，且用於PHASE2級的鎖存器的輸出在輸出信號SYNC發生同時信號PHASE2為高時被設置為高。作為鎖存器130的輸出電壓和用於PHASE1分支的反相輸出信號SYNCbar的結果，且作為鎖存器134的輸出電壓和用於PHASE2分支的反相輸出信號SYNCbar的結果，當輸出信號SYNC為低時，即，當振盪器電容器上的電壓低於2.5伏特，即，低於電壓位準VOSCL 時，時鐘信號CLK1和CLK2產生。當相應的驅動信號轉為高時每個鎖存器復位。
圖1為功率因數校正(PFC)電路10的原理圖，其包括依照本發明的實施方式耦合到交錯式PFC級50和52的時鐘信號產生電路12。時鐘信號產生電路12的輸出15和16連接到PFC電路10的輸入18和20。另外，輸入級22連接到PFC電路10的輸入24。輸入級22包括電磁干擾(EMI)過濾器26，該電磁干擾(EMI)過濾器26具有被耦合成接收來自AC線的交流(AC)信號的輸入以及連接到整流網路28的輸出。以舉 例的方式說，整流網路28包括兩對二極管，其中一對包括二極管30，該二極管30的陽極被耦合成接收操作電勢的源，就像，例如，VSS ，該二極管30還包括與二極管32的陽極和EMI過濾器26的輸出38相連接的陰極。二極管32的陰極連接到PFC電路10的輸入24。第二對二極管包括二極管34，該二極管34的陽極耦合成接收操作電勢的源，就像，例如，VSS ，該二極管34的陰極與二極管36的陽極和EMI過濾器26的輸出40相連接。二極管36的陰極連接到PFC電路10的輸入24。過濾電容器42具有與PFC電路10的輸入24和二極管32和36的陰極相連接的端子，以及與二極管30和34的陽極相耦合且用於接收操作電勢源VSS 的端子。
PFC電路10包括功率因數校正級50，該功率因數校正級50具有與PFC電路10的輸入24相連接的輸入56以及與PFC電路10的輸出節點25相連接的輸出58。類似地，功率因數校正級52具有與PFC電路10的輸入24相連接的輸入60以及與PFC電路10的輸出節點25相連接的輸出62。功率因數校正級50包括功率因數校正控制器64，該功率因數校正控制器64具有共同連接到功率場效應晶體管(FET)66的閘極端子以及時鐘信號產生電路12的輸入的輸出、與功率FET 66的源極端子相連接的端子，以及與時鐘信號產生電路12的輸出15相連接的輸入18。電感器68和二極管70與功率FET 66的汲極端子相連接，其中電感器68連接在輸入56和功率FET 66的汲極端子之間，且二極管70的陽極連接到功率 FET 66的汲極端子。電感器也被稱為線圈。二極管70的陰極用作功率因數校正級50的輸出58。功率因數校正級52包括功率因數校正控制器74，該功率因數校正控制器74具有與功率FET 76的閘極端子和時鐘信號產生電路12的輸入共同連接的輸出、與功率FET 76的源極端子相連接的端子，以及與時鐘信號產生電路12的輸出16相連接的輸入20。電感器78和二極管80與功率FET 76的汲極端子相連接，其中電感器78連接在輸入60和功率FET 76的汲極端子之間，且二極管80的陽極與功率FET 76的汲極端子相連接。二極管80的陰極用作功率因數校正級52的輸出62。以舉例的方式說，功率因數校正控制器64和74可以為諸如由半導體元器件工業LLC所售的號碼為NCP1601A或NCP1601B的零件等功率因數控制器。電容器83具有連接到節點25的端子和被連接以用於接收操作電勢源VSS 的端子。負載85耦合在節點25和，例如，操作電勢源VSS 之間。輸出信號VOUT 出現在節點25。
現參考圖2，圖1的時鐘信號產生電路12的原理圖被示出。時鐘信號產生電路12包括遲滯比較器102，其具有非反相輸入、反相輸入以及輸出。反相輸入被耦合成接收具有高振盪器參考電壓(VOSCH )和低振盪器參考電壓(VOSCL )的遲滯參考電壓。以舉例的方式說，振盪器參考電壓VOSCH 大約為3.5伏特，振盪器參考電壓VOSCL 大約為2.5伏特。非反相輸入耦合到輸入節點104。另外，非反相輸入端子通過開關108耦合到電流源106，且通過開關112耦合到 電流源110。振盪器電容器114的一個端子連接到輸入節點104，且振盪器電容器114的另一個端子被耦合成接收操作電勢的源就像，例如，接地。遲滯比較器102的輸出連接到雙輸入或閘116的輸入。雙輸入或閘116的另一個輸入連接到雙輸入或閘118的輸出。雙輸入或閘116的輸出連接到開關112的控制端子。下面詳細描述與雙輸入或閘118的輸入的連接。雙輸入或閘116的輸出還通過反相器115與開關108的控制端子相耦合。遲滯比較器102的輸出與雙輸入及閘120和122的輸入相連接，與反相器124的輸入相連接，以及與除頻器電路126的輸入相連接以傳輸同步信號SYNC。反相器124傳輸反相同步信號SYNCbar。除頻器電路126的輸出通過反相器128耦合到雙輸入及閘122的另一個輸入，且耦合到雙輸入及閘120的另一個輸入。及閘120的輸出連接到時鐘產生鎖存器130的設置輸入。時鐘產生鎖存器130的復位輸入是被耦合成接收驅動信號DRV1的上升沿觸發輸入。時鐘產生鎖存器130的輸出連接到雙輸入及閘132的輸入且連接到雙輸入或閘118的輸入。雙輸入及閘132的另一個輸入連接到反相器124的輸出以用於接收同步信號SYNCbar。及閘132的輸出傳輸時鐘信號CLK1。及閘122的輸出連接到時鐘產生鎖存器134的設置輸入。時鐘產生鎖存器134的復位輸入是被耦合成接收驅動信號DRV2的上升沿觸發輸入。時鐘產生鎖存器134的輸出連接到雙輸入及閘136的輸入且連接到雙輸入或閘118的另一個輸入。雙輸入及閘136的另一個輸入連接到反相器124的輸出以用於接收反相同步信號SYNCbar。及閘136的輸出傳輸時鐘信號CLK2。應當注意到從輸入/輸出節點104通過遲滯比較器102、除頻器電路126、及閘120、時鐘產生鎖存器130以及及閘132的導通路徑形成一時鐘通道或分支，且從輸入/輸出節點104通過遲滯比較器102、除頻器電路126、及閘122、時鐘產生鎖存器134以及及閘136的傳遞路徑形成另一個時鐘通道或分支。儘管時鐘信號產生電路12被示作與PFC級50和52的獨立的模塊，這並非對本發明的限制。例如，時鐘信號產生電路12可被包括在能夠驅動兩個或更多PFC級的單個PFC控制器中。
圖3為時序圖150，其用於描述依照本發明的實施方式的圖2的時鐘信號產生電路12的操作。在描述時鐘信號產生電路12的操作之前，應當注意到，圖2中示出的除頻器電路126將輸出信號SYNC的頻率除以2產生電壓信號PHASE1和PHASE2。電壓信號PHASE1被反相器128反相，以創建實質上具有與電壓信號PHASE1相同的幅度和頻率的電壓信號PHASE2。當電壓信號PHASE1和PHASE2處於邏輯高電壓位準時它們標識活動時鐘分支。電壓信號PHASE1在分支1中的電流循環的開始時處於邏輯高電壓位準，且電壓信號PHASE2在分支2中的電流循環的開始時處於邏輯高電壓位準。電壓信號PHASE1和PHASE2實質上具有與輸出信號SYNC相同的幅度，但具有的頻率為輸出信號SYNC的頻率的大約一半。儘管除頻器電路126被示為和描述為將輸出信號SYNC的頻率除以2，但這並非對本發明的限制。除頻器電路126可將輸出信號SYNC的頻率除以n，其中n為整數。因此，除頻器電路126可將輸出信號SYNC的頻率除以3、4、5、6、...、n。
仍參考圖3，時序圖150是信號VOSC 、SYNC、PHASE1、PHASE2、Q_CLK1、Q_CLK2、DRV1、DRV2、CLK1以及CLK2對於時間的曲線圖。電壓信號VOSC 為振盪器電容器114上的電壓；電壓信號SYNC為遲滯比較器102的輸出的電壓；電壓信號PHASE1和PHASE2為分別被輸入到及閘120和122的通道信號；電壓信號Q_CLK1和Q_CLK2分別為時鐘產生鎖存器130和134的輸出信號；時鐘信號CLK1和CLK2為時鐘信號產生電路12的時鐘信號；信號DRV1和DRV2為用於重置時鐘產生鎖存器130和134的驅動信號且分別使得時鐘信號CLK1和CLK2改變電壓位準。
在操作中，開關108和112打開、關閉以使振盪器電容器114充電、放電。更特定地，在時刻t0 ，振盪器電容器114上的電壓為大約3.5伏特，且遲滯比較器102的輸出電壓為邏輯高電壓。回應於振盪器電容器114大約處於3.5伏特，時鐘信號產生電路12打開開關108且關閉開關112從而斷開電流源106與輸入/輸出節點104的連接，且將電流吸收器110與輸入/輸出節點104連接。因此，電流IDISCH 開始將振盪器電容器114放電。以舉例的方式說，電流IDISCH 大約為75微安培(75微安)。遲滯比較器102監視振盪器電容器114上的電壓，且回應於振盪器電容器114上的電壓至少等於臨界值電壓位準VOSCH 的上參考值例如大約3.5伏特，該遲滯比較器102產生為邏輯高電壓的輸出信號SYNC。振盪器電容器114上的電壓信號的頻率FOSC 和輸出信號SYNC的頻率實質上相同。在除頻器電路126將頻率除以二的實施方式中，振盪器電容器114上的電壓信號和信號SYNC的頻率為每個分支中的信號的開關頻率的兩倍，即，信號SYNC的頻率是電壓信號PHASE1和PHASE2的頻率的兩倍。因此，當放電電流IDISCH 將振盪器電容器114放電時，輸出信號SYNC為邏輯高電壓。大約在時刻t0 ，電壓信號PHASE1轉變為邏輯高電壓且電壓信號PHASE2轉變為邏輯低電壓。遲滯比較器輸出電壓SYNC保持邏輯高電壓位準，直到振盪器電容器電壓VOSC 低於參考或臨界值電壓位準VOSCL ，例如，低於2.5伏特。因為電壓信號PHASE1和比較器輸出信號SYNC為邏輯高電壓位準，及閘120的輸出信號為邏輯高電壓位準，其將時鐘產生鎖存器130設置。因此，時鐘產生鎖存器130的輸出電壓Q_CLK1為邏輯高電壓位準。但是，因為信號SYNCbar處於邏輯低電壓，所以及閘132的輸出信號即時鐘信號CLK1處於邏輯低電壓。
在時刻t1 ，振盪器電容器114上的電壓VOSC 穿越到下臨界值電壓之下，例如2.5伏特之下，使得遲滯比較器102的輸出電壓SYNC為邏輯低電壓且電壓SYNCbar為邏輯高電壓。回應於電壓SYNCbar為邏輯高電壓，及閘132的輸出信號，即，時鐘信號CLK1變為邏輯高電壓。
在時刻t2 ，驅動信號DRV1變為邏輯高電壓，將時鐘產生鎖存器130復位，停止振盪器電容器114的放電，且開始了振盪器電容器114的新的充電階段。時鐘信號產生電路12關閉開關108且打開開關112從而將電流源106連接到輸入/輸出節點104，且斷開電流吸收器110與輸入/輸出節點104的連接。因此，電流ICH 開始將振盪器電容器114充電。以舉例的方式說，電流ICH 大約為100微安。應當注意到在理想情況下，時鐘產生電路12操作在DCM模式下，線圈68已經被消磁，且當時鐘信號CLK1變為邏輯高電壓即在時刻t1 時，驅動信號DRV1就變為邏輯高電壓。
在時刻t3 ，振盪器電容器114上的電壓至少等於上臨界值電壓位準，例如，3.5伏特，且遲滯比較器102的輸出電壓為邏輯高電壓。回應於振盪器電容器114處於大約3.5伏特，時鐘信號產生電路12打開開關108且關閉開關112，從而斷開電流源106與輸入/輸出節點104的連接且將電流吸收器110連接到輸入/輸出節點104。因此，電流IDISCH 開始將振盪器電容器114放電。以舉例的方式說，電流IDISCH 大約為75微安。遲滯比較器102監視振盪器電容器114上的電壓，且回應於振盪器電容器114上的電壓大約為3.5伏特，該遲滯比較器102產生處於邏輯高電壓的輸出信號SYNC。振盪器電容器114上的電壓信號的頻率FOSC 和輸出信號SYNC的頻率實質上相同。在頻分器電路126將頻率除以二的實施方式中，振盪器電容器114上的電壓信號和信號SYNC的頻率為每個分支中的信號的開關頻率的兩倍，即，信號SYNC的頻率為電壓信號PHASE1和PHASE2的頻率的兩倍。因此，當放電電流IDISCH 將振盪器電容器114放電時輸出信號SYNC處於邏輯高電壓。大約在時刻t3 ，電壓信號PHASE1轉變到邏輯低電壓且電壓信號PHASE2轉變到邏輯高電壓。遲滯比較器輸出電壓SYNC保持邏輯高電壓位準，直到振盪器電容器電壓VOSC 低於下參考電壓位準VOSCL ，例如，低於2.5伏特。因為電壓信號PHASE2和比較器輸出信號SYNC處於邏輯高電壓位準，所以及閘122的輸出信號處於邏輯高電壓位準，其將時鐘產生鎖存器134設置。因此，時鐘產生鎖存器134的輸出電壓Q_CLK2為邏輯高電壓位準。但是，信號SYNCbar為邏輯低電壓，所以及閘136的輸出信號，即，時鐘信號CLK2處於邏輯低電壓。
在時刻t4 ，振盪器電容器114上的電壓VOSC 穿越到下臨界值電壓例如2.5伏特之下，使得遲滯比較器102的輸出電壓SYNC處於邏輯低電壓且電壓SYNCbar處於邏輯高電壓。回應於電壓SYNCbar為邏輯高電壓，及閘136的輸出信號變為邏輯高電壓。
在時刻t5 ，驅動信號DRV2變為邏輯高電壓，將時鐘產生鎖存器134復位，停止振盪器電容器114的放電，並開始振盪器電容器114的新的充電階段。時鐘信號產生電路12關閉開關108且打開開關112從而將電流源106連接到輸入/輸出節點104且斷開電流吸收器110與輸入/輸出節點104的連接。因此，電流ICH 開始將振盪器電容器114充電。以舉例的方式說，電流ICH 大約為100微安。應當注意到在理想情況下，時鐘產生電路12操作在DCM模式下，線圈78已經被消磁，且當時鐘信號CLK2變為邏輯高電壓即在時刻t4 時，驅動信號DRV2就變為邏輯高電壓。在圖3中，從一個分支的循環開始到另一分支的循環開始的最小延遲被標為TOSC 。相同分支的兩個循環開始之間的最小延遲等於兩倍的TOSC 。
圖4為時序圖160，其用於描述依照本發明的另一個實施方式的圖2的時鐘信號產生電路12的操作，其中PFC電路10操作在CRM模式下。在操作中，開關108和112打開、關閉以將振盪器電容器114充電、放電。更特定地，在時刻t0 ，振盪器電容器114上的電壓大約為3.5伏特，且遲滯比較器102的輸出電壓為邏輯高電壓。回應於振盪器電容器114處於大約3.5伏特，時鐘信號產生電路12打開開關108且關閉開關112從而斷開電流源106與輸入/輸出節點104的連接且將電流吸收器110與輸入/輸出節點104相連接。因此，電流IDISCH 開始將振盪器電容器114放電。以舉例的方式說，電流IDISCH 大約為75微安。遲滯比較器102監視振盪器電容器114上的電壓，且回應於振盪器電容器114上的電壓至少為上參考或上臨界值電壓位準VOSCH 例如大約3.5伏特，該遲滯比較器102產生處於邏輯高電壓的輸出信號SYNC。振盪器電容器114上的電壓信號的頻率FOSC 和輸出信號SYNC的頻率實質上相同。在除頻器電路126將頻率除以二的實施方式中，振盪器電容器114上的電壓信號和信號SYNC的電壓信號的頻率為每個分支的信號的開關頻率的兩倍，即，信號SYNC的頻率為電壓信號PHASE1和PHASE2的電壓信號的頻率的兩倍。因此，當放電電流IDISCH 將振盪器電容器114放電時，輸出信號SYNC處於邏輯高電壓位準。大約在時刻t0 ，電壓信號PHASE1轉變到邏輯高電壓位準且電壓信號PHASE2轉變到邏輯低電壓位準。遲滯比較器輸出電壓SYNC保持邏輯高電壓位準直到振盪器電容器電壓VOSC 低於參考或臨界值電壓位準VOSCL ，例如，低於2.5伏特。因為電壓信號PHASE1和比較器輸出信號SYNC處於邏輯高電壓位準，及閘120的輸出信號處於邏輯高電壓位準，其將時鐘產生鎖存器130設置。因此，時鐘產生鎖存器130的輸出電壓Q_CLK2處於邏輯高電壓位準。但是，因為信號SYNCbar處於邏輯低電壓，及閘132的輸出信號即時鐘信號CLK1處於邏輯低電壓。
在時刻t1 ，振盪器電容器114上的電壓VOSC穿越到2.5伏特的低臨界值電壓之下，導致遲滯比較器102的輸出電壓SYNC處於邏輯低電壓且電壓SYNCbar處於邏輯高電壓。回應於電壓SYNCbar處於邏輯高電壓，及閘132的輸出信號即時鐘信號CLK1變為邏輯高電壓。因為PFC電路10操作在CRM模式下，線圈或電感器68(示於圖1中)的消磁未被完成。等到線圈68成為被消磁之後，驅動信號DRV1變為邏輯高電壓。因此，振盪器電容器114的放電被拖延，導致了附加的延遲，該附加的延遲包括振盪器電容器114的附加放電時間加上將振盪器電容器114再充電直到其達到下臨界值電壓例如2.5伏特所用的時間。
在時刻t2 ，線圈68的消磁完成，且驅動信號DRV1變為邏輯高電壓，將時鐘產生鎖存器130復位，停止振盪器電容器114的放電，以及開始振盪器電容器114的新的充電階段。時鐘信號產生電路12關閉開關108且打開開關112從而將電流源106連接到輸入/輸出節點104且斷開電流吸收器110與輸入/輸出節點104的連接。因此，電流ICH 開始為振盪器電容器114充電。以舉例的方式說，電流ICH 大約為100微安。
在時刻t3 ，振盪器電容器114上的電壓大約為3.5伏特且具有頻率FOSC ，且遲滯比較器102的輸出電壓為邏輯高電壓。回應於振盪器電容器114處於大約3.5伏特，時鐘信號產生電路12打開開關108且關閉開關112從而斷開電流源106與輸入/輸出節點104的連接，且將電流吸收器110連接到輸入/輸出節點104。因此，電流IDISCH 開始將振盪器電容器114放電。以舉例的方式說，電流IDISCH 大約為75微安。遲滯比較器102監視振盪器電容器114上的電壓，且回應於振盪器電容器114上的電壓至少等於上參考電壓位準VOSCH 例如大約3.5伏特，該遲滯比較器102產生處於邏輯高電壓的輸出信號SYNC。振盪器電容器114上的電壓信號的頻率FOSC 和輸出信號SYNC的頻率實質上相同。在除頻器電路126將頻率除以二的實施方式中，振盪器電容器114上的電壓信號和信號SYNC的電壓信號的頻率為每個分支中的信號的開關頻率的兩倍，即，信號SYNC的頻率為電壓信號PHASE1和PHASE2的頻率的兩倍。因此，當放電電流IDISCH 將振盪器電容器114放電時，輸出信號SYNC處於邏輯高電壓位準。大約在時刻t3 ，電壓信號PHASE1轉變為邏輯低電壓且電壓信號PHASE2轉變為邏輯高電壓。遲滯比較器輸出電壓SYNC保持邏輯高電壓，直到振盪器電容器電壓VOSC 低於下參考電壓位準VOSCL ，例如，低於2.5伏特。因為電壓信號PHASE2和比較器輸出信號SYNC處於邏輯高電壓位準，所以及閘122的輸出信號處於邏輯高電壓位準，其將時鐘產生鎖存器134設置。因此，時鐘產生鎖存器134的輸出電壓Q_CLK2為邏輯高電壓位準。但是，信號SYNCbar為邏輯低電壓，所以及閘136的輸出信號即時鐘信號CLK2處於邏輯低電壓。
在時刻t4 ，振盪器電容器114上的電壓VOSC 穿越2.5伏特的下臨界值電壓之下，導致遲滯比較器102的輸出電壓SYNC為邏輯低電壓且電壓SYNCbar為邏輯高電壓。回應於電SYNCbar為邏輯高電壓，及閘136的輸出信號變為邏輯高電壓。因為PFC電路10操作在CRM模式下，線圈或電感器78(示於圖1中)的消磁未被完成。等到線圈78成為被消磁之後驅動信號DRV2變為邏輯高電壓。因此，振盪器電容器114的放電被拖延，導致了附加的延遲，該附加的延遲包括振盪器電容器114的附加放電時間加上將振盪器電容器114再充電直到其達到下臨界值電壓例如2.5伏特所使用的時間。
在時刻t5 ，驅動信號DRV2變為邏輯高電壓，將時鐘產生鎖存器134復位，停止振盪器電容器114的放電，且開始振盪器電容器114的新的充電階段。時鐘信號產生電路12關閉開關108且打開開關112，從而將電流源106連接到輸入/輸出節點104且斷開電流吸收器110與輸入/輸出節點104的連接。因此，電流ICH 開始將振盪器電容器114充電。以舉例的方式說，電流ICH 大約為100微安。
振盪器電容器114上的電壓擺幅驅動PFC電路10的通道或分支。振盪器電容器114上的電壓擺幅回應於複數個通道中的每個通道的電流循環的持續時間而變化，即，回應於電流源108和112為每個通道導通電流的持續時間而變化。應當注意到，充電和放電階段的持續時間是電流循環的持續時間的結果，該電流持續時間由流經電感器64和74的電流限定。因此，電流循環的持續時間為線圈電流的持續時間。所以，電容器上的電壓擺幅源自於流經每個線圈的電流的電流持續時間。較佳地，當電流循環的持續時間少於預先確定的持續時間時，電容器電壓擺幅為最小值。按照在2.5伏特和3.5伏特之間擺幅的電容電壓，當電流循環在預設的持續時間之下時，電壓擺幅為2.5伏特的最小值，且當每個通道的電流循環持續時間長於預設的持續時間時，電壓擺幅的值增加。對於處於DCM模式操作的二通道系統或二分支系統，在振盪器電容器114充電階段完成且其被放電降到大約2.5伏特之後，另一個循環才能開始。
到現在為止應能明白已提供了時鐘信號產生電路和用於產生時鐘信號的方法。對於具有兩個分支或級的PFC電路，振盪器以兩倍於每個分支的頻率操作。振盪器電容器的第一循環為一相位產生時鐘信號CLK1且為下一相位產生時鐘信號CLK2。時鐘分別在振盪器電容器的放電階段的末尾產生。在兩個分支的相位之間有180度的相移。應當意識到這個技術不限於具有兩個分支或級的PFC電路，而是可應用於具有三個或更多分支以及三個或更多相的PFC電路。本發明的其他優勢包括允許頻率折回(fold-back)以及適用於頻率鉗制的CRM技術。
儘管特定的實施方式在這裏被公開，其並非意圖使本發明限於所公開的實施方式。本領域的技術人員將認識到，可不偏離本發明的精神而作修改和變型。本發明意圖包括落入所附的申請專利範圍之內的所有這樣的修改和變型。
10．．．PFC電路
12．．．時鐘信號產生電路
15．．．輸出
16．．．輸出
18．．．輸入
20．．．輸入
22．．．輸入級
24．．．輸入
25．．．節點
26．．．電磁干擾(EMI)過濾器
28．．．整流網路
30．．．二極管
32．．．二極管
34．．．二極管
36．．．二極管
38．．．輸出
40．．．輸出
42．．．過濾電容器
50．．．功率因數校正級
52．．．功率因數校正級
56．．．輸入
58．．．輸出
60．．．輸入
62．．．輸出
64．．．功率因數校正控制器
66．．．功率場效應晶體管(FET)
68．．．電感器
70．．．二極管
74．．．功率因數校正控制器
76．．．功率FET
78．．．電感器
80．．．二極管
83．．．電容器
85．．．負載
102．．．遲滯比較器
104．．．輸入節點
106．．．電流源
108．．．開關
110．．．電流源
112．．．開關
114．．．振盪器電容器
115．．．反相器
116．．．雙輸入或閘
118．．．雙輸入或閘
120．．．雙輸入及閘
122．．．雙輸入及閘
124．．．反相器
126．．．除頻器電路
128．．．反相器
130．．．時鐘產生鎖存器
132．．．雙輸入及閘
134．．．時鐘產生鎖存器
136．．．雙輸入及閘
150．．．時序圖
160．．．時序圖
圖1為功率因數校正電路的原理圖，該電路包括依照本發明的實施方式耦合到功率因數校正級的時鐘產生電路；
圖2為依照本發明的實施方式的圖1的時鐘信號產生電路的原理圖；
圖3為依照本發明的實施方式的圖2的時鐘信號產生電路的時序圖；及
圖4為依照本發明的另一個實施方式的、圖2的時鐘信號產生電路的時序圖。
12．．．時鐘信號產生電路
102．．．遲滯比較器
104．．．輸入節點
106．．．電流源
108．．．開關
110．．．電流源
112．．．開關
114．．．振盪器電容器
115．．．反相器
116．．．雙輸入或閘
118．．．雙輸入或閘
120．．．雙輸入及閘
122．．．雙輸入及閘
124．．．反相器
126．．．除頻器電路
128．．．反相器
130．．．時鐘產生鎖存器
132．．．雙輸入及閘
134．．．時鐘產生鎖存器
136．．．雙輸入及閘

Claims (4)

  1. 一種用於為一切換式電源供應器的一振盪器產生一時鐘信號之方法，該電源供應器操作在一非持續導通模式(DCM)或一臨界導通模式(CRM)中的至少一個模式下，該方法包括：將一能量儲存元件從一第一位準放電；回應於該能量儲存元件上的一電壓在一第二位準而產生一同步信號，該同步信號具有一第一頻率；從該同步信號產生一第一信號，該第一信號具有一第二頻率；從該第一信號產生一第二信號，該第二信號具有該第二頻率；以及使用該同步信號以及具有該第二頻率的該第一信號和該第二信號中的一者以產生一第一時鐘信號。
  2. 如請求項1的方法，其還包括使用該同步信號以及具有該第二頻率的該第一信號和該第二信號中的另一者以產生一第二時鐘信號。
  3. 如請求項2的方法，其還包括使用一第一電流源將該能量儲存元件充電以及使用一第二電流源將該能量儲存元件放電，其中該第二電流源的一放電電流位準低於該第一電流源的一放電電流位準。
  4. 如請求項1的方法，其中使用該同步信號和具有該第二頻率的該第一信號和該第二信號中的一者以產生該第一時鐘信號包括： 從該同步信號和具有該第二頻率的該第一信號和該第二信號中的該一者以產生一第一鎖存器的一設置信號；設置該第一鎖存器的輸出信號；以及使用該第一鎖存器的該輸出信號形成該第一時鐘信號。
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