TWI572962B - 其中畫素具有控制電極以用於放大邊緣電場的液晶顯示器 - Google Patents

Description

其中畫素具有控制電極以用於放大邊緣電場的液晶顯示器

本發明係關於液晶顯示器(liquid crystal display；LCD)。更具體而言，本發明係關於具有極高對比度之垂直配向LCD。

起初用於簡單單色(monochrome)顯示器(例如計算器及數位式手錶)之液晶顯示器(LCD)已成為主要顯示技術。通常使用LCD代替陰極射線管(cathode ray tube；CRT)來用於電腦顯示器及電視顯示器。已克服了LCD之各種缺陷來改良LCD之品質。舉例而言，主動矩陣顯示器已極大地取代了被動矩陣顯示器，相較於被動矩陣顯示器，主動矩陣顯示器會減少重影(ghosting)，並會改良解析度、色階(color gradation)、視角、對比度及響應時間。垂直配向向列型LCD解決了傳統扭轉向列型(twisted nematic)LCD之某些缺陷，例如低對比度。

第1A圖至第1B圖例示一垂直配向LCD 100之一畫素之基本功能。為清晰起見，第1A圖及第1B圖之LCD僅使用單個域(single domain)。此外，為清晰起見，第1A圖至第1B圖被簡化並省略了諸多處理層。舉例而言，在基板110與電極120之間，實際顯示器可能包含用於電性連接之各種 金屬層以及用於分隔該等金屬層之鈍化層(即絕緣層)。此外，第1A圖至第1B圖之LCD係就灰階運算而言進行闡述。眾所習知，可使用傳統色彩技術(例如使用濾色片或場序著色)來增添色彩。

為更加清晰及一致起見，圖式中畫素及顯示器之各種組件係以將顯示器平放於桌子上且讀者位於桌子前方之視角進行闡述。無論圖式係自顯示器之邊緣示出顯示器之一部分(例如第1A圖及第1B圖)抑或示出一畫素或顯示器之俯視圖(例如第2圖)，所作闡述之視角不發生變化。因此，對於自顯示器之邊緣所視之圖式，所示二軸線應為上/下軸線及左/右軸線。用於描述相對於上/下軸線之位置之適當用語包括「在...之上(above)」、「在...之下(below)」、「在...上面(on top off)」及「在...下面(underneath)」。相對於左/右軸線之適當用語包括「在...左側(to the left of)」及「在...右側(to the right of)」。對於具有俯視圖之圖式，所用之二軸線係為左/右軸線及前/後軸線。前/後軸線可如同放於桌子上之一地圖之北/南軸線。用於描述相對於前/後軸線之位置之適當用語包括「在...前面」(其等效於在一地圖上位於「...南面」)及「在...後面」(其等效於在一地圖上位於「...北面」)。此外，本文中所用之上/下軸線係為垂直軸線，左/右軸線係為水平軸線，而前/後軸線係為縱向軸線。

LCD 100具有一第一偏光片105、一第一基板110、一第一電極120、一第一液晶配向層125、複數個液晶130、一第二液晶配向層140、一第二電極145、一第二基板150及一第二偏光片155。具體而言，偏光片105貼附至基板110之底部，第一基板120形成於基板110之頂部上，且第一液晶配向層125形成於第一電極120之上。液晶130位於第一液晶配向層125與第二液晶配向層140之間。共用電極145位於液晶配向層140之上。共用電極145 形成於第二基板150之底部上，且第二偏光片155貼附至基板150之頂部上。一般而言，第一基板110及第二基板150係由透明玻璃製成。第一電極120及第二電極145係由例如ITO(氧化銦錫)等透明導電材料製成。通常由聚醯亞胺(PI)層製成之第一液晶配向層125及第二液晶配向層140將液晶130配向為接近一垂直靜止狀態，因此液晶130相對於垂直配向具有一小的預傾角。在運作中，一光源(圖中未示出)自第一偏光片105之下發出光，其中第一偏光片105貼附至第一基板110之底部。第一偏光片105通常以沿一第一方向之偏光軸取向，而第二偏光片155以與第一偏光片105垂直之偏光軸取向，其中第二偏光片155貼附至第二基板150之頂部。因此，來自光源之光不會穿過第一偏光片105與第二偏光片155二者，除非在第一偏光片105與第二偏光片155之間將光偏振旋轉90度。為清晰起見，僅示出了極少量之液晶。在實際顯示器中，液晶係為直徑約為5埃、長度為20埃至25埃之棒狀分子。因此，在一寬80微米(μm)、長240微米、高3微米之畫素中存在超過5百萬個液晶分子。儘管圖中未示出，但許多液晶顯示器(特別是主動矩陣LCD)在第一電極120之底部上包含一鈍化層。該鈍化層在第一電極120與可能形成於基板110上之器件及導體之間用作一絕緣層。該鈍化層通常由氮化矽形成。

在第1A圖中，液晶130以一預傾角垂直配向。在垂直配向中，液晶130不會使來自光源之光偏振旋轉。因此，來自光源之光不會穿過LCD 100，而是形成完全光學黑色狀態並對所有顏色及所有單元間隙(cell gap)呈現出一極高對比度。然而，因需要一預傾角(如以下所解釋)，故即使在需要一暗畫素時仍會存在某些光洩漏(light leakage)。因此，雖然傳統垂直配向LCD相較於傳統低對比度扭轉向列型LCD提供了很大之對比度改良，但先進LCD應用仍需要甚至更高之對比度。

然而，如第1B圖所示，當在第一電極120與第二電極145之間施加一電場時，液晶130重新取向至一傾斜位置。處於該傾斜位置之液晶使穿過第一偏光片105之偏振光之偏振旋轉90度，俾使光可隨後穿過第二偏光片155。傾斜度之大小係與電場強度成比例，其中傾斜度之大小會控制穿過LCD之光之量(即畫素之亮度)。一般而言，對每一畫素使用單個薄膜電晶體(thin-film-transistor；TFT)。然而，對於彩色顯示器，則對每一顏色分量(通常為紅、綠及藍)使用一單獨之TFT。

如第1B圖所示，所有液晶皆沿相同方向傾斜。使單個域中之所有液晶沿相同方向傾斜會增大顯示器之亮度，並因此增大對比度。在傳統垂直配向LCD中，預傾角使液晶沿相同方向傾斜。然而，即使在畫素被關斷時，預傾角使光仍能穿過LCD。通常，液晶配向層係使用眾所習之的摩擦(rubbing)技術製成。摩擦技術相對昂貴，且無法達成對預傾之精細控制。此外，摩擦技術使具有一複雜多域(multi-domain)結構之先進LCD之製造過程複雜化，此乃因每一單獨域上方之液晶配向層皆須沿一不同方向被摩擦。因此，亟需一種用於改良對比度並降低垂直配向LCD之成本之方法或系統。

因此，本發明提供一種相較於傳統垂直配向液晶顯示器具有更高對比度之垂直配向液晶顯示器。此外，本發明可相較於傳統垂直配向液晶顯示器以一更低之成本生產具有一複雜多域結構之先進LCD。本發明利用放大的邊緣電場來控制傾斜液晶之方向。

具體而言，在本發明之某一實施例中，一液晶顯示器具有一第一基板及一第二基板並使用複數個畫素，各該畫素具有：一畫素電極， 位於該第一基板上；一共用電極，位於該第二基板之下；複數個液晶，位於該畫素電極與該共用電極之間；一開關元件，耦接至該畫素電極；一控制電極，位於該第一基板上方並位於該畫素電極之一第一側上。當該畫素處於一接通(ON)狀態時，該控制電極處於一現用控制電壓，且其中該現用控制電壓大於該第一開關元件之輸出電壓。該控制電極與該畫素電極之電壓差會放大該畫素電極周圍之一邊緣電場。該放大之邊緣電場與畫素電極電場交互作用，並使該等液晶沿相同方向傾斜。

此外，在本發明之某些實施例中，該畫素包含一基礎電極(base electrode)，該基礎電極位於該第一基板上方。該畫素電極位於該基礎電極與該控制電極之間。該基礎電極及該共用電極耦接至一共用電壓。

在本發明之某些實施例中，一液晶顯示器具有一第一基板及一第二基板並使用複數個畫素，各該畫素具有：垂直凸起部(riser)，位於該第一基板之上；一畫素電極，在該第一基板上具有一大的間隙區域，並在該垂直凸起部之一側壁上方具有一側壁區域；一共用電極，位於該第二基板之下；複數個液晶，位於該畫素電極與該共用電極之間；以及一開關元件，耦接至該畫素電極。該畫素電極之該大的間隙區域與該共用電極之間的一大的間隙距離係為該畫素電極之該側壁區域與該共用電極間之一側壁間隙距離長度的至少一又五分之一倍。該畫素電極之該側壁區域之高度會放大該畫素電極周圍之一邊緣電場。該放大之邊緣電場與畫素電極電場交互作用，並使該等液晶沿相同方向傾斜。

此外，在本發明之某些實施例中，該畫素電極包含一小的間隙區域，該小的間隙區域位於該垂直凸起部之頂部之上。對於該等實施例，自該畫素電極之該小的間隙區域至該共用電極具有小的間隙距離。該畫素 電極之該小的間隙區域之高度會進一步放大該畫素電極周圍之一邊緣電場。

在本發明之某些實施例中，使用分段式畫素電極替代矩形畫素電極。分段式畫素電極包含在一第一方向延伸之多個畫素電極段。在一第二方向上延伸之一橫向畫素電極段連接在該第一方向上延伸之該等畫素電極段。

結合以下說明及附圖，將會更充分地理解本發明。

100‧‧‧LCD

105‧‧‧第一偏光片

110‧‧‧第一基板

120‧‧‧第一電極

125‧‧‧第一液晶配向層

130‧‧‧液晶

140‧‧‧第二液晶配向層

145‧‧‧第二電極

150‧‧‧第二基板

155‧‧‧第二偏光片

200‧‧‧畫素

300‧‧‧顯示器

305‧‧‧第一偏光片

310‧‧‧第一基板

330‧‧‧液晶

340‧‧‧液晶配向層

345‧‧‧共用電極

350‧‧‧第二基板

355‧‧‧第二偏光片

400‧‧‧畫素

500‧‧‧畫素

600‧‧‧畫素

700‧‧‧畫素

900‧‧‧畫素

1000‧‧‧顯示器

1005‧‧‧第一偏光片

1010‧‧‧第一基板

1030‧‧‧液晶

1040‧‧‧液晶配向層

1045‧‧‧共用電極

1050‧‧‧第二基板

1055‧‧‧第二偏光片

1100‧‧‧顯示器

1105‧‧‧第一偏光片

1110‧‧‧第一基板

1140‧‧‧液晶配向層

1145‧‧‧共用電極

1150‧‧‧第二基板

1155‧‧‧第二偏光片

1200‧‧‧畫素

1210‧‧‧基板

1300‧‧‧顯示器

1305‧‧‧第一偏光片

1310‧‧‧第一基板

1340‧‧‧液晶配向層

1345‧‧‧共用電極

1350‧‧‧第二基板

1355‧‧‧第二偏光片

1400‧‧‧畫素

1500‧‧‧顯示器

1505‧‧‧第一偏光片

1510‧‧‧第一基板

1530a‧‧‧液晶

1530b‧‧‧液晶

1540‧‧‧液晶配向層

1545‧‧‧共用電極

1550‧‧‧第二基板

1555‧‧‧第二偏光片

1600‧‧‧畫素

1700‧‧‧多分區式顯示器

BaE_0~BaE_4‧‧‧基礎電極

BaE_01~BaE_04‧‧‧基礎電極

CE_0~CE_3‧‧‧控制電極

CE_01~CE_04‧‧‧控制電極

DS_L‧‧‧左顯示分區

DS_R‧‧‧右顯示分區

HBaES‧‧‧水平基礎電極間距

HBaES1~HBaES2‧‧‧水平基礎電極間距

HCES1~HCES4‧‧‧水平控制電極間距

HPES_01~HPES_08‧‧‧水平畫素電極段

HPES_01_01~HPES_01_08‧‧‧水平畫素電極段

HPES_02_01~HPES_02_08‧‧‧水平畫素電極段

HPES_03_01~HPES_03_04‧‧‧水平畫素電極段

HPES_04_01‧‧‧水平畫素電極段

LBaES‧‧‧縱向基礎電極間距

LCES1‧‧‧縱向控制電極間距

LCES2‧‧‧縱向控制電極間距

LGR‧‧‧大的間隙區域

LPES_01~LPES_05‧‧‧縱向畫素電極段

LPES_01_01‧‧‧縱向畫素電極段

LPES_02_01‧‧‧縱向畫素電極段

LPES_03_01‧‧‧縱向畫素電極段

LPES_04_01~LPES_04_04‧‧‧縱向畫素電極段

PE_0~PE_3‧‧‧畫素電極

SE_1‧‧‧開關元件

SGR‧‧‧小的間隙區域

SPE_1~SPE_4‧‧‧分段式畫素電極

SWR‧‧‧側壁區域

V_R_0~V_R_2‧‧‧垂直凸起部

第1A圖至第1B圖例示一傳統單域垂直配向LCD之一畫素；第2圖例示根據本發明之一實施例，一液晶顯示器之一畫素；第3A圖至第3B圖例示根據本發明之一實施例之一液晶顯示器；第4圖例示根據本發明之一實施例，一液晶顯示器之一畫素；第5圖例示根據本發明之一實施例，一液晶顯示器之一畫素；第6圖例示根據本發明之一實施例，一液晶顯示器之一畫素；第7圖例示根據本發明之一實施例，一液晶顯示器之一畫素；第8圖例示根據本發明之一實施例，一液晶顯示器之一畫素；第9圖例示根據本發明之一實施例，一液晶顯示器之一畫素；第10A圖至第10B圖例示根據本發明之一實施例之一液晶顯示器；第11A圖至第11B圖例示根據本發明之一實施例之一液晶顯示器；第12圖係為根據本發明之一實施例，一液晶顯示器之一畫素之一部分的透視圖； 第13圖例示根據本發明之一實施例之一液晶顯示器；第14圖例示根據本發明之一實施例，一液晶顯示器之一畫素；第15圖例示根據本發明之一實施例之一液晶顯示器；第16圖例示根據本發明之一實施例，一液晶顯示器之一畫素；以及第17圖例示根據本發明之一實施例之一多分區式(multi-sector)顯示器。

如上所述，傳統垂直配向LCD具有有限之對比度，且具有一複雜多域結構之先進垂直配向LCD造價昂貴。然而，根據本發明原理之垂直配向LCD利用放大邊緣電場來控制液晶之傾斜。因此，根據本發明實施例之LCD具有更高之對比度，且具有一複雜多域結構之先進垂直配向LCD相較於傳統液晶顯示器可具有更低之製造成本。

第2圖顯示根據本發明之一實施例之一畫素200。畫素200包含一第一基礎電極BaE_1、一第二基礎電極BaE_2、一畫素電極PE_1、一控制電極CE_1、及一開關元件SE_1，開關元件SE_1可例如係為一薄膜電晶體(TFT)。畫素電極PE_1位於第一基礎電極BaE_1與控制電極CE_1之間。具體而言，基礎電極BaE_1位於畫素電極PE_1之一第一側(即第2圖中之左側)上，並與畫素電極PE_1相隔一水平基礎電極間距HBaES。控制電極CE_1位於畫素電極PE_1之一第二或相對側(即第2圖中之右側)上，並與畫素電極PE_1相隔一水平控制電極間距HCES1。相較於畫素電極PE_1，基礎電極BaE_2位於控制電極CE_1之相對側上，並與控制電極CE_1相隔一水平控制電極間距HCES2。因此，控制電極CE_1位於基礎電極BaE_2與畫素電極PE_1之間。開關元件SE_1耦接至畫素電極PE_1，並控制將畫素200配置成一畫素 接通(ON)狀態(透射光)或一畫素關斷(OFF)狀態(阻擋光)。具體而言，開關元件SE_1驅動畫素電極PE_1至一畫素接通電壓位準V_p_on，以使畫素200轉變至畫素接通狀態。反之，開關元件SE_1驅動畫素電極PE_1至一畫素關斷電壓位準V_p_off，以使畫素200轉變至畫素關斷狀態。為更佳地顯示畫素結構，在第2圖中省略畫素200之液晶配向層。不同於傳統垂直配向LCD，畫素200之液晶配向層無需經歷摩擦製程來使液晶具有預傾角。一般而言，畫素電極係使用例如氧化銦錫(ITO)等透明導體形成。基礎電極及控制電極可使用非透明材料形成。然而，在許多實施例中，使用相同材料來形成畫素電極、基礎電極及控制電極以減少製程步驟，此乃因可在相同製程步驟中沈積並圖案化基礎電極、畫素電極及控制電極。然而，本發明之某些實施例包含一黑色矩陣(black matrix)或其他非透明材料，以防止控制電極或基礎電極周圍出現光洩漏，此可提高顯示器之對比度。

第3A圖至第3B圖顯示用於一顯示器300之畫素200。顯示器300包含一第一偏光片305、一第一基板310、畫素200(具有基礎電極BaE_1、基礎電極BaE_2、畫素電極PE_1、一控制電極CE_1)、液晶330、液晶配向層340、一共用電極345、一第二基板350、及一第二偏光片355。另一液晶配向層形成於第一基板310、基礎電極BaE_1及BaE_2、畫素電極PE_1、以及控制電極CE_1之上，但為更佳地例示畫素200，在第3A圖及第3B圖中省略了該另一液晶配向層。具體而言，第一偏光片305貼附至第一基板310之底部。畫素200形成於第一基板310上方，並如以上所述及第2圖所示排列。另一液晶配向層形成於第一基板310、基礎電極BaE_1及BaE_2、畫素電極PE_1、以及控制電極CE_1之上，但為更佳地例示畫素200，在第3A圖及第3B圖中省略了該另一液晶配向層。液晶330位於畫素電極PE_1之上、液晶配向層340之下。共用電極345位於液晶配向層340之上。共用電極145形成於 第二基板350之底部上，且第二偏光片355貼附至基板150之頂部。畫素電極PE_1耦接至開關元件SE_1(第3A圖至第3B圖中未示出)。共用電極345以及基礎電極BaE_1及BaE_2連接至一共用電壓V_comm。控制電極CE_1耦接至一控制電壓訊號V_ctrl。控制電壓訊號V_ctrl具有一現用電壓V_ctrl_act及一非現用電壓V_ctrl_inact。此外，本發明之某些實施例無論畫素200處於何種狀態皆將控制電壓訊號V_ctrl保持於現用電壓V_ctrl_act。在本發明之其他實施例中，控制電壓訊號V_ctrl依畫素200之狀態而於現用電壓V_ctrl_act與非現用電壓V_ctrl_inact之間振盪。本發明之不同實施例可具有不同控制電壓訊號V_ctrl來源。在某些實施例中，一專用高壓驅動器IC(積體電路)包含於顯示器中，在其他實施例中，控制電壓訊號V_ctrl則來自於一閘積體電路(gate IC)。在本發明之許多實施例中，現用電壓V_ctrl_act介於12伏與20伏之間，電壓V_comm係為零伏，且畫素接通電壓V_p_on係為5伏至6伏，非現用電壓V_ctrl_inact為零伏。一般而言，現用電壓V_ctrl_act應為畫素接通電壓V_p_on之至少二倍高。

畫素電極PE_1與控制電極CE_1之電壓差會放大畫素電極PE_1周圍之一邊緣電場。此外，控制電極CE_1與基礎電極BaE_1之電壓差亦可放大畫素電極PE_1周圍之邊緣電場。當畫素電極PE_1被導通(即透射光)時，所放大的邊緣電場與位於畫素電極PE_1與共用電極間之電場交互作用。為清晰起見，以下將位於畫素電極與共用電極間之電場稱為畫素電極電場。所放大的邊緣電場與畫素電極電場間之交互作用使液晶沿相同方向傾斜。液晶效應為集體效應。因此，即使邊緣電場小，所感應出的液晶效應亦可因液晶集體效應而非常大。一般而言，邊緣電場主要集中於畫素電極PE_1之邊緣上，然而，可因非局部LC矯正取向效應(non-local LC corrective orientation effect)而感應出大的邊緣電場效應。

基礎電極BaE_2用於防止控制電極CE_1放大一相鄰畫素(圖中未示出)之邊緣電場。然而，由於該相鄰畫素具有一等效基礎電極BaE_1，故本發明之某些實施例省略了基礎電極BaE_2。

在第3A圖中，畫素200處於畫素關斷狀態。畫素電極PE_1上之電壓與共用電壓V_comm近乎相同。因此，在共用電極345與畫素電極PE_1之間實際上不存在電場。因此，液晶330處於初始垂直取向，而無任何預傾角位置。然而，本發明之某些實施例可在液晶中感應出一預傾角，儘管預傾角會降低顯示器之對比度。

在第3B圖中，畫素200處於畫素接通狀態。開關元件SE_1(圖中未示出)驅動畫素電極PE_1至一畫素接通電壓V_p_on。藉此，一畫素電極電場形成於共用電極345(處於共用電壓Vcomm)與畫素電極PE_1之間。所放大的邊緣電場與畫素電極電場交互作用，以使液晶沿相同方向傾斜。傾斜之液晶容許光穿過顯示器300。在液晶應向左而非向右傾斜之顯示器中，可對基礎電極與控制電極之位置進行互換。在本發明之某些實施例中，畫素電極PE_1具有介於40微米與70微米間之一寬度、及介於40微米與70微米間之一高度。

為進一步擴大並控制邊緣電場效應，本發明之某些實施例使用一分段式畫素電極而非一整體矩形電極。第4圖例示使用一分段式畫素電極SPE_1之一畫素400。畫素400亦包含一第一基礎電極BaE_1、一第二基礎電極BaE_2、一控制電極CE_1、及一開關元件SE_1，該開關元件SE_1可例如係為一薄膜電晶體(TFT)。分段式畫素電極SPE_1包含複數個水平畫素電極段HPES_01、HPES_02、HPES_08及一縱向畫素電極段LPES_01。在畫素400中，縱向畫素電極段LPES_01形成分段式畫素電極SPE_1之右側。水 平畫素電極段HPES_01至水平畫素電極段HPES_08自分段式畫素電極SPE_1之左側延伸至縱向畫素電極段LPES_01，並間隔開一縱向段間距LSS(第4圖中未示出)。在本發明之其他實施例中，縱向畫素電極段LPES_01可定位於其他位置。在本發明之又一些其他實施例中，可省略縱向畫素電極段LPES_01，而使用其他導體將該等水平畫素電極段電性耦合於一起。

分段式畫素電極SPE_1位於第一基礎電極BaE_1與控制電極CE_1之間。具體而言，基礎電極BaE_1位於分段式畫素電極SPE_1之一第一側(即第4圖中之左側)上(更具體而言，位於水平畫素電極段HPES_01至水平畫素電極段HPES_08之左側上)，並與分段式畫素電極SPE_1相隔一水平基礎電極間距HBaES(第4圖中未示出)。控制電極CE_1位於分段式畫素電極SPE_1之一第二或相對側(即第4圖中之右側)上，並與分段式畫素電極SPE_1相隔一水平控制電極間距HCES1(第4圖中未示出)。相較於分段式畫素電極SPE_1，基礎電極BaE_2位於控制電極CE_1之相對側上，並與控制電極CE_1相隔一水平控制電極間距HCES2。因此，控制電極CE_1位於分段式畫素電極SPE_1與基礎電極BaE_2之間。開關元件SE_1耦接至分段式畫素電極SPE_1，並控制將畫素400配置成畫素接通(ON)狀態(透射光)抑或畫素關斷(OFF)狀態(阻擋光)。控制電極CE_1耦接至控制電壓訊號V_ctrl，且基礎電極BaE_1及BaE_2耦接至共用電壓V_comm。畫素400之運作類似於上述畫素200之運作。然而，在畫素400中，每一水平畫素電極段具有一邊緣電場，該邊緣電場被分段式畫素電極SPE_1與控制電極CE_1上之不同電壓放大。此外，控制電極CE_1與基礎電極BaE_1之電壓差亦可放大該邊緣電場。畫素400之一優點在於：僅藉由添加更多水平畫素電極段並加長縱向畫素電極段LPES_01、基礎電極BaE_1、控制電極CE_1、及基礎電極BaE_2，即可輕易地將畫素400沿縱軸修改得更長。在畫素400之某些實施例中，水 平畫素電極段之寬度係為40微米至70微米，水平畫素電極段之深度(即沿縱軸之長度)係為4微米至5微米，縱向畫素間距係為4微米至5微米，縱向畫素電極段LPES_01之寬度係為4微米至5微米，縱向畫素電極段之深度(即沿縱軸之長度)等於分段式畫素電極SPE_1之深度，(此取決於水平畫素電極段之數目)，控制電極CE_1之寬度係為4微米至5微米，控制電極CE_1之長度相同於分段式畫素電極SPE_1之深度，基礎電極BaE_1及BaE_2之寬度係為4微米至5微米，基礎電極BaE_1及BaE_2之深度等於分段式畫素電極SPE_1之深度，水平基礎電極間距HBaES以及水平控制電極間距HCES1及HCES2係為4微米至5微米。本發明之各種實施例可包含任意數目之水平畫素電極段。

在某些顯示器中，可能需要一更寬之畫素。第5圖例示適用於該等顯示器之一畫素500。畫素500包含一第一基礎電極BaE_1、一第二基礎電極BaE_2、一第三基礎電極BaE_3、一第一畫素電極PE_1、一第二畫素電極PE_2、一第一控制電極CE_1、一第二控制電極CE_2、及一開關元件SE_1。畫素電極PE_1位於第一基礎電極BaE_1與控制電極CE_1之間。具體而言，基礎電極BaE_1位於畫素電極PE_1之一第一側(即第5圖中之左側)上，並與畫素電極PE_1相隔一水平基礎電極間距HBaES1。控制電極CE_1位於畫素電極PE_1之一第二或相對側(即第5圖中之右側)上，並與畫素電極PE_1相隔一水平控制電極間距HCES1。相較於畫素電極PE_1，基礎電極BaE_2位於控制電極CE_1之相對側上，並與控制電極CE_1相隔一水平控制電極間距HCES2。因此，控制電極CE_1位於基礎電極BaE_2與畫素電極PE_1之間。

控制電極CE_2位於基礎電極BaE_1之左側，並與基礎電極 BaE_1相隔一水平控制電極間距HCES3。因此，基礎電極BaE_1位於控制電極CE_2與畫素電極PE_1之間。畫素電極PE_2位於基礎電極BaE_3與控制電極CE_2之間。具體而言，基礎電極BaE_3位於畫素電極PE_2之一第一側(即第5圖中之左側)上，並與畫素電極PE_2相隔一水平基礎電極間距HBaES2。控制電極CE_2位於畫素電極PE_2之一第二或相對側(即第5圖中之右側)上，並與畫素電極PE_2相隔一水平控制電極間距HCES4。因此，控制電極CE_2位於基礎電極BaE_1與畫素電極PE_2之間。在畫素500中，控制電極CE_1耦接至控制電極CE_2，然而在本發明之其他實施例中，控制電極CE_1與控制電極CE_2可耦接至不同電壓源。開關元件SE_1耦接至畫素電極PE_1及畫素電極PE_2，並控制將畫素500配置成畫素接通(ON)狀態(透射光)或畫素關斷(OFF)狀態(阻擋光)。控制電極CE_1及CE_2耦接至控制電壓訊號V_ctrl，且基礎電極BaE_1、BaE_2及BaE_3耦接至共用電壓V_comm。因此，畫素500非常類似於二個並列運作之畫素(如畫素200)。藉由於畫素電極PE_2之左側(或畫素電極PE_1之右側)在一額外基礎電極與控制電極之間添加額外之畫素電極，可形成更寬之畫素。

此外，如第6圖所示，畫素電極PE_1及PE_2可由分段式畫素電極替代。第6圖例示一畫素600，畫素600包含一第一基礎電極BaE_1、一第二基礎電極BaE_2、一第三基礎電極BaE_3、一第一分段式畫素電極SPE_1、一第二分段式畫素電極SPE_2、一第一控制電極CE_1、一第二控制電極CE_2、及一開關元件SE_1。分段式畫素電極SPE_1位於第一基礎電極BaE_1與控制電極CE_1之間。具體而言，基礎電極BaE_1位於分段式畫素電極SPE_1之一第一側(即第6圖中之左側)上，並與分段式畫素電極SPE_1相隔一水平基礎電極間距HBaES1(第6圖中未示出)。控制電極CE_1位於分段式畫素電極SPE_1之一第二或相對側(即第6圖中之右側)上，並與分段 式畫素電極SPE_1相隔一水平控制電極間距HCES1(第6圖中未示出)。相較於分段式畫素電極SPE_1，基礎電極BaE_2位於控制電極CE_1之相對側上，並與控制電極CE_1相隔一水平控制電極間距HCES2(第6圖中未示出)。因此，控制電極CE_1位於基礎電極BaE_2與分段式畫素電極SPE_1之間。

控制電極CE_2位於基礎電極BaE_1之左側，並與基礎電極BaE_1相隔一水平控制電極間距HCES3。因此，基礎電極BaE_1位於控制電極CE_2與分段式畫素電極SPE_1之間。分段式畫素電極SPE_2位於基礎電極BaE_3與控制電極CE_2之間。具體而言，基礎電極BaE_3位於分段式畫素電極SPE_2之一第一側(即第6圖中之左側)上，並與分段式畫素電極SPE_2相隔一水平基礎電極間距HBaES2(第6圖中未示出)。控制電極CE_2位於分段式畫素電極SPE_2之一第二或相對側(即第6圖中之右側)上，並與分段式畫素電極SPE_2相隔一水平控制電極間距HCES4(第6圖中未示出)。因此，控制電極CE_2位於基礎電極BaE_1與分段式畫素電極SPE_2之間。在畫素600中，控制電極CE_1耦接至控制電極CE_2，然而在本發明之其他實施例中，控制電極CE_1與控制電極CE_2可耦接至不同電壓源。開關元件SE_1耦接至分段式畫素電極SPE_1及分段式畫素電極SPE_2，並控制將畫素600配置成畫素接通(ON)狀態(透射光)或畫素關斷(OFF)狀態(阻擋光)。控制電極CE_1及CE_2耦接至控制電壓訊號V_ctrl，且基礎電極BaE_1、BaE_2及BaE_3耦接至共用電壓V_comm。

畫素600之分段式畫素SPE_1具有複數個水平畫素電極段HPES_01_01、HPES_01_02、...、HPES_01_08及一縱向畫素電極段LPES_01_01。在畫素600中，縱向畫素電極段LPES_01_01形成分段式畫素電極SPE_1之右側。水平畫素電極段HPES_01_01至水平畫素電極段 HPES_01_08自分段式畫素電極SPE_1之左側延伸至縱向畫素電極段LPES_01_01。類似地，畫素600之分段式畫素SPE_2具有複數個水平畫素電極段HPES_02_01、HPES_02_02、...、HPES_02_08及一縱向畫素電極段LPES_02_01。在畫素600中，縱向畫素電極段LPES_02_01形成分段式畫素電極SPE_2之右側。水平畫素電極段HPES_02_01至水平畫素電極段HPES_02_08自分段式畫素電極SPE_2之左側延伸至縱向畫素電極段LPES_02_01。藉由在分段式畫素SPE_1及SPE_2中包含更多水平畫素電極段，畫素600可變得更深(即沿縱軸更長)。此外，藉由在額外基礎電極與控制電極之間夾置額外分段式畫素電極，畫素600可變得更寬。

在畫素200、畫素400、畫素500及畫素600中，液晶向右傾斜(或在基礎電極與控制電極互換後向左傾斜)。然而，對於某些應用，使液晶朝向或遠離(相對於平放於使用者前方之桌子上之一顯示器)傾斜可為較佳的。第7圖顯示當畫素被接通時液晶遠離顯示器傾斜之一畫素700。畫素700包含一第一基礎電極BaE_1、一第二基礎電極BaE_2、一畫素電極PE_1、一控制電極CE_1、及一開關元件SE_1。畫素電極PE_1位於第一基礎電極BaE_1與控制電極CE_1之間。具體而言，基礎電極BaE_1位於畫素電極PE_1之一第一側(即第7圖中之前側)上，並與畫素電極PE_1相隔一縱向基礎電極間距LBaES。控制電極CE_1位於畫素電極PE_1之一第二或相對側(即第7圖中之後側)上，並與畫素電極PE_1相隔一縱向控制電極間距LCES1。相較於畫素電極PE_1，基礎電極BaE_2位於控制電極CE_1之相對側上，並與控制電極CE_1相隔一縱向控制電極間距LCES2。開關元件SE_1耦接至畫素電極PE_1，並控制將畫素700配置成畫素接通(ON)狀態(透射光)或畫素關斷(OFF)狀態(阻擋光)。由於畫素700基本上係為旋轉90度後之畫素200，故畫素700之運作非常類似於如上所述之畫素200之運作。

第8圖例示使用一分段式畫素電極SPE_1之一畫素800。畫素800亦包含一第一基礎電極BaE_1、一第二基礎電極BaE_2、一控制電極CE_1、及一開關元件SE_1。分段式畫素電極SPE_1包含複數個縱向畫素電極段LPES_01、LPES_02、...、LPES_05及一水平畫素電極段HPES_01。在畫素800中，水平畫素電極段HPES_01形成分段式畫素電極SPE_1之後側。縱向畫素電極段LPES_01至縱向畫素電極段LPES_05自分段式畫素電極SPE_1之前側延伸至水平畫素電極段HPES_01。在本發明之其他實施例中，水平畫素電極段HPES_01可定位於其他位置。在本發明之又一些其他實施例中，可省略水平畫素電極段HPES_01，而使用其他導體將該等縱向畫素電極段電性耦合於一起。

分段式畫素電極SPE_1位於第一基礎電極BaE_1與控制電極CE_1之間。具體而言，基礎電極BaE_1位於分段式畫素電極SPE_1之一第一側(即第8圖中之前側)上(更具體而言，位於縱向畫素電極段LPES_01至縱向畫素電極段LPES_05之前側上)，並與分段式畫素電極SPE_1相隔一縱向基礎電極間距LBaES(第8圖中未示出)。控制電極CE_1位於分段式畫素電極SPE_1之一第二或相對側(即第8圖中之後側)上，並與分段式畫素電極SPE_1相隔一縱向控制電極間距LCES1(第8圖中未示出)。相較於分段式畫素電極SPE_1，基礎電極BaE_2位於控制電極CE_1之相對側上，並與控制電極CE_1相隔一縱向控制電極間距LCES2(第8圖中未示出)。開關元件SE_1耦接至分段式畫素電極SPE_1，並控制將畫素800配置成畫素接通(ON)狀態(透射光)或畫素關斷(OFF)狀態(阻擋光)。畫素800之運作類似於如上所述畫素700之運作。然而，在畫素800中，每一縱向畫素電極段具有一邊緣電場，該邊緣電場被縱向畫素電極段(LPES_01-LPES_05)與控制電極CE_1上之不同電壓放大。畫素800之一優點在於：僅藉由添加更多縱向畫 素電極段並加長水平畫素電極段HPES_01、基礎電極BaE_1、控制電極CE_1、及基礎電極BaE_2，即可輕易地將畫素800修改得更寬。在畫素800之某些實施例中，縱向畫素電極段之深度(即沿縱軸之長度)係為40微米至70微米，縱向畫素電極段之寬度係為4微米至5微米，水平畫素段間距係為4微米至5微米，水平畫素電極段HPES_01之深度係為4微米至5微米，水平畫素電極段之寬度等於分段式畫素電極SPE_1之寬度，(此取決於縱向畫素電極段之數目)，控制電極CE_1之深度係為4微米至5微米，控制電極CE_1之寬度相同於分段式畫素電極SPE_1之寬度，基礎電極BaE_1及BaE_2之深度係為4微米至5微米，基礎電極BaE_1及BaE_2之寬度等於分段式畫素電極SPE_1之寬度，縱向基礎電極間距LBaES以及縱向控制電極間距LCES1及LCES2係為4微米至5微米。本發明之各種實施例可包含任意數目之縱向畫素電極段。

可將額外之畫素電極添加至畫素800以獲得更深(即沿縱軸更長)之畫素。第9圖例示包含三個畫素電極PE_1、PE_2及PE_3之一畫素900。畫素900亦包含四個基礎電極BaE_1、BaE_2、BaE_3及BaE_4、三個控制電極CE_1、CE_2及CE_3、以及一開關元件SE_1。畫素電極PE_1位於基礎電極BaE_1與控制電極CE_1之間。具體而言，基礎電極BaE_1位於畫素電極PE_1之一第一側(即第9圖中之前側)上，並與畫素電極PE_1相隔一縱向基礎電極間距LBaES。控制電極CE_1位於畫素電極PE_1之一第二或相對側(即第9圖中之後側)上，並與畫素電極PE_1相隔一縱向控制電極間距LCES1。相較於畫素電極PE_1，基礎電極BaE_2位於控制電極CE_1之相對側上，並與控制電極CE_1相隔一縱向控制電極間距LCES2。畫素電極PE_2位於基礎電極BaE_2與控制電極CE_2之間。具體而言，基礎電極BaE_2位於畫素電極PE_2之一第一側(即第9圖中之前側)上，並與畫素電極PE_1相隔 一縱向基礎電極間距LBaES。控制電極CE_2位於畫素電極PE_2之一第二或相對側(即第9圖中之後側)上，並與畫素電極PE_2相隔一縱向控制電極間距LCES1。相較於畫素電極PE_2，基礎電極BaE_3位於控制電極CE_2之相對側上，並與控制電極CE_2相隔一縱向控制電極間距LCES2。畫素電極PE_3位於基礎電極BaE_3與控制電極CE_3之間。具體而言，基礎電極BaE_3位於畫素電極PE_3之一第一側(即第9圖中之前側)上，並與畫素電極PE_1相隔一縱向基礎電極間距LBaES。控制電極CE_3位於畫素電極PE_3之一第二或相對側(即第9圖中之後側)上，並與畫素電極PE_3相隔一縱向控制電極間距LCES1。相較於畫素電極PE_3，基礎電極BaE_3位於控制電極CE_3之相對側上，並與控制電極CE_3相隔一縱向控制電極間距LCES2。在畫素900中，控制電極CE_1耦接至控制電極CE_2及控制電極CE_3，然而在本發明之其他實施例中，控制電極CE_1、控制電極CE_2與控制電極CE_3可耦接至不同電壓源。開關元件SE_1耦接至畫素電極PE_1、PE_2及PE_3。畫素900非常類似於並列運作之三個畫素(如畫素700)。藉由於一額外基礎電極與控制電極之間添加額外之畫素電極，可形成更深(即沿縱軸更長)之畫素。此外，以與藉由以一分段式畫素電極替代一矩形畫素電極而將畫素700修改成畫素800同樣之方式，畫素900可被修改成包含分段式畫素電極以替代矩形畫素電極。

第10A圖至第10B圖顯示用於一顯示器1000之一畫素1000P(在第10A圖至第10B圖中未具體示出)。顯示器1000包含一第一偏光片1005、一第一基板1010、畫素1000P_1(具有基礎電極BaE_1、畫素電極PE_1、一控制電極CE_1、及一垂直凸起部V_R_1)、畫素1000P之左側之一畫素之一部分(具有垂直凸起部V_R_0、位於垂直凸起部V_R_0頂部上之控制電極CE_0、及亦位於垂直凸起部V_R_0頂部上之基礎電極BaE_0)、液晶 1030、一液晶配向層1040、一共用電極1045、一第二基板1050及一第二偏光片1055。一額外液晶配向層沈積於基板1010、畫素電極PE_1、垂直凸起部V_R_0至V_R_1、基礎電極BaE_0及BaE_1、以及控制電極CE_0及CE_1之上。然而，為更清晰地顯示畫素1000P之特徵，該液晶配向層未示出於第10A圖至第10B圖中。畫素1000P類似於畫素200(見第2圖、第3A圖及第3B圖)，只是控制電極CE_1形成於一垂直凸起部V_R_1上且基礎電極BaE_0形成於垂直凸起部V_R_0上。畫素電極PE_1形成於基板1010上。液晶1030位於畫素電極PE_1與共用電極1045之間(更具體而言，位於共用電極1045底部上之液晶配向層1040與畫素電極PE_1上方之液晶配向層(第10A圖至第10B圖中未示出)之間)。畫素電極PE_1耦接至開關元件SE_1(第10A圖至第10B圖中未示出)。共用電極1045以及基礎電極BaE_1及BaE_2連接至一共用電壓V_comm。控制電極CE_1耦接至一控制電壓訊號V_ctrl。

基礎電極BaE_1與控制電極CE_1之電壓差會放大畫素電極PE_1周圍之一邊緣電場。此外，控制電極CE_1與畫素電極PE_1之電壓差亦會放大畫素電極PE_1周圍之邊緣電場。當畫素電極PE_1被導通(即透射光)時，所放大的邊緣電場與畫素電極電場交互作用。所放大的邊緣電場與畫素電極電場間之交互作用使液晶沿相同方向傾斜。

藉由將控制電極CE_1及基礎電極BaE_2置於垂直凸起部V_R_1上，便能夠相較於畫素200而對控制電壓V_ctrl使用一更低之電壓。舉例而言，控制電壓V_ctrl之現用電壓可相同於畫素電極PE_1之畫素接通電壓V_p_on。因此，在本發明之許多實施例中，控制電極CE_1耦接至開關元件SE_1，開關元件SE_1亦連接至畫素電極PE_1。一般而言，畫素電極PE_1與共用電極1045間之垂直距離(即大的間隙距離)應為垂直凸起部V_R_1 上之控制電極CE_1與共用電極1045間之垂直距離(即小的間隙距離)的至少1.2倍。因此，該大的間隙距離應為該小的間隙距離之至少一又五分之一倍。在本發明之一特定實施例中，大的間隙係為3微米，而小的間隙係為2微米。因此，在本實施例中，大的間隙距離係為小的間隙距離之1.5倍。然而，在本發明之另一實施例中，小的間隙僅為1微米。

在第10A圖中，畫素1000P處於畫素關斷狀態。畫素電極PE_1上之電壓與共用電壓V_comm近乎相同。因此，在共用電極1045與畫素電極PE_1之間實際上不存在電場。因此，液晶1030處於初始垂直取向，而無任何預傾角位置。然而，本發明之某些實施例包含一小的液晶預傾角。

在第10B圖中，畫素1000P處於畫素接通狀態。開關元件SE_1(圖中未示出)驅動畫素電極PE_1至一畫素接通電壓V_p_on。藉此，一畫素電極電場形成於共用電極1045(處於共用電壓Vcomm)與畫素電極PE_1之間。所放大的邊緣電場與畫素電極電場交互作用，以使液晶沿相同方向傾斜。傾斜之液晶容許光穿過顯示器1000。在液晶應向左而非向右傾斜之顯示器中，可將基礎電極與控制電極之位置互換。在本發明之某些實施例中，畫素電極PE_1具有介於40微米與70微米間之一寬度、以及介於40微米與70微米間之一深度。

正如畫素200一般，畫素1000P可藉由以一分段式畫素電極替代畫素電極PE_1而得到修改。類似地，畫素500、畫素600、畫素700、畫素800及畫素900可被修改成包含垂直凸起部，以提升控制電極及適當的基礎電極。如上所述，當控制電極位於一垂直凸起部上時，控制電極可耦接至用於控制畫素電極之同一開關元件。因此，在本發明之某些實施例中，並未形成單獨之畫素電極及控制電極，而是去除了控制電極並使畫素電極 延伸形成於基板及部分該垂直凸起部之上。第11A圖顯示使用一畫素1100P(第11A圖中未示出)之一顯示器1100，畫素1100P包含此一畫素電極。顯示器1100包含一第一偏光片1105、一第一基板1110、畫素1100P(具有基礎電極BaE_1、畫素電極PE_1、及垂直凸起部V_R_1)、一液晶配向層1140、一共用電極1145、一第二基板1150及一第二偏光片1155。畫素1100P左側之一畫素之一部分亦顯示於第11A圖至第11B圖。具體而言，畫素電極PE_0及基礎電極BaE_0之一小部分被顯示位於垂直凸起部V_R_0之頂部上。一額外液晶配向層沈積於基板1110、畫素電極PE_0及PE_1、垂直凸起部V_R_0及V_R_1、以及基礎電極BaE_0及BaE_1之上。然而，為更清晰地顯示畫素1100P之特徵，該液晶配向層未示出於第11A圖至第11B圖中。此外，為清晰起見，液晶未示出於第11A圖至第11B圖中。基礎電極BaE_1形成於垂直凸起部V_R_1之頂部上。畫素電極PE_1形成於基板1110之頂部上、垂直凸起部V_R_1之側壁上、以及垂直凸起部V_R_1之頂部上。為清晰起見，畫素1100P之畫素電極PE_1被闡述為具有一大的間隙區域LGR、一側壁區域SWR、及一小的間隙區域SGR。第11B圖以不同陰影顯示畫素電極PE_1之該三個區域。畫素電極PE_1之大的間隙區域LGR係為畫素電極PE_1的與共用電極1145具有最大間隙(即與共用電極1145具有最大距離)之部分。因此，畫素電極PE_1之大的間隙區域LGR係位於基板1110上。畫素電極之側壁區域SWR係為畫素電極PE_1的形成於垂直凸起部V_R_1之側壁上的部分。畫素電極PE_1之小的間隙區域SGR係為畫素電極PE_1的與共用電極1145具有最小間隙(即與共用電極1145具有最小距離)之部分。因此，畫素電極PE_1之小的間隙區域SGR係位於垂直凸起部V_R_1之頂部上。畫素電極PE_1耦接至開關元件SE_1(第11A圖至第11B圖中未示出)。共用電極1145以及基礎電極BaE_0及BaE_1連接至一共用電壓V_comm。本發明之某些實施例省 略基礎電極。

當畫素1100P處於畫素接通狀態時，即開關元件SE_1正在驅動畫素電極至畫素接通電壓V_p_on時，畫素電極PE_1之小的間隙區域SGR及畫素電極PE_1之側壁區域SWR二者皆會放大畫素電極PE_1周圍之邊緣電場。所放大的邊緣電場與畫素電極電場交互作用。所放大的邊緣電場與畫素電極電場間之交互作用使液晶沿相同方向傾斜。一般而言，畫素電極PE_1之大的間隙區域LGR與共用電極1045間之垂直距離(即大的間隙距離)應為垂直凸起部V_R_1上之畫素電極PE_1之小的間隙區域SGR與共用電極1045間之垂直距離(即小的間隙距離)的至少1.2倍。因此，大的間隙距離應為小的間隙距離之至少一又五分之一倍。在本發明之一特定實施例中，大的間隙距離係為3微米，而小的間隙距離係為2微米。因此，在本實施例中，大的間隙距離係為小的間隙距離之1.5倍。在本發明之另一實施例中，小的間隙距離係為0.75微米。因此，在本實施例中，大的間隙距離係為小的間隙距離之四倍。一般而言，當大的間隙距離高出小的間隙距離六倍時，邊緣電場放大可能不甚有效。

在本發明之許多實施例中，畫素電極PE_1之所有區域係使用相同之材料一起形成，通常係使用一種透明導電材料，例如氧化銦錫(ITO)。一般而言，畫素電極PE_1之包含小的間隙區域之表面係為光滑的。在本發明之大部分實施例中，畫素電極PE_1之大的間隙區域用於使光透射過顯示器，而側壁區域及小的間隙區域主要提供邊緣電場放大。因此，大的間隙區域大於側壁區域及小的間隙區域。一般而言，大的間隙區域係為小的間隙區域之至少二倍大。舉例而言，在本發明之許多實施例中，大的間隙區域之水平寬度係為20微米至80微米，側壁區域之水平寬度係為2微米 至10微米，而小的間隙區域之水平寬度係為2微米至10微米。在本發明之一具體實施例中，大的間隙區域之水平寬度係為40微米，側壁區域之水平寬度係為2微米，而小的間隙區域之水平寬度係為5微米。由於在本發明之許多實施例中，畫素電極PE_1之側壁區域及小的間隙區域係用於放大邊緣電場而非用於透射光，故此等實施例可使用一黑色矩陣或其他非透明材料來防止經由側壁區域及/或小的間隙區域發生光洩漏。

在本發明之某些實施例中，畫素電極PE_1之側壁區域SWR充分地放大邊緣電場，故可省略畫素電極PE_1之此小的間隙區域SGR。

可輕易地將畫素1100P修改成使用分段式畫素電極。一般而言，分段式畫素電極具有複數個沿一第一方向之畫素電極段以及沿一第二方向並連接該等畫素電極段之一橫向畫素電極段。舉例而言，在第4圖中，沿第一方向之該等畫素電極段係為水平畫素電極段HPES_01至水平畫素電極段HPES_08，且該橫向畫素電極段係為縱向畫素段LPES_01。為更大地放大邊緣電場，橫向畫素電極段應位於分段式畫素電極之小的間隙區域中。然而，本發明之許多實施例將橫向畫素電極段定位於畫素電極之大的間隙區域中。

第12圖顯示一畫素1200之一部分之透視圖，畫素1200位於基板1210上並使用一分段式畫素電極SPE_1(第12圖中未具體示出)。畫素1200包含一垂直凸起部V_R_1、一基礎電極BaE_1、以及具有四個水平畫素電極段HPES_01至HPES_04及一縱向畫素電極段LPES_01之分段式畫素電極SPE_1。水平畫素電極段HPES_01至HPES_04形成於基板1210上、垂直凸起部V_R_1之側壁上及垂直凸起部V_R_1之頂部上。因此，各該水平畫素電極段在基板1210上方具有一大的間隙段區域，在垂直凸起部V_R_1之側壁上方 具有一側壁段區域，並在垂直凸起部V_R_1之頂部上具有一小的間隙段區域。縱向畫素電極段LPES_01形成於垂直凸起部V_R_1之頂部上，並連接水平畫素電極段HPES_01至HPES_04。基礎電極BaE_1亦形成於垂直凸起部V_R_1之頂部上。如上所述，分段式畫素電極SPE_1之位於垂直凸起部V_R_1之側壁上之部分以及位於垂直凸起部V_R_1之頂部上之部分會放大水平畫素電極段HPES_01至HPES_04之邊緣電場。

第13圖顯示具有一畫素1300P(第13圖中未具體示出)之一顯示器1300，畫素1300P使用二個畫素電極，各該畫素電極具有一大的間隙區域、一側壁區域及一小的間隙區域。顯示器1300包含一第一偏光片1305、一第一基板1310、畫素1300P(具有基礎電極BaE_1及BaE_2、畫素電極PE_1及PE_2、以及垂直凸起部V_R_1及V_R_2)、一液晶配向層1340、一共用電極1345、一第二基板1350、及一第二偏光片1355。一額外液晶配向層沈積於基板1310、畫素電極PE_0及PE_1、垂直凸起部V_R_1及V_R_2、以及基礎電極BaE_1及BaE_2之上。然而，為更清晰地顯示畫素1300P之特徵，第13圖中未示出該液晶配向層。此外，為清晰起見，第13圖中未示出液晶。基礎電極BaE_1形成於垂直凸起部V_R_1之頂部上。畫素電極PE_1形成於基板1310上、垂直凸起部V_R_1之側壁上、以及垂直凸起部V_R_1之頂部上。為清晰起見，畫素1300P之畫素電極PE_1被闡述為具有一大的間隙區域LGR、一側壁區域SWR、及一小的間隙區域SGR。儘管未示出於第13圖中，但該等區域基本上相同於第11B圖中針對畫素1100P所示者。畫素電極PE_1之大的間隙區域LGR位於基板1310上。畫素電極PE_1之側壁區域SWR形成於垂直凸起部V_R_1之側壁上。畫素電極PE_1之小的間隙區域SGR形成於垂直凸起部V_R_1之頂部上。垂直凸起部V_R_2位於畫素電極PE_1之左側。基礎電極BaE_2形成於垂直凸起部V_R_2之頂部上。畫素電極PE_2形成 於基板1310上、垂直凸起部V_R_2之側壁上、以及垂直凸起部V_R_2之頂部上。具體而言，畫素電極PE_2之大的間隙區域LGR位於基板1310上。畫素電極PE_2之側壁區域SWR形成於垂直凸起部V_R_2之側壁上。畫素電極PE_2之小的間隙區域SGR形成於垂直凸起部V_R_2之頂部上。

畫素電極PE_1及PE_2耦接至開關元件SE_1(第13圖中未示出)。共用電極1145以及基礎電極BaE_1及BaE_2連接至一共用電壓V_comm。當畫素1300P處於畫素接通狀態時，即開關元件SE_1正在驅動畫素電極PE_1及PE_2至畫素接通電壓V_p_on時，畫素電極PE_1之小的間隙區域SGR及畫素電極PE_1之側壁區域SWR二者皆會放大畫素電極PE_1周圍之邊緣電場。類似地，畫素電極PE_2之小的間隙區域SGR及畫素電極PE_2之側壁區域SWR二者皆會放大畫素電極PE_2周圍之邊緣電場。所放大的邊緣電場與畫素電極電場交互作用。所放大的邊緣電場與畫素電極電場間之交互作用使液晶沿相同方向傾斜。可輕易地將畫素1300P修改成使用分段式畫素電極。此外，可將畫素1300P修改成包含額外畫素電極。

如上所述，所包含之畫素具有多個液晶域之傳統垂直配向LCD因不同域中之液晶必須具有沿不同方向之預傾角而價格昂貴且製程複雜。然而，利用本發明原理，可使所包含之畫素具有多個液晶域之LCD價格更加低廉，此乃因本發明之畫素無需預傾角。第14圖顯示具有二個液晶域之一畫素1400。畫素1400包含一第一基礎電極BaE_1、一第二基礎電極BaE_2、一第一分段式畫素電極SPE_1、一第二分段式畫素電極SPE_2、一第一控制電極CE_1、一第二控制電極CE_2、及一開關元件SE_1。分段式畫素電極SPE_1位於第一基礎電極BaE_1與控制電極CE_1之間。具體而言，基礎電極BaE_1位於分段式畫素電極SPE_1之一第一側(即第14圖中之左側) 上，並與分段式畫素電極SPE_1相隔一水平基礎電極間距HBaES1(第14圖中未示出)。控制電極CE_1位於分段式畫素電極SPE_1之一第二或相對側(即第14圖中之右側)上，並與分段式畫素電極SPE_1相隔一水平控制電極間距HCES1(第14圖中未示出)。相較於分段式畫素電極SPE_1，基礎電極BaE_2位於控制電極CE_1之相對側上，並與控制電極CE_1相隔一水平控制電極間距HCES2(第14圖中未示出)。分段式畫素電極SPE_2位於基礎電極BaE_1之左側，並與基礎電極BaE_1相隔一水平基礎電極間距HBaES3(第14圖中未示出)。分段式畫素電極SPE_2位於基礎電極BaE_1與控制電極CE_2之間。具體而言，控制電極CE_2位於分段式畫素電極SPE_2之一第一側(即第14圖中之左側)上，並與分段式畫素電極SPE_2相隔一水平基礎電極間距HBaES2(第14圖中未示出)。基礎電極BaE_1位於分段式畫素電極SPE_2之一第二或相對側(即第14圖中之右側)上，並與分段式畫素電極SPE_2相隔一水平控制電極間距HCES4(第14圖中未示出)。開關元件SE_1耦接至分段式畫素電極SPE_1及分段式畫素電極SPE_2，並控制將畫素1400配置成畫素接通(ON)狀態(透射光)或畫素關斷(OFF)狀態(阻擋光)。控制電極CE_1及CE_2耦接至控制電壓訊號V_ctrl，且基礎電極BaE_1及BaE_2耦接至共用電壓V_comm。

畫素1400之分段式畫素SPE_1具有複數個水平畫素電極段HPES_01_01、HPES_01_02、...、HPES_01_08及一縱向畫素電極段LPES_01_01。在畫素1400中，縱向畫素電極段LPES_01_01形成分段式畫素電極SPE_1之右側。水平畫素電極段HPES_01_01至水平畫素電極段HPES_01_08自分段式畫素電極SPE_1之左側延伸至縱向畫素電極段LPES_01_01。類似地，畫素1400之分段式畫素SPE_2具有複數個水平畫素電極段HPES_02_01、HPES_02_02、...、HPES_02_08及一縱向畫素電極段 LPES_02_01。然而，在畫素1400中，縱向畫素電極段LPES_02_01形成分段式畫素電極SPE_2之左側。水平畫素電極段HPES_02_01至水平畫素電極段HPES_02_08自分段式畫素電極SPE_2之右側延伸至縱向畫素電極段LPES_02_01。藉由在分段式畫素SPE_1及SPE_2中包含更多水平畫素電極段，畫素1400可變得更長。

畫素1400之控制電極CE_01位於分段式畫素電極SPE_1之右側。因此，控制電極CE_1與分段式畫素電極SPE_1間之電壓差會放大水平畫素電極段HPES_01_01至水平畫素電極段HPES_01_08之邊緣電場。所放大的邊緣電場與分段式畫素電極SPE_1之畫素電極電場交互作用，並使分段式畫素電極SPE_1之上的液晶向右傾斜。相反，畫素1400之控制電極CE_02位於分段式畫素電極SPE_2之左側。因此，控制電極CE_1與分段式畫素電極SPE_2間之電壓差會放大水平畫素電極段HPES_02_01至水平畫素電極段HPES_02_08之邊緣電場。所放大的邊緣電場與分段式畫素電極SPE_2之畫素電極電場交互作用，並使分段式畫素電極SPE_2之上的液晶向左傾斜。因此，畫素1400具有二個液晶域。

第15圖顯示具有一畫素1500P(第15圖中未具體示出)之一顯示器1500，畫素1500P使用二個畫素電極以形成二個液晶域，各該畫素電極具有一大的間隙區域、一側壁區域及一小的間隙區域。顯示器1500包含一第一偏光片1505、一第一基板1510、畫素1500P(具有基礎電極BaE_1、BaE_2及BaE_3、畫素電極PE_1及PE_2、以及垂直凸起部V_R_1及V_R_2)、一液晶配向層1540、一共用電極1545、一第二基板1550、及一第二偏光片1555。一額外液晶配向層沈積於基板1510、畫素電極PE_0及PE_1、垂直凸起部V_R_1及V_R_2、以及基礎電極BaE_1、BaE_2及BaE_3之上。然而， 為更清晰地顯示畫素1500P之特徵，第15圖中未示出該液晶配向層。在第15圖中，畫素1500P被繪示為處於接通狀態，因此液晶1530a及1530b被示出為傾斜的。具體而言，畫素電極PE_1之上的液晶1530a向右傾斜，而畫素電極PE_2之上的液晶1530b向左傾斜。以下闡述液晶傾斜之原因。

基礎電極BaE_1形成於垂直凸起部V_R_1之頂部上。畫素電極PE_1形成於基板1510上、垂直凸起部V_R_1之側壁上、以及垂直凸起部V_R_1之頂部上。為清晰起見，畫素1500P之畫素電極PE_1被闡述為具有一大的間隙區域LGR、一側壁區域SWR、以及一小的間隙區域SGR。儘管未示出於第15圖中，但該等區域基本上相同於第11B圖中針對畫素1100P所示者。畫素電極PE_1之大的間隙區域LGR位於基板1510上。畫素電極PE_1之側壁區域SWR形成於垂直凸起部V_R_1之左側壁上。畫素電極PE_1之小的間隙區域SGR形成於垂直凸起部V_R_1之頂部上。基礎電極BaE_3位於畫素電極PE_1之左側並位於畫素電極PE_1與畫素電極PE_2之間。垂直凸起部V_R_2位於畫素電極PE_2之左側。基礎電極BaE_2形成於垂直凸起部V_R_2之頂部上。畫素電極PE_2形成於基板1510上、垂直凸起部V_R_2之右側壁上、以及垂直凸起部V_R_2之頂部上。具體而言，畫素電極PE_2之大的間隙區域LGR位於基板1510上。畫素電極PE_2之側壁區域SWR形成於垂直凸起部V_R_2之右側壁上。畫素電極PE_2之小的間隙區域SGR形成於垂直凸起部V_R_2之頂部上。基礎電極BaE_3用以使畫素電極PE_1之畫素電極電場與畫素電極PE_2之畫素電極電場隔絕。

畫素電極PE_1及PE_2耦接至開關元件SE_1(在第15圖中未示出)。共用電極1145以及基礎電極BaE_1及BaE_2連接至一共用電壓V_comm。當畫素1500P處於畫素接通狀態時，即開關元件SE_1正在驅動畫 素電極PE_1及PE_2至畫素接通電壓V_p_on時，畫素電極PE_1之小的間隙區域SGR及畫素電極PE_1之側壁區域SWR二者皆會放大畫素電極PE_1周圍之邊緣電場。所放大的邊緣電場與畫素電極電場交互作用。所放大的邊緣電場與畫素電極電場間之交互作用使液晶1530a向右傾斜。類似地，畫素電極PE_2之小的間隙區域SGR及畫素電極PE_2之側壁區域SWR二者皆會放大畫素電極PE_2周圍之邊緣電場。然而，所放大的邊緣電場與畫素電極電場間之交互作用使液晶1530b向左傾斜。因此，畫素1500P具有二個液晶域。可輕易地將畫素1500P修改成使用分段式畫素電極。

第16圖顯示根據本發明之一實施例，具有四個液晶域之一畫素1600。畫素1600包含分段式畫素電極SPE_1、SPE_2、SPE_3及SPE_4、基礎電極BaE_01、BaE_02、BaE_03及BaE_04、控制電極CE_01、CE_02、CE_03及CE_04、以及一開關元件SE_1。開關元件SE_1耦接至分段式畫素電極SPE_1、SPE_2、SPE_3及SPE_4。控制電極CE_01、CE_02、CE_03及CE_04耦接至控制電壓訊號V_ctrl。基礎電極BaE_01、BaE_02、BaE_03及BaE_04耦接至共用電壓V_comm。

分段式畫素電極SPE_1位於畫素1600之左後角。分段式電極SPE_1具有四個縱向畫素電極段LPES_01_01、LPES_01_02、LPES_01_03及LPES_01_04、以及一連接縱向畫素電極段LPES_01_01、LPES_01_02、LPES_01_03及LPES_01_04之水平畫素電極段HPES_01_01。控制電極CE_01位於分段式畫素電極SPE_1之前方。基礎電極BaE_01位於控制電極CE_01之前方、分段式畫素電極SPE_3之後方(即後面)。當畫素1600處於接通狀態時，控制電極CE_01與分段式畫素電極SPE_1之電壓差會放大分段式畫素電極SPE_1之邊緣電場。該邊緣電場與分段式畫素電極SPE_1之畫素電極電 場之交互作用使分段式畫素電極SPE_1之上的液晶朝顯示器之前邊緣傾斜，由此形成一第一液晶域。基礎電極BaE_01用以使分段式畫素電極SPE_3之電場自控制電極CE_01隔絕。

分段式畫素電極SPE_2位於畫素1600之右後角。分段式電極SPE_2具有四個水平畫素電極段HPES_02_01、HPES_02_02、HPES_02_03及HPES_02_04、以及一連接水平畫素電極段HPES_02_01、HPES_02_02、HPES_02_03及HPES_02_04之縱向畫素電極段LPES_02_01。控制電極CE_02位於分段式畫素電極SPE_2之左側。基礎電極BaE_02位於控制電極CE_02之左側、分段式畫素SPE_1之右側。當畫素1600處於接通狀態時，控制電極CE_02與分段式畫素電極SPE_2之電壓差會放大分段式畫素電極SPE_2之邊緣電場。該邊緣電場與分段式畫素電極SPE_2之畫素電極電場之交互作用使分段式畫素電極SPE_2之上的液晶向左傾斜，由此形成一第二液晶域。基礎電極BaE_02用以使分段式畫素電極SPE_1之電場自控制電極CE_02隔絕。

分段式畫素電極SPE_3位於畫素1600之左前角。分段式電極SPE_3具有四個水平畫素電極段HPES_03_01、HPES_03_02、HPES_03_03及HPES_03_04、以及一連接水平畫素電極段HPES_03_01、HPES_03_02、HPES_03_03及HPES_03_04之縱向畫素電極段LPES_03_01。控制電極CE_03位於分段式畫素SPE_3之右側。基礎電極BaE_03位於控制電極CE_03之右側、分段式畫素SPE_4之左側。當畫素1600處於接通狀態時，控制電極CE_03與分段式畫素電極SPE_3之電壓差會放大分段式畫素電極SPE_3之邊緣電場。該邊緣電場與分段式畫素電極SPE_3之畫素電極電場之交互作用使分段式畫素電極SPE_3之上的液晶向右傾斜，由此形成一第三液晶域。基礎 電極BaE_03用以使分段式畫素電極SPE_4之電場自控制電極CE_03隔絕。

分段式畫素電極SPE_4位於畫素1600之右前角。分段式電極SPE_4具有四個縱向畫素電極段LPES_04_01、LPES_04_02、LPES_04_03及LPES_04_04、以及一連接縱向畫素電極段LPES_04_01、LPES_04_02、LPES_04_03及LPES_04_04之水平畫素電極段HPES_04_01。控制電極CE_04位於分段式畫素SPE_4之後方(即後面)。基礎電極BaE_04位於控制電極CE_04之後方、分段式畫素電極SPE_2之前方。當畫素1600處於接通狀態時，控制電極CE_04與分段式畫素電極SPE_4之電壓差會放大分段式畫素電極SPE_4之邊緣電場。該邊緣電場與分段式畫素電極SPE_4之畫素電極電場之交互作用使分段式畫素電極SPE_4之上的液晶向上(相對於第16圖而言)傾斜，由此形成一第四液晶域。基礎電極BaE_02用以使分段式畫素電極SPE_2之電場自控制電極CE_04隔絕。藉此，畫素1600具有四個液晶域。

除形成具有多個液晶域之畫素以外，本發明亦可用於形成多分區式顯示器。在一多分區式顯示器中，顯示器被劃分成多個分區，其中各該分區包含具有相同液晶域之畫素。但不同分區能夠具有不同液晶域。第17圖例示一多分區式顯示器1700。多分區式顯示器1700具有位於多分區式顯示器1700左側之一左顯示分區DS_L、以及位於多分區式顯示器1700右側之一右顯示分區DS_R。左顯示分區DS_L中之畫素具有相同之液晶域，例如一左傾斜域。然而，右顯示分區DS_R中之畫素將具有一右傾斜域。根據本發明之其他顯示器可包含額外之分區。

本發明之某些實施例使用光學補償膜來增大顯示器之視角。舉例而言，本發明之某些實施例於頂部基板或底部基板抑或頂部基板與底部基板二者上使用具有一垂直取向之光軸的負雙折射光學補償膜 (negative birefringence optical compensation film)來增大視角。其他實施例可使用具有一負雙折射性之單軸光學補償膜或雙軸光學補償膜。在某些實施例中，具有一平行光軸取向之光學補償膜可添加至具有一垂直光軸取向之負雙折射膜。此外，可使用包含所有組合之多個膜。其他實施例可使用一圓偏光片來改良光學透射性及視角。其他實施例可使用具有光學補償膜之一圓偏光片來進一步改良光學透射性及視角。此外，本發明之某些實施例使用黑色矩陣(black matrix；BM)或非透明材料來覆蓋控制電壓區域或側壁區域，以防止在光學黑色狀態中發生光洩漏、並使控制電壓區域或側壁區域不透明。黑色矩陣或非透明材料之使用提高了顯示器之對比度，並可提供更佳之視角及顏色效能。

在本發明之各種實施例中，已闡述了無需在基板上使用物理特徵(physical features)即可形成多域垂直配向液晶顯示器之新穎結構及方法。本發明之該等結構及方法之各種上述實施例僅用於例示本發明之原理，而非旨在將本發明之範圍限制於所述之特定實施例。舉例而言，根據本發明之揭露內容，熟習此項技術者可界定其他畫素清晰度、畫素電極、控制電極、基礎電極、大的間隙區域、小的間隙區域、垂直凸起部、側壁區域、分段式畫素電極、邊緣電場、電極、基板、顯示分區、液晶域、膜等，並使用此等替代特徵來形成一種根據本發明原理之方法或系統。因此，本發明僅受以下申請專利範圍限制。

400‧‧‧畫素

BaE_1~BaE_2‧‧‧基礎電極

CE_1‧‧‧控制電極

HPES_01~HPES_08‧‧‧水平畫素電極段

LPES_01‧‧‧縱向畫素電極段

SE_1‧‧‧開關元件

Claims (22)

1. 一種用於一顯示器之畫素，該顯示器具有一第一基板及一第二基板，該畫素包含：一第一畫素電極，位於該第一基板之上；一共用電極，位於該第二基板之下；複數個液晶，位於該共用電極與該畫素電極之間；一第一開關元件，耦接至該畫素電極；一第一控制電極，位於該第一基板上方並位於該第一畫素電極之一第一側上；其中該第一控制電極被配置成當該畫素處於一接通(ON)狀態時處於一現用控制電壓，且其中該現用控制電壓大於該第一開關元件之一輸出電壓。
2. 如請求項1所述之畫素，其中該現用控制電壓大於該第一開關元件之該輸出電壓之二倍。
3. 如請求項1所述之畫素，其中該第一畫素電極係為一第一分段式畫素電極，該第一分段式畫素電極包含在一第一方向上延伸之一第一複數個畫素電極段，其中該第一複數個畫素電極段電性耦合於一起。
4. 如請求項3所述之畫素，其中該第一分段式畫素電極更包含一橫向畫素電極段，該橫向畫素電極段在一第二方向上延伸並連接該第一複數個畫素電極段。
5. 如請求項1所述之畫素，更包含一第一基礎電極(base electrode)，該第一基礎電極位於該第一基板上方，其中該第一畫素電極位於該第一基礎 電極與該第一控制電極之間，且其中該基礎電極及該共用電極耦接至一共用電壓。
6. 如請求項5所述之畫素，更包含一第二基礎電極，該第二基礎電極耦接至該共用電壓，其中該第一控制電極位於該第一畫素電極與該第二基礎電極之間。
7. 如請求項6所述之畫素，更包含：一第二控制電極，耦接至該第一控制電極，其中該第一基礎電極位於該第二控制電極與該第一畫素電極之間；以及一第二畫素電極，耦接至該第一開關元件，其中該第二控制電極位於該第二畫素電極與該第一基礎電極之間。
8. 如請求項7所述之畫素，其中該第一畫素電極係為一第一分段式畫素電極，該第一分段式畫素電極包含在一第一方向上延伸之一第一複數個第一畫素畫素電極段(first-pixel pixel electrode segment)，其中該第一複數個第一畫素畫素電極段電性耦接於一起；以及其中該第二畫素電極係為一第二分段式畫素電極，該第二分段式畫素電極包含在該第一方向上延伸之一第一複數個第二畫素畫素電極段(second-pixel pixel electrode segment)，其中該第一複數個第二畫素畫素電極段電性耦接於一起。
9. 如請求項8所述之畫素，其中該第一分段式畫素電極更包含一第一畫素橫向畫素電極段，該第一畫素橫向畫素電極段在一第二方向上延伸並連接該第一複數個第一畫素畫素電極段；且其中該第二分段式畫素電極更 包含一第二畫素橫向畫素電極段，該第二畫素橫向畫素電極段在該第二方向上延伸並連接該第一複數個第二畫素畫素電極段。
10. 如請求項7所述之畫素，更包含一第三基礎電極，該第三基礎電極耦接至共用電壓，其中該第二畫素電極位於該第二控制電極與該第三基礎電極之間。
11. 如請求項10所述之畫素，更包含：一第三控制電極，耦接至該第二控制電極，其中該第二基礎電極位於該第二畫素電極與該第三控制電極之間；以及一第三畫素電極，耦接至該第一開關元件，其中該第三控制電極位於該第三畫素電極與該第二基礎電極之間。
12. 如請求項5所述之畫素，更包含：一第二畫素電極，耦接至該第一開關元件，其中該第一基礎電極位於該第二畫素電極與該第一畫素電極之間；一第二控制電極，耦接至該第一控制電極，其中該第二畫素電極位於該第二控制電極與該第一基礎電極之間。
13. 如請求項12所述之畫素，其中該第一畫素電極係為一第一分段式畫素電極，該第一分段式畫素電極包含在一第一方向上延伸之一第一複數個第一畫素畫素電極段，其中該第一複數個第一畫素畫素電極段電性耦接於一起；以及其中該第二畫素電極係為一第二分段式畫素電極，該第二分段式畫素電極包含在該第一方向上延伸之一第一複數個第二畫素畫素電極段，其中該第一複數個第二畫素畫素電極段電性耦接於一起。
14. 如請求項1所述之畫素，更包含一第一基礎電極，該第一基礎電極位於該第一基板上方，其中該第一控制電極位於該第一基礎電極與該第一畫素電極之間，且其中該基礎電極與該共用電極耦接至一共用電壓。
15. 如請求項14所述之畫素，更包含一第二畫素電極，該第二畫素電極耦接至該第一開關元件，其中該第一基礎電極位於該第一控制電極與該第二畫素電極之間，且其中該基礎電極及該共用電極耦接至一共用電壓。
16. 如請求項15所述之畫素，其中該第一畫素電極係為一第一分段式畫素電極，該第一分段式畫素電極包含在一第一方向上延伸之一第一複數個第一畫素畫素電極段，其中該第一複數個第一畫素畫素電極段電性耦接於一起；以及其中該第二畫素電極係為一第二分段式畫素電極，該第二分段式畫素電極包含在一第二方向上延伸之一第一複數個第二畫素畫素電極段，其中該第一複數個第二畫素畫素電極段電性耦接於一起。
17. 如請求項14所述之畫素，更包含位於該第二畫素電極之一第一側上之一第二控制電極，其中該第一基礎電極位於該第二畫素電極之一第二側上，且其中該第二畫素電極之該第一側沿一第一方向延伸，且該第二畫素電極之該第二側沿一第二方向延伸；且其中該第二控制電極耦接至該第一控制電極。
18. 如請求項17所述之畫素，更包含：一第二基礎電極，耦接至該共用電壓，其中該第二控制電極位於該第二畫素電極與該第二基礎電極之間；以及一第三畫素電極，耦接至該第一開關元件，其中該第二基礎電極位 於該第二控制電極與該第三畫素電極之間。
19. 如請求項18所述之畫素，更包含一第三控制電極，位於該第三畫素電極之一第一側上，其中該第二基礎電極位於該第二畫素電極之一第二側上，且其中該第三畫素電極之該第一側沿該第二方向延伸，且該第三畫素電極之該第二側沿該第一方向延伸；且其中該第三控制電極耦接至該第一控制電極。
20. 如請求項19所述之畫素，更包含：一第三基礎電極，耦接至該共用電壓，其中該第三控制電極位於該第三畫素電極與該第三基礎電極之間；以及一第四畫素電極，耦接至該第一開關元件，其中該第三基礎電極位於該第三控制電極與該第四畫素電極之間。
21. 如請求項20所述之畫素，更包含位於該第四畫素電極之一第一側上之一第四控制電極，其中該第三基礎電極位於該第四畫素電極之一第二側上，且其中該第四畫素電極之該第一側沿該第一方向延伸，且該第四畫素電極之該第二側沿該第二方向延伸，且其中該第四控制電極耦接至該第一控制電極。
22. 如請求項1所述之畫素，更包含位於該第一基板之上之一第一垂直凸起部(riser)，且其中該第一控制電極形成於該第一垂直凸起部之頂部之上。