TWI570873B - 半導體結構及其製造方法 - Google Patents

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王凱弘
林恆慶
徐長生
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Description

半導體結構及其製造方法
本發明是有關於一種半導體結構及其製造方法,且特別是有關於一種背照式裝置及其製造方法。
近年來由於半導體結構不斷地改變,半導體結構的製程步驟因應增加。一個產品一般需要進行數十道黃光微影製程。黃光微影製程是製造半導體結構成敗與否的關鍵步驟。為使光罩的圖案能正確地轉移到晶片上,在製造半導體結構的過程中,在每一次執行光阻的曝光之前,必須做好對準,以避免不當的圖案轉移,而導致產品電性偏移甚至報廢的情況發生。然而,一般對準製程步驟繁雜,這會提高產品的製造週期而降低產率。
本發明係有關於一種半導體結構及其製造方法。製程簡單而能提升產率。
根據本發明之一方面,提出一種半導體結構的製造方法,包括以下步驟。提供一裝置晶圓。裝置晶圓包括一預對準標記、一前表面與一背表面。預對準標記是位在裝置晶圓的背表面。提供一支撐晶圓。將裝置晶圓的前表面貼合在支撐晶圓上,並露出裝置晶圓的背表面上的預對準標記,以形成一晶圓結構,其中在貼合步驟之前,未進行用以對準裝置晶圓與支撐晶圓的一對準步驟。在對裝置晶圓的背表面進行一曝光製程之前,利用裝置晶圓的背表面上的預對準標記,對晶圓結構進行一預對準步驟。
根據本發明之一方面,提出一種半導體結構的製造方法,包括以下步驟。提供一裝置晶圓。裝置晶圓包括一預對準標記、一前表面與一背表面。預對準標記是位在裝置晶圓的背表面。提供一支撐晶圓。支撐晶圓不具有對應於裝置晶圓之預對準標記的一標記。將裝置晶圓的前表面貼合在支撐晶圓上,並露出裝置晶圓的背表面上的預對準標記,以形成一晶圓結構。在對裝置晶圓的背表面進行一曝光製程之前,利用裝置晶圓的背表面上的預對準標記,對晶圓結構進行一預對準步驟。
根據本發明之一方面,提出一種半導體結構。半導體結構包括一裝置晶圓以及一支撐晶圓。裝置晶圓包括一預對準標記、一前表面與一背表面。預對準標記是位在裝置晶圓的背表面。裝置晶圓的前表面是貼合至支撐晶圓上。支撐晶圓不具有對應於裝置晶圓之預對準標記的一標記。
為了對本發明之上述及其他方面有更佳的瞭解,下文特舉較佳實施例,並配合所附圖式,作詳細說明如下:
102‧‧‧裝置晶圓
104‧‧‧前表面
106‧‧‧背表面
108‧‧‧預對準標記
110‧‧‧裝置區域
112‧‧‧區域
114‧‧‧基底
116‧‧‧凹槽
118‧‧‧材料層
120‧‧‧V形槽口
122‧‧‧支撐晶圓
124‧‧‧V形槽口
126‧‧‧黏著層
128‧‧‧背表面
130‧‧‧晶圓結構
第1A圖至第3B圖繪示根據一實施例之半導體結構的製造方法。
第1A圖至第3B圖繪示根據一實施例之半導體結構的製造方法。
請參照第1A圖,提供一裝置晶圓102。於一實施例中,裝置晶圓102是用於背照式(backside illuminated;BSI)裝置。裝置晶圓102包括相對的一前表面104與一背表面106,與位在背表面106上的一預對準標記108。預對準標記108可配置在裝置區域110以外的區域112,例如晶圓的周緣區域或切割道區域等,因此不會影響裝置區域110中主要裝置的結構與製造。舉例來說,預對準標記108的形成方法可包括在基底114蝕刻出凹槽116,然後在基底114上形成材料層118以填充凹槽116,其中材 料層118填充在凹槽116中的部分是形成預對準標記108。
基底114可包括介電質、半導體例如矽、III-V族材料或其他合適的材質。材料層118可包括例如以沉積或磊晶等方式形成的半導體材質。於一實施例中,基底114與材料層118可包括絕緣層上覆矽(SOI)。實施例的預對準標記108並不限於零層標記(Zero Mark),而可形成在其他層例如擴散層(DIFFUSION)包括例如氮化矽、多晶層(poly)、金屬層例如第一金屬層(M1)、接觸層(CONT)、導孔層(via)等等。
請參照第1B圖,其繪示面向裝置晶圓102之前表面104的示意圖,預對準標記108可為配置在裝置晶圓102的5點鐘方向及11點鐘方向,並呈左、右鏡像的標記。裝置晶圓102具有位在邊緣的V形槽口(notch)120。
請參照第2圖,提供一支撐晶圓122。於實施例中,支撐晶圓122的前、後表面可不具有對應於裝置晶圓102(第1B圖)之預對準標記108的標記。因此,支撐晶圓122並不需要額外的製程來形成標記,成本低並且製造週期短。支撐晶圓122具有位在邊緣的V形槽口124。
請參照第3A圖,利用一黏著層126,將裝置晶圓102的前表面104貼合至支撐晶圓122上,此外,從裝置晶圓102的背表面106(第1A圖)移除基底114,以露出材料層118的背表面128,以及位在背表面128上的預對準標記108,形成一晶圓結構130。移除基底114的方式可包括蝕刻步驟,或利用化學機械研磨法薄化基底114。
請參照第3B圖,其繪示面向晶圓結構130之裝置晶圓102之背表面128的示意圖,往裝置晶圓102的背表面128來看,預對準標記108可為配置在裝置晶圓102的1點鐘方向及7點鐘方向,並呈左、右鏡像的標記。
於實施例中,在貼合裝置晶圓102與支撐晶圓122之前,並沒有進行用以對準裝置晶圓102與支撐晶圓122的對準 步驟。因此,可以省去貼合對準的步驟,也不需要使用貼合用的對準機台,能降低製造成本並縮短製造週期。
於一實施例中,在貼合步驟之後,是將晶圓結構130送入曝光機台(例如步進式或掃描式機台)執行黃光微影製程中的曝光步驟。在曝光機台執行製程的過程中,是先對晶圓結構130進行一預對準步驟,然後再對裝置晶圓102塗佈有光阻的背表面128進行曝光製程。用作預對準的腔室可為在曝光腔室之前的緩衝腔室。於實施例中,預對準步驟只利用裝置晶圓102的背表面128上的預對準標記108進行對位,而沒有利用裝置晶圓102與支撐晶圓122的V形槽口120、124進行對位,便能夠有效執行預對準的工作。再者,由於預對準步驟只利用裝置晶圓102的背表面128上的預對準標記108進行對位,因此即使裝置晶圓102與支撐晶圓122相對貼合的位置有移動或轉動的情況發生,也不會影響預對準工作的結果。在預對準步驟之後所進行的曝光製程中,也可繼續使用預對準標記108進行更精準的對位,或是使用預對準標記108以外的標記進行更精準的對位。在完成曝光製程之後,可繼續進行製程以形成裝置的其他元件例如濾光層等等。
綜上所述,雖然本發明已以較佳實施例揭露如上,然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾。因此,本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧裝置晶圓
104‧‧‧前表面
108‧‧‧預對準標記
118‧‧‧材料層
122‧‧‧支撐晶圓
126‧‧‧黏著層
128‧‧‧背表面
130‧‧‧晶圓結構

Claims (10)

  1. 一種半導體結構的製造方法,包括:提供一裝置晶圓,該裝置晶圓包括一材料層、一預對準標記、一前表面與一背表面,該材料層具有該背表面,其中該預對準標記是與該材料層相連接並從該材料層的該背表面凸出,且該預對準標記與該材料層是以相同的材料形成;提供一支撐晶圓;將該裝置晶圓的該前表面貼合在該支撐晶圓上,並露出該裝置晶圓的該背表面上的該預對準標記,以形成一晶圓結構,其中在該貼合步驟之前,未進行用以對準該裝置晶圓與該支撐晶圓的一對準步驟;以及在對該裝置晶圓的該背表面進行一曝光製程之前,利用該裝置晶圓的該背表面上的該預對準標記,對該晶圓結構進行一預對準步驟。
  2. 如申請專利範圍第1項所述之半導體結構的製造方法,其中該裝置晶圓的該預對準標記具有鏡像形狀。
  3. 如申請專利範圍第1項所述之半導體結構的製造方法,其中該預對準步驟只利用該裝置晶圓的該背表面上的該預對準標記進行對位。
  4. 如申請專利範圍第1項所述之半導體結構的製造方法,其中該裝置晶圓與該支撐晶圓各具有位在邊緣的V形槽口(notch),該預對準步驟沒有利用該裝置晶圓與該支撐晶圓的該些V形槽口進行對位。
  5. 一種半導體結構的製造方法,包括:提供一裝置晶圓,該裝置晶圓包括一材料層、一預對準標記、一前表面與一背表面,該材料層具有該背表面,其中該預對準標記是與該材料層相連接並從該材料層的該背表面凸出,且該預對準標記與該材料層是以相同的材料形成;提供一支撐晶圓,該支撐晶圓不具有對應於該裝置晶圓之該預對準標記的一標記; 將該裝置晶圓的該前表面貼合在該支撐晶圓上,並露出該裝置晶圓的該背表面上的該預對準標記,以形成一晶圓結構;以及在對該裝置晶圓的該背表面進行一曝光製程之前,利用該裝置晶圓的該背表面上的該預對準標記,對該晶圓結構進行一預對準步驟。
  6. 如申請專利範圍第5項所述之半導體結構的製造方法,其中該裝置晶圓的該預對準標記具有鏡像形狀。
  7. 如申請專利範圍第5項所述之半導體結構的製造方法,其中該預對準步驟只利用該裝置晶圓的該背表面上的該預對準標記進行對位。
  8. 如申請專利範圍第5項所述之半導體結構的製造方法,其中該裝置晶圓與該支撐晶圓各具有位在邊緣的V形槽口(notch),該預對準步驟沒有利用該裝置晶圓與該支撐晶圓的該些V形槽口進行對位。
  9. 一種半導體結構,包括:一裝置晶圓,包括一材料層、一預對準標記、一前表面與一背表面,該材料層具有該背表面,其中該預對準標記是與該材料層相連接並從該材料層的該背表面凸出,且該預對準標記與該材料層是以相同的材料形成;以及一支撐晶圓,其中該裝置晶圓的該前表面是貼合至該支撐晶圓上,該支撐晶圓不具有對應於該裝置晶圓之該預對準標記的一標記。
  10. 如申請專利範圍第9項所述之半導體結構,其中該裝置晶圓的該預對準標記具有鏡像形狀。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861186B1 (en) * 2003-09-25 2005-03-01 International Business Machines Corporation Method for backside alignment of photo-processes using standard front side alignment tools
US7611960B2 (en) * 2006-04-24 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for wafer backside alignment
US20110207250A1 (en) * 2007-06-14 2011-08-25 Shinji Uya Back-illuminated type imaging device and fabrication method thereof
US20130009268A1 (en) * 2011-07-07 2013-01-10 Gianluca Testa Alignment marks and alignment methods for aligning backside components to frontside components in integrated circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861186B1 (en) * 2003-09-25 2005-03-01 International Business Machines Corporation Method for backside alignment of photo-processes using standard front side alignment tools
US7611960B2 (en) * 2006-04-24 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for wafer backside alignment
US20110207250A1 (en) * 2007-06-14 2011-08-25 Shinji Uya Back-illuminated type imaging device and fabrication method thereof
US20130009268A1 (en) * 2011-07-07 2013-01-10 Gianluca Testa Alignment marks and alignment methods for aligning backside components to frontside components in integrated circuits

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