TWI569442B

TWI569442B - 半導體元件

Info

Publication number: TWI569442B
Application number: TW104120301A
Authority: TW
Inventors: 陳永初; 吳星志
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-06-24
Filing date: 2015-06-24
Publication date: 2017-02-01
Also published as: TW201701470A

Description

半導體元件

本發明是有關於一種半導體元件，且特別是有關於一種高壓接面場效電晶體（High Voltage JFET）。

高壓元件廣泛地應用在電源管理積體電路（Power Management IC，PMIC）、切換模式電源供應器（Switch Mode Power Supplies，SMPS）以及LED驅動器。近年來，綠能科技愈來愈受到重視，其需要較高的轉換效率以及較低的預備能量消耗（standby power consumption）。通常會在切換模式電源積體電路中整合啟動（start-up）電路以及脈衝寬度調變（Pulse Width Modulation，PWM）電路。所述啟動電路可用以啟動脈衝寬度調變電路，且在啟動脈衝寬度電路開始操作後關閉。因此，啟動電路需要具備低漏電（low leakage current）的特性。

相較於習知的功率電阻器（power resistor）或高壓空乏型NMOS（High Voltage Depletion NMOS，HVDNMOS），利用高壓接面場效電晶體（HVJFET）作為啟動電路，其具有高夾止（pinch off）電壓以及低漏電的特性。然而，傳統的HVJFET需要井區來夾止電壓，井區對於製程變異的敏感度較高，進而導致夾止電壓容易偏移（shift）。

本發明提供一種半導體元件，其可降低對於製程變異的敏感度，而使得電性更加穩定。

本發明的一種半導體元件，包括：基底、具有第一導電型的井區、具有第二導電型的場區、具有第一導電型的第一摻雜區以及具有第二導電型的第二摻雜區。井區位於基底中。場區位於井區中。第一摻雜區位於場區的第一側的井區中。第二摻雜區位於該場區中，其中第二摻雜區至少部分環繞第一摻雜區。

在本發明的一實施例中，所述場區與第二摻雜區重疊，且場區環繞第二摻雜區。

在本發明的一實施例中，所述第二摻雜區為多個摻雜區。所述多個摻雜區相對於第一摻雜區呈對稱分布或非對稱分布。

在本發明的一實施例中，所述半導體元件更包括：具有第一導電型的第三摻雜區、具有第二導電型的第一頂摻雜區、具有第二導電型的多個第二頂摻雜區以及具有第二導電型的第四摻雜區。第三摻雜區位於場區的第二側的井區中。場區位於第一摻雜區與第三摻雜區之間。第一頂摻雜區位於第三摻雜區與第二摻雜區之間。第二頂摻雜區位於場區與第一摻雜區之間的井區中。第四摻雜區位於場區的第二側的基底中。第三摻雜區位於第一頂摻雜區與第四摻雜區之間。

在本發明的一實施例中，所述第一頂摻雜區與第三摻雜區部分重疊。

本發明的一種半導體元件，包括：具有第二導電型的基底、具有第一導電型的第一井區、具有第二導電型的第一場區、具有第一導電型的第一摻雜區、具有第二導電型的第二摻雜區、具有第一導電型的第三摻雜區、具有第二導電型的第一頂摻雜區以及具有第一導電型的第一插入層。第一井區位於基底中。第一場區位於第一井區中。第一摻雜區位於第一場區的第一側的第一井區中。第二摻雜區位於第一場區中。第三摻雜區位於第一場區的第二側的第一井區中。第二摻雜區位於第一摻雜區與第三摻雜區之間。第一頂摻雜區位於第一場區下方的第一井區中。第一插入層位於部分第一場區上。部分第一場區位於第一插入層與第一頂摻雜區之間。

在本發明的一實施例中，所述第一場區、第一頂摻雜區以及第一插入層與第三摻雜區部分重疊。

在本發明的一實施例中，所述半導體元件更包括：具有第二導電型的第二井區、具有第二導電型的第二場區以及具有第二導電型的第四摻雜區。第二井區位於第一場區的第二側的基底中。第二場區位於第二井區中。第四摻雜區位於第二場區中。

在本發明的一實施例中，所述第一場區與第二場區之間具有距離。所述距離的長度為1 μm至18 μm。

在本發明的一實施例中，所述半導體元件更包括具有第一導電型的埋入層位於第一井區與基底之間。

基於上述，本發明利用摻雜深度較淺的第一場區與第一頂摻雜區取代傳統HVJFET的井區，其可降低HVJFET對於製程變異的敏感度。另外，由於第一場區以及第一頂摻雜區與第三摻雜區（可例如是源極）部分重疊，因此，所述第一場區以及第一頂摻雜區可用以當作源極下方的夾止通道，而使得電性更加穩定。此外，本發明亦可利用一個或多個第二摻雜區（可例如是閘極）至少部分環繞第一摻雜區（可例如是汲極），藉此來調整汲極電流（drain current）。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在以下的實施例中，當第一導電型為N型，第二導電型為P型；當第一導電型為P型，第二導電型為N型。P型摻雜例如是硼；N型摻雜例如是磷或是砷。在本實施例中，是以第一導電型為N型，第二導電型為P型為例來說明，但本發明並不以此為限。另外，相同或相似的元件符號代表相同或相似的元件。

圖1為本發明之第一實施例之半導體元件的上視示意圖。

請參照圖1，本發明提供一種半導體元件1，包括：基底100、具有第一導電型的井區102、具有第二導電型的多個頂摻雜區116、具有第一導電型的第一摻雜區110、具有第二導電型的場區104以及具有第二導電型的第二摻雜區112。基底100可例如是具有第一導電型的半導體基底，例如P型基底。半導體基底的材料例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種材料。基底100也可例如是磊晶層（EPI）、非磊晶層（non-EPI）、絕緣層上覆矽（SOI）基底或其組合。

井區102位於基底100中。雖然圖1中所繪示的井區102為類圓形，但本發明不以此為限。在其他實施例中，井區102亦可例如是圓形、橢圓形、多邊形或其組合。第一摻雜區110位於井區102中。在一實施例中，第一摻雜區110可例如是環形。第一摻雜區110可例如配置於井區102的中心位置，但本發明不以此為限。頂摻雜區116位於井區102中。在一實施例中，頂摻雜區116可例如是多個條狀摻雜區。多個條狀摻雜區以第一摻雜區110為中心向外呈放射狀分布，且環繞第一摻雜區110。所述條狀摻雜區之間可具有相同的間距，或是不同的間距。頂摻雜區116具有第一側S1（可例如是內側）與第二側S2（可例如是外側）。第一摻雜區110位於頂摻雜區116的第一側S1的井區102中。場區104位於頂摻雜區116的第二側S2的井區102中。

第二摻雜區112位於場區104中。換言之，第二摻雜區112與場區104重疊，且場區104環繞第二摻雜區112。雖然在圖1中所繪示的場區104在與第二摻雜區112重疊處的上、下側分別具有凸出形狀，但本發明不以此為限。只要本發明之場區104可以完全環繞第二摻雜區112即可，場區104的形狀可依需求來調整。

值得注意的是，在一些實施例中，第二摻雜區112可例如是弧形，其至少部分環繞第一摻雜區110的一側，如圖1所示。但本發明不以此為限，在其他實施例中，第二摻雜區112可例如是環形、跑道形、多邊形或其組合。在一實施例中，第二摻雜區112可完全環繞第一摻雜區110。在一實施例中，第二摻雜區112可例如是一個摻雜區或多個摻雜區。當第二摻雜區112例如是多個摻雜區時，所述多個摻雜區可相對於第一摻雜區110呈對稱分布或非對稱分布。具體而言，如圖2所示，第二摻雜區112a、112b是以第一摻雜區110為中心呈對稱分布。但本發明不以此為限，在其他實施例中，第二摻雜區112a、112b亦可相對於第一摻雜區110呈非對稱分布。由於第二摻雜區112至少部分環繞第一摻雜區110，因此，本實施例可藉由改變第二摻雜區112的尺寸（即第二摻雜區112對應於第一摻雜區110的面積A ₁）來調整汲極電流。舉例來說，當第二摻雜區112對應於第一摻雜區110的面積A ₁愈大，則汲極電流愈大。

另外，在一些實施例中，半導體元件1可以更包括：具有第一導電型的第三摻雜區114、具有第二導電型的頂摻雜區106以及具有第二導電型的第四摻雜區124。第三摻雜區114位於頂摻雜區116的第二側S2的井區102中，其中第二摻雜區112位於頂摻雜區116與第三摻雜區114之間。頂摻雜區106位於第三摻雜區114與第二摻雜區112之間。頂摻雜區106與第三摻雜區114部分重疊。第四摻雜區124位於頂摻雜區116的第二側S2的基底100中。第三摻雜區114位於頂摻雜區106與第四摻雜區124之間。第四摻雜區124環繞第三摻雜區114。在一實施例中，第一摻雜區110可例如是汲極，第二摻雜區112可例如是閘極，第三摻雜區114可例如是源極，第四摻雜區124可例如是基底閘極。由於場區104以及頂摻雜區106與第三摻雜區114（可例如是源極）部分重疊，因此，場區104以及頂摻雜區106可用以當作源極下方的夾止通道，而使得電性更加穩定。

圖2為本發明之第二實施例之半導體元件的上視示意圖。

請同時參照圖1與圖2，本發明之第一實施例之半導體元件1與第二實施例之半導體元件2相似，兩者不同之處在於：第二實施例之半導體元件2包括兩個場區104a、104b、兩個第二摻雜區112a、112b、兩個第三摻雜區114a、114b、兩個頂摻雜區106a、106b以及兩個第四摻雜區124a、124b。圖2的場區104a、104b、第二摻雜區112a、112b、第三摻雜區114a、114b、頂摻雜區106a、106b以及第四摻雜區124a、124b相對於第一摻雜區110呈對稱分布。但本發明不以此為限，在其他實施例中，上述摻雜區亦可相對於第一摻雜區110呈非對稱分布。此外，圖2的第二摻雜區112a、112b具有對應於第一摻雜區110的面積A ₂與面積A ₃。相較於圖1的面積A ₁，圖2的面積A ₂與面積A ₃的總和較大，因此，圖2的半導體元件2具有較大的汲極電流。

圖3為本發明之第三實施例之半導體元件的立體剖面示意圖。圖4為圖3的A-A’切線的剖面示意圖。圖5為圖3的B-B’切線的剖面示意圖。

請同時參照圖3、圖4以及圖5，本發明提供一種半導體元件3，包括：具有第二導電型的基底100、具有第一導電型的井區102、具有第二導電型的場區104、具有第一導電型的第一摻雜區110、具有第二導電型的第二摻雜區112、具有第一導電型的第三摻雜區114、具有第二導電型的頂摻雜區106以及具有第一導電型的插入層108。基底100的材料如上述實施例所述，於此不再贅述。

井區102位於基底100中。在一實施例中，井區102所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是8´10 ¹³/cm ³至8´10 ¹⁶/cm ³。在一實施例中，井區102可例如是深井區（Deep Well）、漂移層（Drift layer）、緩衝層（Buffer layer）或其組合。場區104位於井區102中。在一實施例中，場區104所植入的摻質可例如是硼，摻雜的濃度可例如是4´10 ¹⁴/cm ³至8´10 ¹⁷/cm ³，摻雜深度可例如是0.4 μm至1.8 μm。

第一摻雜區110位於場區104的第一側S3的井區102中。在一實施例中，第一摻雜區110所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是8´10 ¹⁶/cm ³至8´10 ¹⁹/cm ³。第三摻雜區114位於場區104的第二側S4的井區102中。在一實施例中，第三摻雜區114所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是8´10 ¹⁶/cm ³至8´10 ¹⁹/cm ³。第二摻雜區112位於第一摻雜區110與第三摻雜區114之間，且位於場區104中。詳細地說，第二摻雜區112與場區104重疊，且第二摻雜區112被場區104環繞。在一實施例中，第二摻雜區112所植入的摻質可例如是硼，摻雜的濃度可例如是8´10 ¹⁶/cm ³至8´10 ¹⁹/cm ³。

在一實施例中，可選擇性地形成頂摻雜區106以及插入層108。換言之，不具有頂摻雜區106以及插入層108的半導體元件亦為本發明的範疇。場區104、頂摻雜區106以及插入層108與第三摻雜區114，部分重疊，且場區104、頂摻雜區106以及插入層108位於井區102中。更詳細地說，頂摻雜區106位於部分場區104下方。在一實施例中，頂摻雜區106亦可延伸至第二摻雜區112的下方。在一實施例中，頂摻雜區106所植入的摻質可例如是硼，摻雜的濃度可例如是1´10 ¹⁴/cm ³至8´10 ¹⁷/cm ³，摻雜深度可例如是0.4 μm至1.8 μm。插入層108位於部分場區104上。部分場區104位於插入層108與頂摻雜區106之間。在一實施例中，插入層108所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是2´10 ¹⁴/cm ³至2´10 ¹⁷/cm ³，摻雜深度可例如是0.3 μm至1.2 μm。在一實施例中，第一摻雜區110可例如是汲極D，第二摻雜區112可例如是閘極G，第三摻雜區114可例如是源極S，第四摻雜區124可例如是基底閘極B。

值得注意的是，由於場區104以及頂摻雜區106與第三摻雜區114（可例如是源極S）部分重疊，因此，場區104以及頂摻雜區106可用以當作源極下方的夾止通道，而使得電性更加穩定。另外，插入層108亦與第三摻雜區114（可例如是源極S）部分重疊且相互接觸，因此，汲極電流可流經摻雜深度較淺的插入層108（可例如是電流通道）。由於插入層108的摻雜深度較淺，相較於摻雜深度的較深的井區而言，插入層108較不易受到製程變異（可例如是驅入（drive in）溫度或離子植入製程）的影響。如此一來，本發明可避免因製程變異而導致夾止電壓偏移的問題。

另外，在一些實施例中，半導體元件3可以更包括：隔離結構10、20、具有第二導電型的頂摻雜區116、具有第一導電型的插入層118、具有第二導電型的井區120、具有第二導電型的場區122以及具有第二導電型的第四摻雜區124。隔離結構10包括隔離結構10a、10b、10c。由圖4可知，隔離結構10a位於第四摻雜區124與第三摻雜區114之間。隔離結構10b位於第三摻雜區114與第二摻雜區112之間。隔離結構10c位於第二摻雜區112與第一摻雜區110之間。由圖5可知，隔離結構10a、10b、10c可視為單一個隔離結構10，其位於第四摻雜區124與第一摻雜區110之間。而隔離結構20則位於第一摻雜區110相對於隔離結構10c另一側的井區102上。隔離結構10、20的材料例如是摻雜或未摻雜的氧化矽、低應力氮化矽、氮氧化矽或其組合，其形成方法可例如是局部區域熱氧化法（LOCOS）、淺溝渠隔離法或深溝渠隔離法。在一實施例中，隔離結構10、20可例如是場氧化結構（FOX）、淺溝渠隔離結構（STI）以及深溝渠隔離結構（DTI）或其組合。

頂摻雜區116位於隔離結構10c下方的井區102中。頂摻雜區116具有減少表面電場（RESURF）的功效，進而提升半導體元件3的崩潰電壓（breakdown voltage）。在一實施例中，頂摻雜區116所植入的摻質可例如是硼，摻雜的濃度可例如是1´10 ¹⁴/cm ³至8´10 ¹⁷/cm ³。插入層118位於隔離結構10c與頂摻雜區116之間。插入層118可用以當作另一個電流通道，以降低半導體元件3的導通電阻。在一實施例中，插入層118所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是2´10 ¹⁴/cm ³至2´10 ¹⁷/cm ³。在一實施例中，可選擇性地形成頂摻雜區116以及插入層118。換言之，不具有頂摻雜區116以及插入層118的半導體元件亦為本發明的範疇。

另外，井區120位於場區104的第二側S4的基底100中。在一實施例中，井區120所植入的摻質可例如是硼，摻雜的濃度可例如是8´10 ¹⁴/cm ³至4´10 ¹⁷/cm ³。場區122位於井區120中。在一實施例中，場區122所植入的摻質可例如是硼，摻雜的濃度可例如是4´10 ¹⁴/cm ³至8´10 ¹⁷/cm ³，摻雜深度可例如是0.4 μm至1.8 μm。第四摻雜區124位於場區122中。在一實施例中，第四摻雜區124所植入的摻質可例如是硼，摻雜的濃度可例如是8´10 ¹⁶/cm ³至8´10 ¹⁹/cm ³。值得注意的是，場區104與場區122之間具有距離。在一實施例中，所述距離的長度L可例如是1 μm至18 μm。在本實施例中，可藉由改變距離的長度L來調整夾止電壓。

圖6為本發明之第四實施例之半導體元件的立體剖面示意圖。

請同時參照圖3與圖6，本發明之第三實施例之半導體元件3與第四實施例之半導體元件4相似，兩者不同之處在於：第四實施例之半導體元件4包括具有第一導電型的埋入層126以及具有第二導電型的磊晶層128。埋入層126位於井區102與基底100之間。在一實施例中，埋入層126所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是8´10 ¹⁵/cm ³至8´10 ¹⁸/cm ³。磊晶層128位於井區120與基底100之間。在一實施例中，磊晶層128所植入的摻質可例如是硼，摻雜的濃度可例如是8´10 ¹³/cm ³至8´10 ¹⁵/cm ³。

綜上所述，本發明利用摻雜深度較淺的第一場區與第一頂摻雜區取代傳統HVJFET的井區，其可降低HVJFET對於製程變異的敏感度。另外，由於第一場區以及第一頂摻雜區與第三摻雜區（可例如是源極）部分重疊，因此，所述第一場區以及第一頂摻雜區可用以當作源極下方的夾止通道，而使得電性更加穩定。此外，本發明亦可利用一個或多個第二摻雜區（可例如是閘極）至少部分環繞第一摻雜區（可例如是汲極），藉此來調整汲極電流。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

1、2、3、4：半導體元件 10、10a、10b、10c、20：隔離結構 100：基底 102、120：井區 104、122：場區 106、116：頂摻雜區 108、118：插入層 110：第一摻雜區 112：第二摻雜區 114：第三摻雜區 124：第四摻雜區 126：埋入層 128：磊晶層 A ₁、A ₂、A ₃：面積 B：基底閘極 D：汲極 G：閘極 L：長度 S：源極 S1、S3：第一側 S2、S4：第二側

圖1為本發明之第一實施例之半導體元件的上視示意圖。圖2為本發明之第二實施例之半導體元件的上視示意圖。圖3為本發明之第三實施例之半導體元件的立體剖面示意圖。圖4為圖3的A-A’切線的剖面示意圖。圖5為圖3的B-B’切線的剖面示意圖。圖6為本發明之第四實施例之半導體元件的立體剖面示意圖。

1：半導體元件 100：基底 102：井區 104：場區 106、116：頂摻雜區 110：第一摻雜區 112：第二摻雜區 114：第三摻雜區 124：第四摻雜區 A ₁：面積 S1：第一側 S2：第二側

Claims

一種半導體元件，包括：具有一第一導電型的一井區，位於一基底中；具有一第二導電型的一場區，位於該井區中；具有該第一導電型的一第一摻雜區，位於該場區的一第一側的該井區中；具有該第二導電型的一第二摻雜區，位於該場區中，其中該第二摻雜區至少部分環繞該第一摻雜區；具有該第一導電型的一第三摻雜區，位於該場區的一第二側的該井區中，其中該場區位於該第一摻雜區與該第三摻雜區之間；具有該第二導電型的一第一頂摻雜區，位於該第三摻雜區與該第二摻雜區之間；具有該第二導電型的多個第二頂摻雜區，位於該場區與該第一摻雜區之間的該井區中；以及具有該第二導電型的一第四摻雜區，位於該場區的該第二側的該基底中，其中該第三摻雜區位於該第一頂摻雜區與該第四摻雜區之間。
如申請專利範圍第1項所述的半導體元件，其中該場區與該第二摻雜區重疊，且該場區環繞該第二摻雜區。
如申請專利範圍第1項所述的半導體元件，其中該第二摻雜區為一個摻雜區或多個摻雜區，當該第二摻雜區為多個摻雜區，該些摻雜區相對於該第一摻雜區呈對稱分布或非對稱分布。
如申請專利範圍第1項所述的半導體元件，其中該第一頂摻雜區與該第三摻雜區部分重疊。
一種半導體元件，包括：具有一第一導電型的一第一井區，位於具有一第二導電型的一基底中；具有該第二導電型的一第一場區，位於該第一井區中；具有該第一導電型的一第一摻雜區，位於該第一場區的一第一側的該第一井區中；具有該第二導電型的一第二摻雜區，位於該第一場區中；具有該第一導電型的一第三摻雜區，位於該第一場區的一第二側的該第一井區中，其中該第二摻雜區位於該第一摻雜區與該第三摻雜區之間；具有該第二導電型的一第一頂摻雜區，位於該第一場區下方的該第一井區中；以及具有該第一導電型的一第一插入層，位於部分該第一場區上，其中部分該第一場區位於該第一插入層與該第一頂摻雜區之間。
如申請專利範圍第5項所述的半導體元件，其中該第一場區、該第一頂摻雜區以及該第一插入層與該第三摻雜區部分重疊。
如申請專利範圍第5項所述的半導體元件，更包括：具有該第二導電型的一第二井區，位於該第一場區的該第二側的該基底中；具有該第二導電型的一第二場區，位於該第二井區中；以及具有該第二導電型的一第四摻雜區，位於該第二場區中。
如申請專利範圍第7項所述的半導體元件，其中該第一場區與該第二場區之間具有一距離，該距離的長度為1μm至18μm。
如申請專利範圍第5項所述的半導體元件，更包括具有該第一導電型的一埋入層，位於該第一井區與該基底之間。