TWI568152B

TWI568152B - 三電平電路

Info

Publication number: TWI568152B
Application number: TW104142665A
Authority: TW
Inventors: 吳建群; 謝卓明
Original assignee: 旭隼科技股份有限公司
Priority date: 2015-12-18
Filing date: 2015-12-18
Publication date: 2017-01-21
Also published as: TW201724713A

Description

三電平電路

本發明係為一種三電平電路，特別是關於一種串聯多個開關的三電平電路。

隨著太陽能發電、風力發電、水力發電或其他綠能發電的技術日新月異，逆變器亦廣泛地應用於上述綠能發電技術中。其中，圖1為習知技術一實施例之三電平電路圖。請參閱圖1。

一般來說，運用於逆變器中的三電平電路的第二開關Q2導通時，電流經由第二開關Q2流向電感L1，如圖1中的電流路徑st1。於第二開關Q2截止時，電流自負母線-B經由第四開關Q4及第三開關Q3，以流向電感L1，如圖1中的電流路徑st2。然而，於電流路徑st2中，由第四開關Q4及第三開關Q3所構成的線路長度較長，或是第四開關Q4及第三開關Q3所佔的元件體積較大。因此，於第四開關Q4及第三開關Q3所構成的線路上將產生較大的雜散電感，藉此造成第二開關Q2的電壓尖峰較大。

同理可知，於第三開關Q3截止時，電流自電感L1經由第二開關Q2及第一開關Q1，以流向正母線+B。然而，由第二開關Q2及第一開關Q1所構成的線路長度較長，或是第二開關Q2及第一開關Q1所佔的元件體積較大。因此，於第二開關Q2及第一開關Q1所構成的線路上將產生較大的雜散電感，藉此造成第三開關Q3的電壓尖峰較大。

此外，為了克服該些開關Q1、Q2、Q3、Q4的電壓尖峰較大的問題，習知技術往往透過RC吸收電路或RCD吸收電路，以吸收該些開關Q1、Q2、Q3、Q4的電壓尖峰，藉此降低該些開關Q1、 Q2、Q3、Q4的電壓尖峰。然而，習知技術往往因RC吸收電路或RCD吸收電路的吸收效果差，而造成更大的損耗，甚至損壞該些開關Q1、Q2、Q3、Q4。藉此造成逆變器使用上的不方便。

本發明在於提供一種三電平電路，透過兩組箝位電路以分別降低於開關截止時的電流線路之雜散電感，藉此有效抑制開關的電壓峰值。

本發明提出一種三電平電路，具有一正母線、一負母線及一中性線。而正母線與一相電壓輸出端之間串聯一第一開關及一第二開關。負母線與相電壓輸出端之間串聯一第三開關及一第四開關。第一開關電性連接正母線及第二開關，第二開關電性連接第一開關及第三開關，第三開關電性連接第二開關及第四開關，第四開關電性連接第三開關及負母線，相電壓輸出端電性連接一電感。而三電平電路包括一第一箝位電路及一第二箝位電路。第一箝位電路電性連接第二開關、中性線與負母線。第二箝位電路電性連接第三開關、中性線與正母線。其中，於第二開關截止時，電流自第一箝位電路流向電感；其中，於第三開關截止時，電流自電感流向第二箝位電路。

綜上所述，本發明之三電平電路透過兩組箝位電路，以分別降低於第二或第三開關截止時的電流線路之雜散電感。其中，於第二開關截止時，電流自第一箝位電路流向電感。由於第一箝位電路產生較小的雜散電感，而造成第二開關之電壓尖峰較小。另於第三開關截止時，電流自電感流向第二箝位電路。由於第二箝位電路產生較小的雜散電感，而造成第三開關之電壓尖峰較小。如此一來，本發明確實可有效抑制該些開關的電壓峰值，並提升三電平電路的使用方便性。

以上之概述與接下來的實施例，皆是為了進一步說明本發明之技術手段與達成功效，然所敘述之實施例與圖式僅提供參考說明用，並非用來對本發明加以限制者。

1‧‧‧三電平電路

11‧‧‧第一箝位電路

C11‧‧‧第一儲能單元

D11‧‧‧第一單向導通單元

R11‧‧‧第一電阻

12‧‧‧第二箝位電路

C12‧‧‧第二儲能單元

D12‧‧‧第二單向導通單元

R12‧‧‧第二電阻

Q1‧‧‧第一開關

Q2‧‧‧第二開關

Q3‧‧‧第三開關

Q4‧‧‧第四開關

101‧‧‧第一路徑

C1‧‧‧第一電容

D1‧‧‧第一二極體

102‧‧‧第二路徑

C2‧‧‧第二電容

D2‧‧‧第二二極體

L1‧‧‧電感

P0‧‧‧相電壓輸出端

+B‧‧‧正母線

-B‧‧‧負母線

N‧‧‧中性線

st1、st2、st2N、st3N‧‧‧電流路徑

圖1為習知技術一實施例之三電平電路圖。

圖2為本發明一實施例之三電平電路之功能方塊圖。

圖3為根據圖2之本發明另一實施例之三電平電路圖。

圖4A為本發明另一實施例之三電平電路之運作狀態圖。

圖4B為本發明另一實施例之三電平電路之運作狀態圖。

圖2為本發明一實施例之三電平電路之功能方塊圖。請參閱圖2。一種三電平電路1，具有一正母線+B、一負母線-B及一中性線N。而正母線+B與一相電壓輸出端P0之間串聯一第一開關Q1及一第二開關Q2。負母線-B與相電壓輸出端P0之間串聯一第三開關Q3及一第四開關Q4。第一開關Q1電性連接正母線+B及第二開關Q2，第二開關Q2電性連接第一開關Q1及第三開關Q3，第三開關Q3電性連接第二開關Q2及第四開關Q4，第四開關Q4電性連接第三開關Q3及負母線-B。相電壓輸出端P0電性連接一電感L1。

在實務上，三電平電路1運用於逆變器(Inverter)中。其中，逆變器係用以將直流電源轉換為交流電源。而三電平電路1的該些開關Q1、Q2、Q3、Q4受控於控制器(未繪示)，致使控制器控制該些開關Q1、Q2、Q3、Q4的導通或截止等切換運作。該些開關Q1、Q2、Q3、Q4例如分別為場效電晶體、閘極電晶體、N型金屬氧化物半導體(N-MOSFET)、P型金屬氧化物半導體(P-MOSFET)、雙極接面電晶體或絕緣閘極雙極性電晶體(IGBT)。本實施例不限制該些開關Q1、Q2、Q3、Q4的態樣。

進一步來說，三電平電路1包括一第一箝位電路11及一第二箝位電路12。在實務上，第一箝位電路11配置於第二開關Q2的旁側。第一箝位電路11電性連接第二開關Q2、中性線N與負母線-B。第二箝位電路12設置於第三開關Q3的旁側。第二箝位電路12電性連接第三開關Q3、中性線N與正母線+B。

其中，於第二開關Q2截止時，電流自第一箝位電路11流向電感L1；其中，於第三開關Q3截止時，電流自電感L1流向第二箝位電路12。在實務上，第一箝位電路11的線路長度小於第三開關Q3與第四開關Q4所構成的線路長度。且第二箝位電路12的線路長度小於第一開關Q1與第二開關Q2所構成的線路長度。再者，第一及第二箝位電路11、12分別配置於第二及第三開關Q2、Q3的旁側，藉此於第二及第三開關Q2、Q3的旁側分別形成一小線路長度的迴路。

詳細來說，雜散電感係因電路中連接導線、元件引線、元件本體等呈現出來的等效電感。因此，當電路的走線較長、元件較多或元件體積較大時，電路將產生較大的雜散電感。反之，當電路的走線較短、元件較少或元件體積較小時，電路將產生較小的雜散電感。

因此，本實施例透過第一箝位電路11具有較短的走線線路長度、較少的元件以及較小的元件體積，藉此降低線路的雜散電感。所以，於第二開關Q2截止時，第一箝位電路11將產生較小的雜散電感，藉此造成第二開關Q2的電壓尖峰較小。同理可知，本實施例透過第二箝位電路12具有較短的走線線路長度、較少的元件以及較小的元件體積，藉此降低線路的雜散電感。所以，於第三開關Q3截止時，第二箝位電路12將產生較小的雜散電感，藉此造成第三開關Q3的電壓尖峰較小。

第二開關Q2透過第一箝位電路11，致使於第二開關Q2截止時的電流走線之雜散電感較小。因此，第二開關Q2截止時的電壓尖峰較小。其中，一般於第二開關Q2截止時的電流走線之雜散電感較大，如圖1中的電流路徑st2。同理可知，第三開關Q3透過第二箝位電路12，致使於第三開關Q3截止時的電流走線之雜散電感較小。因此，第三開關Q3截止時的電壓尖峰較小。其中，一般於第三開關Q3截止時的電流走線之雜散電感較大。

由此可知，本實施例透過兩組箝位電路11、12，以分別降低於第二或第三開關Q2、Q3截止時的電流線路之雜散電感。所以，第二或第三開關Q2、Q3截止時的電壓尖峰較小。也就是說，本實施例可有效抑制第二及第三開關Q2、Q3的電壓峰值。

接下來，進一步說明三電平電路1的細部電路及其運作。

圖3為根據圖2之本發明另一實施例之三電平電路圖。請參閱圖3。為了方便說明，本實施例之該些開關Q1、Q2、Q3、Q4係以絕緣閘極雙極性電晶體(IGBT)來說明。其中，該些開關Q1、Q2、Q3、Q4的第一極係為集極，該些開關Q1、Q2、Q3、Q4的第二極係為射極。本實施例不限制該些開關Q1、Q2、Q3、Q4的態樣。

詳細來說，第一箝位電路11具有一第一儲能單元C11、一第一單向導通單元D11及一第一電阻R11。第一儲能單元C11電性連接中性線N、第一單向導通單元D11的陽極及第一電阻R11。第一單向導通單元D11的陰極電性連接第二開關Q2的第二極及電感L1。第一電阻R11電性連接負母線-B、第一儲能單元C11及第一單向導通單元D11的陽極。

在實務上，第一儲能單元C11例如為高頻電容，用以隔絕直流電源以及儲存電能。例如，於高頻電流流過高頻電容時，高頻電容的阻抗接近於零歐姆。於低頻電流流過高頻電容時，高頻電容的阻抗相當大。第一單向導通單元D11例如為二極體，用以限制電路中電流的流向。第一電阻R11例如為線路電阻，且第一電阻R11的電阻值例如為零歐姆。本實施例不限制第一儲能單元C11、第一單向導通單元D11及第一電阻R11的態樣。

第一箝位電路11配置於第二開關Q2或第一二極體D1的旁側。於第二開關Q2截止時，電流自第一儲能單元C11流經第一單向導通單元D11，以流向電感L1，其中第一單向導通單元D11處於導通狀態。此外，第一單向導通單元D11處於截止狀態時，第一儲能單元C11透過第一電阻R11釋放能量。

由此可知，由於第一箝位電路11係電性連接於第二開關Q2的射極與負母線-B之間，佈局(Layout)於第二開關Q2或第一路徑101的第一二極體D1的旁側。因此，於第二開關Q2截止時，電流自第一儲能單元C11流經第一單向導通單元D11，以流向電感L1。其中，第一箝位電路11係為較小的線路長度。因此，第一箝位電路11具有較小的雜散電感，藉此造成第二開關Q2的電壓尖峰較小。

同理可知，第二箝位電路12具有一第二儲能單元C12、一第二單向導通單元D12及一第二電阻R12。第二儲能單元C12電性連接中性線N、第二單向導通單元D12的陰極及第二電阻R12。第二單向導通單元D12的陽極電性連接第三開關Q3的第一極及電感L1。第二電阻R12電性連接正母線+B、第二儲能單元C12及第二單向導通單元D12的陰極。

第二儲能單元C12例如為高頻電容，用以隔絕直流電源以及儲存電能。第二單向導通單元D12例如為二極體，用以限制電路中電流的流向。第二電阻R12例如為線路電阻，且第二電阻R12的電阻值例如為零歐姆。本實施例不限制第二儲能單元C12、第二單向導通單元D12及第二電阻R12的態樣。

其中，第二箝位電路12設置於第三開關Q3或第二二極體D2的旁側。於第三開關Q3截止時，電流自電感L1流經第二單向導通單元D12，以流向第二儲能單元C12，其中第二單向導通單元 D12處於導通狀態。此外，第二單向導通單元D12處於截止狀態時，第二儲能單元C12透過第二電阻R12釋放能量。

由此可知，由於第二箝位電路12係電性連接於第三開關Q3的集極與正母線+B之間，佈局(Layout)於第三開關Q3或第二路徑102的第二二極體D2的旁側。因此，於第三開關Q3截止時，電流自電感L1流經第二單向導通單元D12，以流向第二儲能單元C12。其中，第二箝位電路12係為較小的線路長度。因此，第二箝位電路12具有較小的雜散電感，藉此造成第三開關Q3的電壓尖峰較小。

此外，三電平電路1更包括一第一路徑101及一第二路徑102。第一路徑101電性連接中性線N、正母線+B、第一開關Q1的第一極、第一開關Q1的第二極及第二開關Q2的第一極。第二路徑102電性連接中性線N、負母線-B、第四開關Q4的第一極、第四開關Q4的第二極及第三開關Q3的第二極。

其中，第一路徑101包括一第一電容C1及一第一二極體D1。第一電容C1電性連接中性線N、正母線+B、第一開關Q1的第一極及第二二極體D2的陽極。第二二極體D2的陰極電性連接第一電容C1、第一開關Q1的第二極及第二開關Q2的第一極。第二路徑102包括一第二電容C2及一第二二極體D2。第二電容C2電性連接中性線N、負母線-B、第四開關Q4的第二極及第二二極體D2的陰極。第二二極體D2的陽極電性連接第四開關Q4的第一極及第三開關Q3的第二極。

值得一提的是，由於第一路徑101係電性連接於第一開關Q1的集極與射極之間。因此，於第一開關Q1截止時，電流自第一電容C1流經第一二極體D1，以流向第二開關Q2。其中，第一路徑101係為較小的線路長度。因此，第一路徑101具有較小的雜散電感，藉此造成第一開關Q1的電壓尖峰較小。

同理可知，由於第二路徑102係電性連接於第四開關Q4的集極與射極之間。因此，於第四開關Q4截止時，電流自第三開關Q3流經第二二極體D2，以流向第二電容C2。其中，第二路徑102係為較小的線路長度。因此，第二路徑102具有較小的雜散電感，藉此造成第二開關Q2的電壓尖峰較小。

由此可知，本實施例透過兩組箝位電路11、12，以分別降低於第二或第三開關Q2、Q3截止時的電流線路之雜散電感。所以，第二或第三開關Q2、Q3截止時的電壓尖峰較小。此外，第一及第四開關Q1、Q4分別透過第一或第二路徑101、102，以降低於第一或第四開關Q1、Q4截止時的電流線路之雜散電感。也就是說，本實施例可有效抑制該些開關Q1、Q2、Q3、Q4的電壓峰值。

圖4A為本發明另一實施例之三電平電路之運作狀態圖。請參閱圖4A。於第二開關Q2截止前一瞬間，電流係自第一路徑101的第一二極體D1流向第二開關Q2。於第二開關Q2截止時，電流係自第一箝位電路11的第一儲能單元C11流經第一單向導通單元D11，以流向電感L1，如圖4A中的電流路徑st2N。其中，相較於如圖1之習知技術的電流路徑st2，第一箝位電路11係為較短的線路長度。因此，本實施例之第一箝位電路11具有較小的雜散電感，藉此造成第二開關Q2的電壓尖峰較小。

接著，圖4B為本發明另一實施例之三電平電路之運作狀態圖。請參閱圖4B。於第三開關Q3截止前一瞬間，電流係自第三開關Q3流向第二路徑102的第二二極體D2。於第三開關Q3截止時，電流自電感L1流經第二箝位電路12的第二單向導通單元D12，以流向第二儲能單元C12，如圖4B中的電流路徑st3N。其中，相較於習知技術的電流路徑，第二箝位電路12係為較短的線路長度。因此，本實施例之第二箝位電路12具有較小的雜散電感，藉此造成第三開關Q3的電壓尖峰較小。

由此可知，本實施例透過兩組箝位電路11、12，以抑制第二及第三開關Q2、Q3的電壓尖峰，藉此克服習知三電平電路具有較大電壓尖峰的多個開關的問題。此外，本實施例亦克服以RC吸收電路或RCD吸收電路之習知技術所產生的較大的損耗的問題。

綜上所述，本發明之三電平電路透過兩組箝位電路，以分別降低於第二或第三開關截止時的電流線路之雜散電感。其中，第一箝位電路佈局(Layout)於第二開關或第一路徑的旁側。於第二開關截止時，電流自第一儲能單元流經第一單向導通單元，以流向電感，藉此第一箝位電路產生較小的雜散電感，而造成第二開關之電壓尖峰較小。另第二箝位電路佈局(Layout)於第三開關或第二路徑的旁側。於第三開關截止時，電流自電感流經第二單向導通單元，以流向第二儲能單元，藉此由第二箝位電路產生較小的雜散電感，而造成第三開關之電壓尖峰較小。如此一來，本發明確實可有效抑制該些開關的電壓峰值，並提升三電平電路的使用方便性。

以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。