TWI567934B - 半導體元件及其操作方法 - Google Patents

Description

半導體元件及其操作方法

本案是有關於一種半導體元件及其操作方法，且特別是有關於一種半導體記憶體元件及其操作方法。

隨著半導體技術的發展，各式半導體元件不斷推陳出新。其中半導體記憶體元件可以儲存數位資料，在各式電子裝置中，扮演者相當重要的角色。

記憶體的資料是以二進位的方式儲存。記憶體的每一個儲存單元稱做記憶元。記憶元可以選擇性被控制為兩種電性特徵。依據電性特徵的不同，可以定義為「0」或「1」來儲存二進位的數位資料。

本案係有關於一種半導體元件及其操作方法，其利用兩個金屬氧化半導體的組合來實現記憶體的功能。

根據本案之第一態樣，提出一種半導體元件。半導體元件包括一第一金屬氧化半導體(Metal Oxide Semiconductor，MOS)及一第二金屬氧化半導體。第二金屬氧化半導體電性連接於第一金屬氧化半導體。第二金屬氧化半導體包括一懸浮雙載子電晶體(floating Bipolar Junction Transistor，floating BJT)。

根據本案之第二態樣，提出一種半導體元件之操作方法。半導體元件包括一第一金屬氧化半導體(Metal Oxide Semiconductor，MOS)及一第二金屬氧化半導體。第二金屬氧化半導體電性連接於第一金屬氧化半導體。第二金屬氧化半導體包括一懸浮雙載子電晶體(floating Bipolar Junction Transistor，floating BJT)。半導體元件之操作方法包括一寫入程序。寫入程序包括以下步驟。啟動(turn on)第一金屬氧化半導體。啟動第二金屬氧化半導體。施加一源極電壓於第一金屬氧化半導體之一源極。施加一源極電壓於第二金屬氧化半導體之一源極，以導通懸浮雙載子電晶體。

為了對本案之上述及其他方面更瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

以下係提出實施例進行詳細說明，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份元件，以清楚顯示本發明之技術特點。

請參照第1圖，其繪示一實施例之半導體元件100之剖面圖。半導體元件100包括第一金屬氧化半導體(Metal Oxide Semiconductor，MOS)110及一第二金屬氧化半導體120。第二金屬氧化半導體120電性連接於第一金屬氧化半導體110。第二金屬氧化半導體120包括一懸浮雙載子電晶體(floating Bipolar Junction Transistor，floating BJT)130。其中懸浮雙載子電晶體130沒有與基底140直接接觸，而被浮動式隔絕。

在本實施例中，第一金屬氧化半導體110及第二金屬氧化半導體120皆為N型(即NMOS)，懸浮雙載子電晶體130係為NPN型(即NPN BJT)。

就第一金屬氧化半導體110之結構而言，第一金屬氧化半導體110包括一第一井(well)W1、一第一源極(source)S1、第一汲極(drain)D1及一第一閘極(gate)G1。第一井W1例如是一P型井。第一源極S1設置於第一井W1內。第一汲極D1設置於第一井W1內。第一源極S1及第一汲極D1例如是二N型重摻雜區。第一閘極G1位於第一井W1之上。第一閘極G1例如是一多晶矽層。當第一閘極G1被施加足夠的電壓時，可使第一源極S1及第一汲極D1導通。

就第二金屬氧化半導體120而言，第二金屬氧化半導體120包括一第二井W2、一第二源極S2、一第二汲極D2、一第二閘極G2及一深井(deep well)DW。第二井W2例如是一P型井。第二源極S2設置於第二井W2內，第二汲極D2設置於第二井W2內。第二源極S2及第二汲極D2例如是二N型重摻雜區。第二閘極G2例如是一多晶矽層。當第二閘極G2被施加足夠的電壓時，可使第二源極S2及第二汲極D2導通。

半導體元件100更包括一淺溝渠隔離結構(shallow trench isolation，STI)160，淺溝渠隔離結構160環繞第二井W2、第二源極S2及第二汲極D2一整圈(剖面圖僅可視得左右兩處的部份淺溝渠隔離結構STI)。深井DW設置於第二井W2下，以隔絕第二井W2與基底140的接觸。 N型的第二源極S2、P型的第二井W2及N型的第二汲極D2形成NPN型的懸浮雙載子電晶體130。懸浮雙載子電晶體130的「懸浮」一詞係指，P型的第二井W2並未有任何接出點且亦不會外接至任何的電位。第二閘極G2位於第二井W2之上。當第二閘極G2及第二源極S2被施加足夠的電壓時，可使懸浮雙載子電晶體130導通。

請參照第1~2圖，第2圖繪示第1圖之半導體元件100之電路圖。第一汲極D1係透過導電層150電性連接於第二源極S2。如第2圖所示，左側之第一金屬氧化半導體110之第一汲極D1電性連接於右側之第二金屬氧化半導體120之第二源極S2。並且，第二源極S2及第二汲極D2之間形成懸浮雙載子電晶體130。

如第1~2圖所示，半導體元件100更包括一位元線(bit line)BL、一字元線(word line)WL、一儲存電壓線(store voltage line)SVL、一狀態切換線(state switch line)SSL及一接地線(ground line)GL。位元線BL電性連接於第一源極S1。字元線WL電性連接於第一閘極G1。儲存電壓線SVL電性連接於第一汲極D1及第二源極S2。狀態切換線SSL電性連接於第二閘極G2。接地線GL電性連接於第二汲極D2。

請參照第3圖，其繪示第1圖之半導體元件100之操作過程的電流-電壓曲線。操作方法包括寫入程序、資料維持程序、讀取程序及抹除程序。寫入程序用以寫入資料於半導體元件100中，資料維持程序用以使半導體元件100維持於已寫入資料之狀態。讀取程序用以辨識半導體元件 100是否已寫入資料。抹除程序用以抹除半導體元件100已寫入之資料。

以下搭配表一就各種程序分別說明如下，表一繪示第一金屬氧化半導體110及第二金屬氧化半導體120在各種程序被施加電壓之情況。

就寫入程序而言，請參照表一及第2~3圖，經由字元線WL施加一閘極電壓GV1於第一金屬氧化半導體110之第一閘極G1，以啟動(turn on)第一金屬氧化半導體110。

並且，經由狀態切換線SSL施加一閘極電壓GV2於第二金屬氧化半導體120之第二閘極G2，以啟動第二金屬氧化半導體120。

並且，經由位元線BL施加一源極電壓SV1於第一金屬氧化半導體110之第一源極S1。

並且，經由儲存電壓線SVL施加一源極電壓SV2於第二金屬氧化半導體120之第二源極S2，以導通懸浮雙載子電晶體130。

如第3圖所示，在寫入程序中，隨著第二金屬氧化半導體120的啟動，電流-電壓曲線IV1之電流呈現緩慢的上升。當懸浮雙載子電晶體130導通時，電流-電壓曲線IV1則會急遽上升至B點。

就資料維持程序而言，請參照表一及第2~3圖，字元線WL及位元線BL均未施加電壓，而關閉第一金屬氧化半導體110。

並且，經由狀態切換線SSL施加一閘極電壓GV3於第二金屬氧化半導體120之第二閘極G2，以啟動第二金屬氧化半導體120。其中，閘極電壓GV3低於閘極電壓GV2。

並且，經由儲存電壓線SVL施加一源極電壓SV3於第二金屬氧化半導體120之第二源極S2，以維持導通懸浮雙載子電晶體130。其中，源極電壓SV3實質上相同於源極電壓SV2。

如第3圖所示，在資料維持程序中，第二金屬氧化半導體120將會維持在B點之狀態。

就讀取程序而言，請參照表一及第2~3圖，經由字 元線WL施加一閘極電壓GV4於第一金屬氧化半導體110之第一閘極G1，以啟動第一金屬氧化半導體110。其中，閘極電壓GV4低於閘極電壓GV1。

並且，經由狀態切換線SSL施加一閘極電壓GV5於第二金屬氧化半導體120之第二閘極G2，以啟動第二金屬氧化半導體120。其中，閘極電壓GV5介於閘極電壓GV2及閘極電壓GV3之間。

並且，經由位元線BL施加一源極電壓SV4於第一金屬氧化半導體110之第一源極S1。其中，源極電壓SV4低於源極電壓SV1。

並且，經由儲存電壓線SVL施加一源極電壓SV5於第二金屬氧化半導體120之第二源極S2。其中，源極電壓SV5實質上相等於源極電壓SV2及源極電壓SV3。

如第3圖所示，在讀取程序中，已導通之懸浮雙載子電晶體130將電流維持在一定的水準，而使電流-電壓曲線IV2呈現緩慢下降的情況。直到電壓過低導致懸浮雙載子電晶體130及第二金屬氧化半導體120皆被關閉時，電流-電壓曲線IV2才會急遽的下降。

也就是說，電流-電壓曲線IV1、IV2在寫入程序與讀取程序呈現不一致的現象。透過這樣現象，在讀取程序中即可判斷出半導體元件100是否已被寫入資料。

就抹除程序而言，只需將字元線WL、位元線BL、儲存電壓線SVL及狀態切換線SSL均予以關閉，即可抹除半導體元件100所儲存之資料。

如此一來，半導體元件100即透過第一金屬氧化半導 體110及第二金屬氧化半導體120之設計實現記憶體之功能。

綜上所述，雖然本案已以實施例揭露如上，然其並非用以限定本案。本案所屬技術領域中具有通常知識者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾。因此，本案之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體元件

110‧‧‧第一金屬氧化半導體

120‧‧‧第二金屬氧化半導體

130‧‧‧懸浮雙載子電晶體

140‧‧‧基底

150‧‧‧導電層

160‧‧‧淺溝渠隔離結構

BL‧‧‧位元線

D1‧‧‧第一汲極

D2‧‧‧第二汲極

DW‧‧‧深井

IV1、IV2‧‧‧電流-電壓曲線

G1‧‧‧第一閘極

G2‧‧‧第二閘極

GL‧‧‧接地線

GV1、GV2、GV3、GV4、GV5‧‧‧閘極電壓

S1‧‧‧第一源極

S2‧‧‧第二源極

SSL‧‧‧狀態切換線

SV1、SV2、SV3、SV4、SV5‧‧‧源極電壓

SVL‧‧‧儲存電壓線

W1‧‧‧第一井

W2‧‧‧第二井

WL‧‧‧字元線

第1圖繪示一實施例之半導體元件之剖面圖。

第2圖繪示第1圖之半導體元件之電路圖。

第3圖繪示第1圖之半導體元件之操作過程的電流-電壓曲線。

100‧‧‧半導體元件

110‧‧‧第一金屬氧化半導體

120‧‧‧第二金屬氧化半導體

130‧‧‧懸浮雙載子電晶體

140‧‧‧基底

150‧‧‧導電層

160‧‧‧淺溝渠隔離結構

BL‧‧‧位元線

D1‧‧‧第一汲極

D2‧‧‧第二汲極

DW‧‧‧深井

G1‧‧‧第一閘極

G2‧‧‧第二閘極

GL‧‧‧接地線

S1‧‧‧第一源極

S2‧‧‧第二源極

SSL‧‧‧狀態切換線

STI‧‧‧淺溝渠隔離結構

SVL‧‧‧儲存電壓線

W1‧‧‧第一井

W2‧‧‧第二井

WL‧‧‧字元線

Claims (11)

1. 一種半導體元件，包括：一第一金屬氧化半導體(Metal Oxide Semiconductor，MOS)；以及一第二金屬氧化半導體，電性連接於該第一金屬氧化半導體，該第一金屬氧化半導體與該第二金屬氧化半導體中，僅有該第二金屬氧化半導體包括一懸浮雙載子電晶體(floating Bipolar Junction Transistor，floating BJT)。
2. 如申請專利範圍第1項所述之半導體元件，其中該第一金屬氧化半導體包括：一第一井(well)；一第一源極(source)，設置於該第一井內；一第一汲極(drain)，設置於該第一井內；以及一第一閘極(gate)，位於該第一井之上。
3. 如申請專利範圍第2項所述之半導體元件，其中該半導體元件更包括一淺溝渠隔離結構(shallow trench isolation)，該第二金屬氧化半導體包括：一第二井；一第二源極，設置於該第二井內；一第二汲極，設置於該第二井內，該第二源極、該第二井及該第二汲極形成該懸浮雙載子電晶體(BJT)；一第二閘極，位於該第二井之上，該淺溝渠隔離結構環繞該第二井、該第二源極及該第二汲極；以及一深井(deep well)，設置於該第二井下。
4. 如申請專利範圍第3項所述之半導體元件，其中該第一汲極電性連接於該第二源極。
5. 如申請專利範圍第4項所述之半導體元件，更包括：一位元線(bit line)，電性連接於該第一源極；一字元線(word line)，電性連接於該第一閘極；一儲存電壓線(store voltage line)，電性連接於該第一汲極及該第二源極；一狀態切換線(state switch line)，電性連接於該第二閘極；以及一接地線(ground line)，電性連接於該第二汲極。
6. 如申請專利範圍第1項所述之半導體元件，其中該第一金屬氧化半導體及該第二金屬氧化半導體皆為N型。
7. 如申請專利範圍第1項所述之半導體元件，其中該懸浮雙載子電晶體係為NPN型。
8. 如申請專利範圍第1項所述之半導體元件，其中該第一金屬氧化半導體包括一第一源極、一第一汲極及一第一閘極，該第二金屬氧化半導體包括一第二源極、一第二汲極及一第二閘極，該半導體元件更包括：一位元線，電性連接於該第一源極；一字元線，電性連接於該第一閘極；一儲存電壓線，電性連接於該第一汲極及該第二源極；一狀態切換線，電性連接於該第二閘極；以及 一接地線，電性連接於該第二汲極。
9. 一種半導體元件之操作方法，該半導體元件包括一第一金屬氧化半導體(Metal Oxide Semiconductor，MOS)及一第二金屬氧化半導體，該第二金屬氧化半導體電性連接於該第一金屬氧化半導體，該第二金屬氧化半導體包括一懸浮雙載子電晶體(floating Bipolar Junction Transistor，floating BJT)，該半導體元件之操作方法包括一寫入程序，該寫入程序包括：啟動(turn on)該第一金屬氧化半導體；啟動該第二金屬氧化半導體；施加一第一源極電壓於該第一金屬氧化半導體之一第一源極；以及施加一第二源極電壓於該第二金屬氧化半導體之一第二源極，以導通該懸浮雙載子電晶體。
10. 如申請專利範圍第9項所述之半導體元件之操作方法，更包括一資料維持程序，該資料維持程序包括：關閉該第一金屬氧化半導體；以及啟動該第二金屬氧化半導體。
11. 如申請專利範圍第10項所述之半導體元件之操作方法，更包括一讀取程序，該讀取程序包括：啟動該第一金屬氧化半導體；啟動該第二金屬氧化半導體；施加一第三源極電壓於該第一金屬氧化半導體之一第一源極，該第三源極電壓低於該第一源極電壓；以及施加一第四源極電壓於該第二金屬氧化半導體之一 第二源極，該第四源極電壓實質上等於該第二源極電壓。