TWI565955B - 用於邏輯分析儀之主動式探棒 - Google Patents

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Description

用於邏輯分析儀之主動式探棒
本發明是有關一種用於邏輯分析儀之主動式探棒，特別是指一種用於截取微弱信號、並僅將微弱信號進行短距離的傳輸之主動式探棒，故信號不會有反射的現象，因此不會影響信號品質，而信號大小也不會遭到衰減。
現今在電子產品日益數位化的今日，傳統的示波器已不足以量測8到16通道，甚至更多通道的邏輯信號，雖然線上模擬器(ICE)能解決很多數位化的問題，但真正時序問題乃無法由偏重軟體開發導向的線上模擬器來處理，再加上線上模擬器專用於特定微電腦系統，因此邏輯分析儀乃成為數位工程師們必備的量測儀器之一，它能把所需要的數據以很有條理的格式表示出來，使用者能很方便的將數位電路的動作過程顯示在邏輯分析儀的的螢幕上。
而傳統上，邏輯分析儀使用的是被動式探棒（passive probe pod），其內部整合了信號偵測電路，每個通道的總電容值最高達 16 pF，最多可偵測八個通道；但因這一類的被動式探棒如第1A圖所示，該被動式探棒2為一種single end線材，用以將遠端待測電路板1之微弱信號做截取後，將微弱信號經過長距離輸入至該具有運算放大器31、比較器32及FPGA解碼器33之邏輯分析儀3，而該運算放大器31能夠將輸入該邏輯分析儀3之微弱信號進行前級放大後，再由該比較器32輸出一LVDS差動信號至該FPGA解碼器33中進行解碼；
但由第1B圖可知上述技術會有以下缺點： 1.      微弱信號經過太長距離的single end線材傳輸後，信號無法避免的會被衰減，因此會影響信號品質，故在放大及解碼的過程中會發生有解不到資料且掉資料的情形。 2.      微弱信號經過太長距離的single end線材傳輸後，因信號會有反射的現象發生而影響信號品質. 所以在放大及解碼的過程中亦會有解不到資料且掉資料的情形發生。
因此，為了克服上述問題，必須使微弱信號不用經過太長距離的single end線材傳輸，同時將微弱信號轉換為差動信號，即可使用差動信號進行長距離的傳輸，由於差動信號本身的特性便可以克服干擾，故能夠解決微弱信號在傳統的長距離single end線材上傳輸時容易受到干擾的問題，如此應為一最佳解決方案。
本發明係關於一種用於邏輯分析儀之主動式探棒，藉由主動式IC於前端就將微弱信號放大成LVDS的差動信號做長距離的傳輸，其中主動式IC可以是LVDS驅動器或是比較器。
本發明即在於提供一種用於邏輯分析儀之主動式探棒，能夠使微弱信號不用經過太長距離的傳輸，同時將微弱信號轉換為差動信號，即可使用差動信號線材進行長距離的傳輸，故信號不會有反射的現象，因此不會影響信號品質，而信號大小也不會遭到衰減。
可達成上述用於邏輯分析儀之主動式探棒，一種用於邏輯分析儀之主動式探棒，係與一具有FPGA解碼器之邏輯分析儀及一待測電路板電性連接，該主動式探棒係包含：一LVDS差動線材，係與該邏輯分析儀之FPGA解碼器電性連接；以及一前端裝置，係與該LVDS差動線材及該待測電路板電性連接，用以截取該待測電路板所輸入之微弱信號，而該前端裝置不需長距離傳輸微弱信號，以降低微弱信號的影響，且能夠直接輸出一LVDS差動信號至該LVDS差動線材，以由該LVDS差動線材傳送LVDS差動信號至該邏輯分析儀之FPGA解碼器進行解碼。
更具體的說，所述前端裝置係為一LVDS驅動器，該LVDS驅動器用以截取該待測電路板所輸入之微弱信號，而該LVDS驅動器不需以長距離線材傳輸微弱信號，以降低微弱信號的影響，並直接放大微弱信號與比較微弱信號、再輸出一LVDS差動信號至該LVDS差動線材。
更具體的說，所述LVDS驅動器所接收之微弱信號之頻率係小於400MHZ。
更具體的說，所述LVDS驅動器所接收之微弱信號之電壓係大於2V以上，該LVDS驅動器才能夠運作。
更具體的說，所述前端裝置係為一比較器，該比較器係包含：一信號截取模組，用以截取該待測電路板所輸入之微弱信號，而該信號截取模組不需以長距離single end線材傳輸微弱信號，以降低微弱信號的影響；一阻抗匹配模組，係與該信號截取模組電性連接，用以對所輸入之微弱信號進行阻抗匹配；一比較器模組，係與該信號截取模組及該LVDS差動線材電性連接，能夠接收該信號截取模組所截取之微弱信號，並輸出一LVDS差動信號輸出至該LVDS差動線材；一調整電壓模組，係與該比較器模組電性連接，依據所輸入之微弱信號之輸入電壓大小，調整最適當的參考電壓與輸入電壓進行比較，以使該比較器模組能夠得到一最佳的LVDS差動信號輸出至該LVDS差動線材，以由該LVDS差動線材傳送LVDS差動信號至該邏輯分析儀之FPGA解碼器進行解碼；一穩定輸出模組，係與該比較器模組電性連接，該穩定輸出模組用以穩定LVDS差動信號之輸出電壓，當穩定輸出模組偵測該微弱信號之輸入電壓於參考電壓附近抖動時，將能夠控制該比較器不會引發輸出電壓改變，以使輸出之LVDS差動信號不受影響。
更具體的說，所述比較器所接收之微弱信號之頻率係小於400MHZ。
更具體的說，所述更包含有一差動輸入單端輸出信號轉換器，該差動輸入單端輸出信號轉換器係會與該FPGA解碼器及該LVDS差動線材進行電性連接，且該前端裝置係為一單端輸入差動輸出電路模組，該單端輸入差動輸出電路模組係包含：一信號截取模組，用以截取該待測電路板所輸入之微弱信號，而該信號截取模組不需長距離傳輸微弱信號，以降低微弱信號的影響；一調整電壓模組，係與該信號截取模組電性連接，依據所輸入之微弱信號之輸入電壓大小，調整得到一最佳的信號輸入；一阻抗匹配模組，係與該信號截取模組電性連接，用以對所輸入之微弱信號進行阻抗匹配；一差動模式電路調整模組，係與該信號截取模組及該LVDS差動線材電性連接，能夠接收該信號截取模組所截取之微弱信號，並輸出一LVDS差動信號至該差動輸入單端輸出信號轉換器後，該差動輸入單端輸出信號轉換器將會轉換LVDS差動信號為單端輸入信號，並再將單端輸入信號輸入至該邏輯分析儀之FPGA解碼器進行解碼。
更具體的說，所述前端裝置係為一差動輸入調整器，該差動輸入調整器係包含：一前端LVDS差動線材，用以截取該待測電路板所輸入之微弱信號，而該前端LVDS差動線材不需長距離傳輸微弱信號，以降低微弱信號的影響；一阻抗匹配模組，係與該前端LVDS差動線材電性連接，用以對所輸入之微弱信號進行阻抗匹配；一差動模式電路調整模組，係與該前端LVDS差動線材及該輸出端LVDS差動線材電性連接，能夠接收該信號截取模組所截取之微弱信號，並輸出一放大強度後的LVDS差動信號輸出至該LVDS差動線材，以由該LVDS差動線材傳送LVDS差動信號至該邏輯分析儀之FPGA解碼器進行解碼。
有關於本發明其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。
如第2圖所示，為本發明之用於邏輯分析儀之主動式探棒之架構示意圖，如圖中所示，其中該主動式探棒4係與一具有FPGA解碼器51之邏輯分析儀5及一待測電路板1電性連接，其中該主動式探棒4係包含一前端裝置41及一LVDS差動線材42，其中該前端裝置41係與該LVDS差動線材42及該待測電路板1電性連接，用以截取該待測電路板1所輸入之微弱信號，而該前端裝置41不需長距離傳輸微弱信號，以降低微弱信號的影響，且能夠直接輸出一LVDS差動信號至該LVDS差動線材42，再由該LVDS差動線材42傳送LVDS差動信號至該邏輯分析儀5之FPGA解碼器51進行解碼。
而本發明係提供兩組實施例進行說明，由第3A圖及第3B圖可知，於第一實施例中，該前端裝置係為一LVDS驅動器411，該LVDS驅動器411用以截取該待測電路板所輸入之微弱信號，而該LVDS驅動器411由於不需長距離傳輸微弱信號，因此能夠降低微弱信號受干擾的影響，另外LVDS驅動器411是直接放大微弱信號與比較微弱信號後，再輸出一LVDS差動信號至該LVDS差動線材42，而本實施中是使用TI SN65LVDS1做為LVDS驅動器411的主要IC，因此僅會對250MHz以下的輸入信號有效果，且該LVDS驅動器411所接收之微弱信號之電壓係大於2V以上，該LVDS驅動器411才能夠運作；另外FPGA解碼器51為XILINX VIRTEX6，而該LVDS差動線材42則是傳送LVDS差動信號至該FPGA解碼器51進行解碼。
而再由第3A圖與第1A圖比較可知，第1A圖中被動式探棒2為一種single end線材，而運算放大器31為THS3202、比較器32為ADCMP562、FPGA解碼器33為XILINX VIRTEX6，其中第1B圖的output波形量測點是於比較器32與FPGA解碼器33之間，而本發明之第一實施例的波形量測點則是邏輯分析儀5上的、且於LVDS差動線材42與FPGA解碼器51之間；
由於待測電路板1所使用的輸入信號皆為200MHz，但由第1B圖可知，輸出信號明顯有掉資料、且波形不好，有反射嚴重的情況，相較於第3C圖，輸入信號亦是200MHz，輸出信號沒有掉資料、且波形良好，沒有反射的情況。
而使用LVDS驅動器411之主動式探棒4與習用的被動式探棒2有以下優點： 1.      能夠減短微弱信號的傳輸距離，因原本習用的被動式探棒2對於微弱信號的傳輸距離為30cm，但第一實施例中所使用的LVDS驅動器411能夠將微弱信號由待測電路板1傳輸至該LVDS驅動器411的距離縮短為2cm，且由量測之波形可知，第一實施例沒有產生反射信號，所以可以改善信號品質。 2.      能夠減短微弱信號的傳輸距離，並增大差動信號傳輸距離，其中截取待測電路板1的信號是微弱信號，但經LVDS驅動器411放大後是差動信號，而傳輸微弱信號之距離是能夠越短越好，本實施例中則是將距離縮短為2cm，而LVDS驅動器411傳輸至該FPGA解碼器51的距離即使再長也不會衰減信號。 3.      因此習用的被動式探棒2微弱信號傳輸距離長，但差動信號傳輸距離短；但第一實施例中所使用的LVDS驅動器411則是微弱信號傳輸距離短，但差動信號傳輸距離長。 4.      由於習用技術中的比較器32特性是輸入電壓和輸入參考電壓做比較，因而需要輸入參考電壓，並且需要對輸入參考電壓做調整；但第一實施例中之邏輯分析儀5並沒有比較器，因此不需要輸入參考電壓且不需要對它做調整。 5.      本發明之主動式探棒4能夠單獨調整參考電壓（Vref），而單獨調整參考電壓這樣的特徵是為傳統邏輯分析探棒所不曾有過的設計。
而再由第4A圖、第4B圖及第4C圖可知，與第一實施例差異在於第二實施例中，該前端裝置係為一比較器412，該比較器412係包含一信號截取模組4121（Tip Hybrid）、一阻抗匹配模組4122（Termination Hybrid）、一調整電壓模組4123（Reference Voltage）、一穩定輸出模組4124（Hysteresis）以及一比較器模組4125，其中該信號截取模組4121用以截取該待測電路板1所輸入之微弱信號，而該信號截取模組4121不需長距離傳輸微弱信號，以降低微弱信號的影響，另外該阻抗匹配模組4122能夠跟信號截取模組4121對所輸入之微弱信號進行阻抗匹配；
另外該比較器模組4125係與該信號截取模組4121及該LVDS差動線材42電性連接，能夠接收該信號截取模組所截取之微弱信號，並輸出一LVDS差動信號輸出至該LVDS差動線材42，而調整電壓模組4123則是依據所輸入之微弱信號之輸入電壓大小，調整最適當的參考電壓與輸入電壓進行比較，以使該比較器模組4125能夠得到一最佳的LVDS差動信號輸出至該LVDS差動線材42，並由該LVDS差動線材42傳送LVDS差動信號至該邏輯分析儀5之FPGA解碼器51進行解碼；另外為了穩定LVDS差動信號之輸出電壓，當穩定輸出模組4124偵測該微弱信號之輸入電壓於參考電壓附近抖動時，能夠控制該比較器模組4125不會引發輸出電壓改變，以使輸出之LVDS差動信號不受影響。
而再由第4A圖與第1A圖比較可知，第1B圖中被動式探棒2為一種single end線材，而運算放大器31為THS3202、比較器32為ADCMP562、FPGA解碼器33為XILINX VIRTEX6，其中習用的被動式探棒2的波形量測點是於比較器32與FPGA解碼器33之間，而本發明之第一實施例的波形量測點則是主動式探棒4上的、且於該LVDS驅動器411與LVDS差動線材42之間；
由於待測電路板1所使用的輸入信號皆為200MHz，但由第1B圖可知，輸出信號明顯有掉資料、且波形不好，有反射嚴重的情況，相較於第4D圖，輸入信號亦是200MHz，輸出信號沒有掉資料、且波形良好，沒有反射的情況。
由於本發明是將一般的differential cable（USB2.0/USB3.0, HDMI線材）運用於邏輯分析儀上，如此可解決傳統單端線材高頻訊號干擾嚴重無法長距離傳輸高頻訊號的問題，更由於differential cable具有可以承受高達10GHz以上的訊號，故採用differential cable長距離傳輸量測訊號為本發明的最大重點。
而使用比較器412之主動式探棒4與習用的被動式探棒2有以下優點： 1.      能夠減短微弱信號的傳輸距離，因原本習用的被動式探棒微弱信號的傳輸距離為30cm，但第二實施例中所使用的比較器412能夠將微弱信號由待測電路板1傳輸至該比較器412的距離縮短為2cm，且由量測之波形可知，第二實施例沒有產生反射信號，所以可以改善信號品質。 2.      能夠減短微弱信號的傳輸距離，並增大差動信號傳輸距離，其中截取待測電路板1的信號是微弱信號，但經比較器412放大後是差動信號，而傳輸微弱信號的之距離是能夠越短越好，本實施例中則是將距離縮短為2cm，而比較器412傳輸至該FPGA解碼器51的距離即使再長也不會衰減信號。 3.      因此習用的被動式探棒2微弱信號傳輸距離長，但差動信號傳輸距離短；但第二實施例中所使用的比較器412則是微弱信號傳輸距離短，但差動信號傳輸距離長。 4.      而該穩定輸出模組4124能夠當輸入電壓在參考電壓附近抖動時，不會引發輸出電壓改變，因此能夠穩定輸出電壓；同時該磁滯電壓範圍可透過改變外接電阻值做調整。 5.      而該比較器412的特性是輸入電壓和輸入參考電壓做比較，因而需要輸入參考電壓，並且需要對輸入參考電壓做調整；因此當輸入信號大小變動、需要重新調整參考電壓時，係由該調整電壓模組4123做適當的參考電壓調整，以獲得最佳的輸出。
由於上面兩個實施例都是著重於高頻量測，但如何將本發明之技術應用於低頻量測與差動信號量測，以下提供兩個實施例分別進行說明，先由第5A圖至第5D圖可知，由於是應用於低頻量測，而信號是每一個輸入的通道獨立再做擷取，由圖中可知，第三實施例中，該前端裝置係為一單端輸入差動輸出電路模組413，該單端輸入差動輸出電路模組413係包含一信號截取模組4131、一調整電壓模組4132、一阻抗匹配模組4133及一差動模式電路調整模組4134，其中該信號截取模組4131係用以截取該待測電路板1所輸入之微弱信號，而該信號截取模組4131不需長距離傳輸微弱信號，以降低微弱信號的影響，而該調整電壓模組4132能夠依據所輸入之微弱信號之輸入電壓大小，調整使該單端模式電路調整模組4134能夠得到一最佳的single end信號（單端輸入信號）；
而將微弱信號輸入該差動模式電路調整模組4134前，會先經過該阻抗匹配模組4133，用以對所輸入之微弱信號進行阻抗匹配，之後，如第5B、5C圖所示，該差動模式電路調整模組4134則能夠接收該信號截取模組4131所截取之微弱信號，並輸出一LVDS差動信號輸出至該LVDS差動線材42，而該邏輯分析儀5更連接有一差動輸入單端輸出信號轉換器6，如第5A、5D圖所示，該差動輸入單端輸出信號轉換器6係會與該FPGA解碼器51及該LVDS差動線材42進行電性連接，因此由該LVDS差動線材42傳送LVDS差動信號至該差動輸入單端輸出信號轉換器6後，該差動輸入單端輸出信號轉換器6將會轉換LVDS差動信號為single end信號，並再將single end信號輸入至該邏輯分析儀5之FPGA解碼器51進行解碼（另外該差動輸入單端輸出信號轉換器6亦能夠直接設置於該邏輯分析儀5上）。
另外，除了低頻量測之外，若信號是由兩個通道之間的電壓差做擷取（any type differential mode to LVDS mode），則必須使用如第6A圖至第6C圖的架構進行，由圖中可知，其中該前端裝置係為一差動輸入調整器414，該差動輸入調整器414係包含一前端LVDS差動線材4141、一阻抗匹配模組4142及一差動模式電路調整模組4143，為了因應差動模式的量測，故必須增加該前端LVDS差動線材4141，來用以截取該待測電路板1所輸入之微弱信號，而該前端LVDS差動線材4141不需長距離傳輸微弱信號，以降低微弱信號的影響；
而將微弱信號輸入該差動模式電路調整模組4143前，會先經過該阻抗匹配模組4142，用以對所輸入之微弱信號進行阻抗匹配，之後，該差動模式電路調整模組4143則能夠接收該前端LVDS差動線材4141所截取之微弱信號，並輸出一LVDS差動信號輸出至該LVDS差動線材42，以由該LVDS差動線材42傳送LVDS差動信號至該邏輯分析儀5之FPGA解碼器51進行解碼。
本發明所提供之用於邏輯分析儀之主動式探棒，與其他習用技術相互比較時，其優點如下： 1.      本發明能夠使微弱信號不用經過太長距離的傳輸，同時將微弱信號轉換為差動信號，即可使用差動信號進行長距離的傳輸，故信號不會有反射的現象，因此不會影響信號品質，而信號大小也不會遭到衰減。 2.       本發明能夠解決傳統的single end探棒量測線材上長距離傳輸高速且微弱信號時容易受到干擾的問題，而主動式探棒係能夠採用LVDS驅動器或是比較器，因此針對高速信號400MHz以內的量測都有很好的效果，除此之外，更具有設計簡單、效果良好、品質穩定等特點。 3.      本發明除了能夠用於高頻量測之外，更能夠應用於低頻量測與差動式的量測，而量測後的結果都具有良好的效果。
本發明已透過上述之實施例揭露如上，然其並非用以限定本發明，任何熟悉此一技術領域具有通常知識者，在瞭解本發明前述的技術特徵及實施例，並在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之請求項所界定者為準。
1‧‧‧待測電路板
2‧‧‧被動式探棒
3‧‧‧邏輯分析儀
31‧‧‧運算放大器
32‧‧‧比較器
33‧‧‧FPGA解碼器
4‧‧‧主動式探棒
41‧‧‧前端裝置
411‧‧‧LVDS驅動器
412‧‧‧比較器
4121‧‧‧信號截取模組
4122‧‧‧阻抗匹配模組
4123‧‧‧調整電壓模組
4124‧‧‧穩定輸出模組
4125‧‧‧比較器模組
413‧‧‧單端輸入差動輸出電路模組
4131‧‧‧信號截取模組
4132‧‧‧調整電壓模組
4133‧‧‧阻抗匹配模組
4134‧‧‧單端模式電路調整模組
414‧‧‧差動輸入調整器
4141‧‧‧前端LVDS差動線材
4142‧‧‧阻抗匹配模組
4143‧‧‧差動模式電路調整模組
42‧‧‧LVDS差動線材
5‧‧‧邏輯分析儀
51‧‧‧FPGA解碼器
6‧‧‧差動輸入單端輸出信號轉換器
[第1A圖] 係習用用於邏輯分析儀之被動式探棒之架構示意圖。        [第1B圖] 係習用用於邏輯分析儀之被動式探棒之輸入與輸出的測試波形示意圖。        [第2圖] 係本發明用於邏輯分析儀之主動式探棒之架構示意圖。        [第3A圖] 係本發明用於邏輯分析儀之主動式探棒之第一實施例之架構示意圖。        [第3B圖] 係本發明用於邏輯分析儀之主動式探棒之第一實施例之電路示意圖。        [第3C圖] 係本發明用於邏輯分析儀之主動式探棒之第一實施例之輸入與輸出的測試波形示意圖。        [第4A圖] 係本發明用於邏輯分析儀之主動式探棒之第二實施例之架構示意圖。        [第4B圖] 係本發明用於邏輯分析儀之主動式探棒之第二實施例之比較器架構示意圖。        [第4C圖] 係本發明用於邏輯分析儀之主動式探棒之第二實施例之電路示意圖。        [第4D圖] 係本發明用於邏輯分析儀之主動式探棒之第二實施例之輸入與輸出的測試波形示意圖。        [第5A圖] 係本發明用於邏輯分析儀之主動式探棒之第三實施例之架構示意圖。        [第5B圖] 係本發明用於邏輯分析儀之主動式探棒之第三實施例之單端輸入差動輸出調整器架構示意圖。        [第5C圖] 係本發明用於邏輯分析儀之主動式探棒之第三實施例之單端輸入差動輸出電路模組的電路示意圖。        [第5D圖] 係本發明用於邏輯分析儀之主動式探棒之第三實施例之單端輸入差動輸出電路模組的電路示意圖。        [第6A圖] 係本發明用於邏輯分析儀之主動式探棒之第四實施例之架構示意圖。        [第6B圖] 係本發明用於邏輯分析儀之主動式探棒之第四實施例之差動輸入調整器架構示意圖。        [第6C圖] 係本發明用於邏輯分析儀之主動式探棒之第四實施例之部份電路示意圖。
1‧‧‧待測電路板
4‧‧‧主動式探棒
41‧‧‧前端裝置
42‧‧‧LVDS差動線材
5‧‧‧邏輯分析儀
51‧‧‧FPGA解碼器

Claims (7)

  1. 一種用於邏輯分析儀之主動式探棒，係與一具有FPGA解碼器之邏輯分析儀及一待測電路板電性連接，該主動式探棒係包含：一LVDS差動線材，係與該邏輯分析儀之FPGA解碼器電性連接；以及一前端裝置，係與該LVDS差動線材及該待測電路板電性連接，用以截取該待測電路板所輸入之微弱信號，而該前端裝置不需長距離傳輸微弱信號，以降低微弱信號受干擾的影響，且能夠直接輸出一LVDS差動信號至該LVDS差動線材，以由該LVDS差動線材傳送LVDS差動信號至該邏輯分析儀之FPGA解碼器進行解碼，而該前端裝置係為一LVDS驅動器，該LVDS驅動器用以截取該待測電路板所輸入之微弱信號，而該LVDS驅動器不需長距離傳輸微弱信號，以降低微弱信號受干擾的影響，並直接放大微弱信號與比較微弱信號、再輸出一LVDS差動信號至該LVDS差動線材。
  2. 如請求項1所述之用於邏輯分析儀之主動式探棒，其中該LVDS驅動器所接收之微弱信號之頻率係小於400MHZ。
  3. 如請求項1所述之用於邏輯分析儀之主動式探棒，其中該LVDS驅動器所接收之微弱信號之電壓係大於2V以上，該LVDS驅動器才能夠運作。
  4. 一種用於邏輯分析儀之主動式探棒，係與一具有FPGA解碼器之邏輯分析儀及一待測電路板電性連接，該主動式探棒係包含：一LVDS差動線材，係與該邏輯分析儀之FPGA解碼器電性連接；以及一前端裝置，係與該LVDS差動線材及該待測電路板電性連接，用以截取該待測電路板所輸入之微弱信號，而該前端裝置不需長距離傳輸微弱信號，以降低微弱信號受干擾的影響，且能夠直接輸出一LVDS差動信號至該LVDS差動線材， 以由該LVDS差動線材傳送LVDS差動信號至該邏輯分析儀之FPGA解碼器進行解碼，而該前端裝置係為一比較器，該比較器係包含：一信號截取模組，用以截取該待測電路板所輸入之微弱信號，而該信號截取模組不需長距離傳輸微弱信號，以降低微弱信號受干擾的影響；一阻抗匹配模組，係與該信號截取模組電性連接，用以對所輸入之微弱信號進行阻抗匹配；一比較器模組，係與該信號截取模組及該LVDS差動線材電性連接，能夠接收該信號截取模組所截取之微弱信號，並輸出一LVDS差動信號輸出至該LVDS差動線材；一調整電壓模組，係與該比較器模組電性連接，依據所輸入之微弱信號之輸入電壓大小，調整最適當的參考電壓與輸入電壓進行比較，以使該比較器模組能夠得到一最佳的LVDS差動信號輸出至該LVDS差動線材，以由該LVDS差動線材傳送LVDS差動信號至該邏輯分析儀之FPGA解碼器進行解碼；一穩定輸出模組，係與該比較器模組電性連接，該穩定輸出模組用以穩定LVDS差動信號之輸出電壓，當穩定輸出模組偵測該微弱信號之輸入電壓於參考電壓附近抖動時，將能夠控制該比較器不會引發輸出電壓改變，以使輸出之LVDS差動信號不受影響。
  5. 如請求項4所述之用於邏輯分析儀之主動式探棒，其中該比較器所接收之微弱信號之頻率係小於400MHZ。
  6. 一種用於邏輯分析儀之主動式探棒，係與一具有FPGA解碼器之邏輯分析儀及一待測電路板電性連接，該主動式探棒係包含： 一LVDS差動線材，係與該邏輯分析儀之FPGA解碼器電性連接；以及一差動輸入單端輸出信號轉換器，該差動輸入單端輸出信號轉換器係會與該FPGA解碼器及該LVDS差動線材進行電性連接；一前端裝置，係與該LVDS差動線材及該待測電路板電性連接，用以截取該待測電路板所輸入之微弱信號，而該前端裝置不需長距離傳輸微弱信號，以降低微弱信號受干擾的影響，且能夠直接輸出一LVDS差動信號至該LVDS差動線材，以由該LVDS差動線材傳送LVDS差動信號至該邏輯分析儀之FPGA解碼器進行解碼，而該前端裝置係為一單端輸入差動輸出電路模組，該單端輸入差動輸出電路模組係包含：一信號截取模組，用以截取該待測電路板所輸入之微弱信號，而該信號截取模組不需長距離傳輸微弱信號，以降低微弱信號受干擾的影響；一調整電壓模組，係與該信號截取模組電性連接，依據所輸入之微弱信號之輸入電壓大小，調整為一最佳的信號輸入；一阻抗匹配模組，係與該信號截取模組電性連接，用以對所輸入之微弱信號進行阻抗匹配；一差動模式電路調整模組，係與該信號截取模組及該LVDS差動線材電性連接，能夠接收該信號截取模組所截取之微弱信號，並輸出一LVDS差動信號輸出至該LVDS差動線材，以由該LVDS差動線材傳送LVDS差動信號至該差動輸入單端輸出信號轉換器後，該差動輸入單端輸出信號轉換器將會轉換LVDS差動信號為單端輸入信號，並再將單端輸入信號輸入至該邏輯分析儀之FPGA解碼器進行解碼。
  7. 一種用於邏輯分析儀之主動式探棒，係與一具有FPGA解碼器之邏輯分析儀及一待測電路板電性連接，該主動式探棒係包含：一LVDS差動線材，係與該邏輯分析儀之FPGA解碼器電性連接；以及一前端裝置，係與該LVDS差動線材及該待測電路板電性連接，用以截取該待測電路板所輸入之微弱信號，而該前端裝置不需長距離傳輸微弱信號，以降低微弱信號受干擾的影響，且能夠直接輸出一LVDS差動信號至該LVDS差動線材，以由該LVDS差動線材傳送LVDS差動信號至該邏輯分析儀之FPGA解碼器進行解碼，而該前端裝置係為一差動輸入調整器，該差動輸入調整器係包含：一前端LVDS差動線材，用以截取該待測電路板所輸入之微弱信號，而該前端LVDS差動線材不需長距離傳輸微弱信號，以降低微弱信號受干擾的影響；一阻抗匹配模組，係與該前端LVDS差動線材電性連接，用以對所輸入之微弱信號進行阻抗匹配；一差動模式電路調整模組，係與該前端LVDS差動線材及該LVDS差動線材電性連接，能夠接收該信號截取模組所截取之微弱信號，並輸出一放大強度後的LVDS差動信號輸出至該LVDS差動線材，以由該LVDS差動線材傳送LVDS差動信號至該邏輯分析儀之FPGA解碼器進行解碼。
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