TWI564969B - 形成鰭片式場效應電晶體裝置之方法及設備 - Google Patents

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Description

形成鰭片式場效應電晶體裝置之方法及設備
本發明係關於一種形成鰭片式場效應電晶體裝置之方法。
由於各種電子組件(例如電晶體、二極體、電阻器、電容器等等)之積體密度不斷改良，半導體工業已經歷迅速的成長。在很大程度上，積體密度之此改良來自最小特徵尺寸之反復減小，該改良允許將更多組件整合至給定區域中。然而，較小特徵尺寸可導致較大漏電流。由於近來對於甚至更小的電子裝置之需求增加，對減少半導體裝置之漏電流的需要亦有所增加。
作為用以進一步減少半導體裝置中之漏電流之有效替代物，已出現鰭片式場效應電晶體(fin field effect transistor；FinFET)。在FinFET中，包括漏極、通道區域以及源極之主動區域自半導體基板之表面向上突出，FinFET位於該半導體基板上。根據橫截面圖，FinFET(如鰭片)之主動區域之形狀為矩形。此外，FinFET之閘極結構圍繞三個側面包覆該主動區域，如同顛倒之U字型。因而，該閘極結構對通道之控制變得更加有力。習知平面電晶體之短通道漏效應已獲減少。同樣，當斷開FinFET時，閘極結構可更好地控制通道以便減少漏電流。
由於技術進一步發展，半導體製程節點經按比例縮小以用於高密度積體電路。因而，經由使半導體製程節點縮小(例如，使製程節點朝小於20nm之節點縮小)，積體電路之形狀因子已獲改良。由於將半導體裝置按比例縮小，所以需要自一代至下一代之新技術以維持電子組件之效能。例如，需要藉由高載子移動率材料形成之電晶體以用於高密度積體電路及高速積體電路，該高載子移動率材料諸如III-V材料、鍺及/或類似物。
鍺及矽為週期表中之第IV族元素。與矽相比，鍺具有更高之載子移動率及孔移動率。鍺之更高之載子移動率及孔移動率可導致更好的裝置電性質。例如，矽之晶格電子移動率為1417cm2/V-sec。相比之下，鍺之晶格電子移動率為3900cm2/V-sec。鍺之電子移動率為矽之電子移動率的約2.75倍。鍺之此類更高之電子移動率導致更高之驅動電流及更小之閘極延遲。應注意，一些第III族-第V族材料可用以替換矽，因為第III族-第V族材料中之一些可比鍺及矽具有高得多之移動率。
與矽相比，鍺具有各種優點。然而，矽晶圓在半導體工業中佔主要地位，因為鍺晶圓之成本非常高。基於電晶體以製造鍺之一個廣泛接受的方案為經由磊晶生長製程使鍺主動區域生長於矽基板上。使鍺層生長於矽基板上普遍稱為鍺-矽異質磊晶生長。鍺之晶格常數比矽之晶格常數大約4.2%。當鍺層生長於矽基板上時，鍺層遭壓縮應變以符合矽基板之晶格間隔。鍺層生長超過臨界厚度後，該應變可藉由形成各種螺紋差排來消除。此類螺紋差排為可降低基於鍺系電晶體之電性質的缺陷。
本發明之一實施態樣提供一種形成鰭片式場效應電晶體裝置之方法，其包含以下步驟：提供由一第一半導體材料形成之一基板，其中該基板包含複數個隔離區域；將該基板之上部部分蝕刻除去以形成複數個溝槽，其中每一溝槽位於兩個鄰近隔離區域之間；經由一磊晶生長製程使複數個半導體鰭片在該基板之上的該等溝槽中過度生長，其中該等半導體鰭片之上部部分位於該等隔離區域之頂表面上方；將一平坦化製程應用於該等半導體鰭片，其中由於應用該平坦化製程之該步驟之執行，該等半導體鰭片之頂表面與該等隔離區域之頂表面相齊；以及將一缺陷半導體鰭片移除以形成一空溝槽。
本發明之另一實施態樣提供一種形成鰭片式場效應電晶體裝置之設備，其包含：位於一基板之上之一第一半導體鰭片、一第二半導體鰭片以及一第三半導體鰭片，其中：該第一半導體鰭片及該第二半導體藉由一第一隔離區域來分離；以及該第二半導體鰭片及該第三半導體藉由一第二隔離區域來分離，且其中該第一隔離區域之一寬度大於該第二隔離區域之一寬度。
本發明之又一實施態樣提供一種形成鰭片式場效應電晶體裝置之方法，其包含以下步驟：使包括一第一隔離區域、一第二隔離區域以及一第三隔離區域之複數個隔離區域形成於一基板中；將該基板之上部部分移除以形成包括一第一溝槽及一第二溝槽之複數個溝槽，其中：該第一溝槽位於該第一隔離區域與該第二隔離區域之間；以及該第二溝槽位於該第二隔離區域與該第三隔離區域之間；經由一磊晶生長製程使複數個半導體鰭片生長，該等半導體鰭片包括該第一溝槽中之一第一半導體鰭片及該第二溝槽中之一第二半導體鰭片；將 一缺陷半導體鰭片移除以形成一空溝槽；檢查該等複數個半導體鰭片之頂表面以發現該空溝槽；以及使一新半導體鰭片生長於該空溝槽中。
H‧‧‧高度
h‧‧‧差排限制高度/高度
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
W4‧‧‧寬度
W5‧‧‧寬度
100‧‧‧FinFET裝置
102‧‧‧基板
112‧‧‧第一鰭片
114‧‧‧第二鰭片
116‧‧‧第三鰭片
118‧‧‧第四鰭片
120‧‧‧第五鰭片
122‧‧‧隔離區域
132‧‧‧下部部分
134‧‧‧上部部分
200‧‧‧半導體裝置
212‧‧‧隔離區域
214‧‧‧隔離區域
216‧‧‧隔離區域
218‧‧‧隔離區域
220‧‧‧隔離區域
222‧‧‧隔離區域
302‧‧‧溝槽
304‧‧‧溝槽
306‧‧‧溝槽
308‧‧‧溝槽
310‧‧‧溝槽
402‧‧‧半導體區域
404‧‧‧半導體區域
406‧‧‧半導體區域
408‧‧‧半導體區域
410‧‧‧半導體區域
412‧‧‧下部部分
602‧‧‧差排缺陷
702‧‧‧空溝槽
902‧‧‧步驟
904‧‧‧步驟
906‧‧‧步驟
908‧‧‧步驟
910‧‧‧步驟
1000‧‧‧半導體裝置
1002‧‧‧隔離區域
1102‧‧‧步驟
1104‧‧‧步驟
1106‧‧‧步驟
1108‧‧‧步驟
1110‧‧‧步驟
1200‧‧‧半導體裝置
1202‧‧‧隔離區域
1302‧‧‧步驟
1304‧‧‧步驟
1306‧‧‧步驟
1308‧‧‧步驟
1310‧‧‧步驟
當結合附圖閱讀以下詳細描述時將更好地理解本揭示內容之態樣。注意，根據工業中之標準慣例，各種特徵未按比例描繪。事實上，為了論述清楚，可任意增大或縮小各種特徵之尺寸。
第1圖例示根據本揭示內容之各種實施例之FinFET裝置的透視圖；第2圖例示根據本揭示內容之各種實施例的在基板中具有複數個隔離區域之半導體裝置；第3圖例示根據本揭示內容之各種實施例的第2圖所展示的半導體裝置於基板之上部部分移除後之橫截面圖；第4圖例示根據本揭示內容之各種實施例的第3圖所展示的半導體裝置於使複數個半導體區域在溝槽中生長後之橫截面圖；第5圖例示根據本揭示內容之各種實施例的將過度生長部分移除後的第4圖所展示之半導體裝置；第6圖例示根據本揭示內容之各種實施例的第5圖所展示之FinFET裝置之透視圖；第7圖例示根據本揭示內容之各種實施例的第5圖所展示之半導體裝置於將蝕刻製程應用於半導體裝置後之橫截面圖； 第8圖例示根據本揭示內容之各種實施例的第7圖所展示之半導體裝置於將磊晶生長應用於半導體裝置且隨後應用CMP製程後之橫截面圖；第9圖例示製造根據本揭示內容之各種實施例的無缺陷FinFET裝置之流程圖；第10圖例示根據本申請案之各種實施例的第7圖所展示之半導體裝置於將介電質材料填入空溝槽中後之橫截面圖；第11圖例示製造根據本揭示內容之各種實施例的第10圖所展示之無缺陷FinFET裝置之流程圖；第12圖例示根據本申請案之各種實施例的第7圖所展示之半導體裝置於將介電質材料填入空溝槽中後之橫截面圖；以及第13圖例示製造根據本揭示內容之各種實施例的第12圖所展示之無缺陷FinFET裝置之流程圖。
以下揭示內容提供用於實現本發明之不同特徵的許多不同實施例或實例。以下描述組件及佈置之特定實例以簡化本揭示內容。當然，此等特定實例僅僅為實例且不意欲為限制。例如，以下描述中第一特徵在第二特徵之上或在第二特徵上之形成可包括其中第一特徵及第二特徵以直接接觸形成的實施例，且亦可包括其中另外的特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可能不處於直接接觸的實施例。此外，本揭示內容可在各種實例中重複參考數字及/或字母。此重複係出於簡單及清晰性之目的，且自身不規定所論述各種實施例及/或配置之間的關係。
此外，為易於描述，本文可使用諸如「下方」、「之下」、「下部」、「上方」、「上部」及類似物之空間相對術語以描述一個元件或特徵與另一元件(一個以上元件)或特徵(一個以上特徵)之在諸圖中所例示之關係。該等空間相對術語旨在包含除諸圖中所描繪之定向外的處於使用或操作中之該裝置之不同定向。該設備可以其他方式定向(旋轉90度或處於其他定向)且可據此同樣解釋本文使用之空間相對描述符。
第1圖例示根據本揭示內容之各種實施例之FinFET裝置的透視圖。FinFET裝置100包括基板102、隔離區域122以及在基板102之上形成之複數個鰭片。如第1圖所展示，可存在五個鰭片，即第一鰭片112、第二鰭片114、第三鰭片116、第四鰭片118以及第五鰭片120。應注意，雖然第1圖例示具有五個鰭片之FinFET裝置100，但FinFET裝置100可容納任意數目之鰭片。本文所例示之鰭片數目僅為清楚地例示各種實施例之發明態樣之目的而加以限制。
在一些實施例中，基板102可為結晶結構。基板102可由矽形成，不過該基板亦可由諸如矽、鍺、鎵、砷之其他第III族元素、第IV族元素及/或第V族元素以及其組合形成。在一些實施例中，基板102包含具有第一晶體定向之第一半導體材料。該第一半導體材料為矽且該第一晶體定向為<001>晶體定向。
在一些實施例中，該等鰭片可由不同於基板102之第一半導體材料的第二半導體材料形成。該第二半導體材料可選自由以下組成之群：第IV族元素、第III族-第V族化合物、第II族-第VI族化合物。此外，該等鰭片可不由單一半導體材料形成。實情為，該等鰭片可藉由相互堆疊之複數個半導體層來形成，且該等所堆疊半導體層中之每 一者可由諸如第IV族元素、第III族-第V族化合物、第II族-第VI族化合物之不同半導體材料形成。
根據實施例，該第二半導體材料為鍺。此外，該等鰭片之上部部分可具有第二晶體定向。根據實施例，該第二晶體定向為<111>晶體定向。
每一鰭片(例如鰭片112)可分為兩個部分。每一鰭片之下部部分用以捕獲差排缺陷，且每一鰭片之上部部分用作FinFET裝置之通道區域(未展示)。如第1圖所展示，所有鰭片具有類似結構。為求簡單，下文僅詳細描述鰭片112之結構。
鰭片112之下部部分132係藉由隔離區域122來圍繞。如藉由虛線框所指示，差排缺陷限制在下部部分132。限制在下部部分132之差排缺陷可包含螺紋差排缺陷、堆垛層錯及/或類似物。如第1圖所展示，各種差排缺陷到達鰭片112之溝槽之側壁且在該等側壁處終止。換言之，在具有遠大於該溝槽之寬度的深度之溝槽中，該溝槽之上部部分可無差排缺陷。
鰭片112之上部部分134在下部部分132之上。上部部分134為無缺陷區域。為了形成FinFET電晶體，可將隔離區域之上部部分蝕刻除去。將隔離區域之上部部分移除後，上部部分134暴露。所暴露之上部部分134可用作FinFET電晶體之通道區域(未展示)。
FinFET裝置100可包含隔離區域122。隔離區域122可藉由淺溝槽隔離(shallow trench isolation；STI)結構來實現。該STI結構可藉由使用包括光刻法及蝕刻製程之適宜技術來製造。尤其，該光刻法及蝕刻製程可包含：將諸如光阻劑之普遍使用的掩模材料沉積於基板102之上；將掩模材料暴露於圖案；根據該圖案蝕刻基板102。 以此方式，從而可形成複數個開口。隨後用介電質材料填充該等開口以形成STI結構(例如隔離區域122)。根據實施例，可用介電質材料填充該等隔離區域，該介電質材料諸如氧化物材料、高密度電漿(high-density plasma；HDP)氧化物或類似物。隨後執行化學機械研磨(chemical mechanical polishing；CMP)製程以移除該介電質材料之多餘部分，且餘下部分為隔離區域122。
第2-8圖例示製造根據本揭示內容之各種實施例的第1圖所展示之FinFET裝置之中間步驟。第2圖例示根據本揭示內容之各種實施例的在基板中具有複數個隔離區域之半導體裝置。半導體裝置200包括基板102及形成於基板102中之複數個隔離區域。基板102亦可由諸如矽、鍺、鎵、砷之其他第III族元素、第IV族元素及/或第V族元素以及其組合形成。
在一些實施例中，基板102由矽形成。基板102之上部部分藉由隔離區域來分離，如第2圖所展示。隔離區域212、214、216、218、220以及222由介電質材料形成，該介電質材料諸如氧化物材料、高密度電漿(high-density plasma；HDP)氧化物或類似物。第2圖所展示之該等隔離區域之形成製程類似於以上相關於第1圖所描述之隔離區域的形成製程，且因此不在此論述，以避免重複。應注意，雖然第2圖展示出隔離區域212-222可為分離之隔離區域且兩個鄰近隔離區域彼此相對，但隔離區域212-222可為如第1圖所展示之連續區域之部分。
第3圖例示根據本揭示內容之各種實施例的第2圖所展示的半導體裝置於將基板之上部部分移除後之橫截面圖。基板102之上部部分可藉由諸如蝕刻製程之適宜的矽移除製程來移除。該蝕刻製程 應用於基板102之上部部分，直至隔離區域之轉角暴露為止。因而，溝槽302、304、306、308以及310形成於各個隔離區域之間。更尤其而言，溝槽302具有寬度W1且位於隔離區域212與214之間；溝槽304具有寬度W2且位於隔離區域214與216之間；溝槽306具有寬度W3且位於隔離區域216與218之間；溝槽308具有寬度W4且位於隔離區域218與220之間；溝槽310具有寬度W5且位於隔離區域220與222之間。在一些實施例中，第3圖所展示之所有溝槽具有相等寬度。在替代實施例中，溝槽302、304、306、308以及310之寬度大致上彼此相等。
如第3圖所展示，所有溝槽具有類似之結構及形狀。為求簡單，下文僅詳細描述溝槽310之結構。溝槽310之高度定義為H。溝槽310之寬度定義為W。第1圖所展示之半導體鰭片經使用磊晶生長製程自該基板生長。該磊晶生長製程可自基板102之表面成一定角度φ朝溝槽310之側壁生長。在一些實施例中，φ等於60度。
第1圖所展示之差排缺陷到達溝槽310之側壁且在溝槽310之側壁處終止。換言之，第3圖所展示之超出高度h之區域為無缺陷區域。下文將相關於第4圖論述詳細的差排捕獲製程。
h與W之間的關係可藉由以下等式來表示：
根據以上等式(1)，當φ等於60度時，h等於W之1.73倍。在一些實施例中，溝槽310之寬度等於25nm。對應之差排限制高度h等於43nm。在替代實施例中，溝槽310之寬度等於20nm。對應之 差排限制高度h等於34nm。為了製造無缺陷通道區域，溝槽310之高度應大於差排限制高度h。考慮到製程改變及用於生產之設計，溝槽之高度H等於h之兩倍。換言之，當溝槽310之寬度為約25nm時，溝槽310之高度應為86nm左右。同樣，當溝槽310之寬度為約20nm時，溝槽310之高度應為68nm左右。
第4圖例示根據本揭示內容之各種實施例的第3圖所展示之半導體裝置於使複數個半導體區域在溝槽中生長後之橫截面圖。半導體區域402、404、406、408以及410包含與基板102不同之半導體材料。根據一些實施例，半導體區域402、404、406、408以及410包含鍺，該鍺具有不同於可由矽形成之基板102之晶格常數的晶格常數。半導體區域402、404、406、408以及410可藉由選擇性磊晶生長(selective epitaxial growth；SEG)製程來形成。
根據另一實施例，半導體區域402、404、406、408以及410可包含矽鍺，該矽鍺可表示為Si1-xGex，其中x為矽鍺中之鍺的原子百分比，並且可大於0且等於或小於1。當x等於1時，半導體區域402、404、406、408以及410可由純鍺形成。根據另一實施例，半導體區域402、404、406、408以及410可包含化合物半導體材料，該化合物半導體材料包含III族元素及V族元素，或該等半導體區域可包含化合物材料，該化合物材料包含第II族元素及第VI族元素。
鍺之晶格常數大於矽之晶格常數。鍺與矽之間可存在4.2%之晶格失配。因而，在SEG製程期間可生成複數個螺紋差排。然而，可在溝槽內部捕獲該等螺紋差排。更尤其而言，在下部部分(例如半導體區域402之下部部分412)捕獲該等螺紋差排。當半導體區域402、404、406、408以及410生長得越來越高時，越來越多的螺紋 差排藉由溝槽之側壁阻斷。因而，上部部分(例如半導體區域402之上部部分)無螺紋差排。
半導體區域402、404、406、408以及410之生長製程為過度生長。因而，半導體區域402、404、406、408以及410之三角形上部部分在隔離區域之頂表面之上形成。
第5圖例示根據本揭示內容之各種實施例的將過度生長部分移除後的第4圖所展示之半導體裝置。執行平坦化製程以移除半導體區域402、404、406、408以及410之上部部分，以使得半導體區域402、404、406、408以及410之頂表面與隔離區域之頂表面相齊。
在一些實施例中，該平坦化製程為化學機械研磨(chemical mechanical polish；CMP)製程。在該CMP製程中，使蝕刻材料及磨損材料之組合與半導體裝置之頂表面接觸，且使用碾磨襯墊(未展示)以將半導體區域402、404、406、408以及410之過度生長部分碾磨掉，直至餘下之半導體區域402、404、406、408以及410之頂表面與隔離區域之頂表面相齊為止。由於半導體區域402、404、406、408以及410為FinFET裝置之鰭片區域，所以在整個發明說明中將區域402-410替代地稱為鰭片402-410。
第6圖例示根據本揭示內容之各種實施例的第5圖所展示之FinFET裝置之透視圖。將CMP製程應用於鰭片402、404、406、408以及410後，該等鰭片之頂表面與隔離區域(例如隔離區域212)之頂表面相齊。差排缺陷限制在溝槽內。然而，一些差排缺陷可沿溝槽之側壁擴散且到達鰭片之頂表面。如第6圖所展示，鰭片404之頂表面上可存在至少一個差排缺陷602。
第7圖例示根據本揭示內容之各種實施例的第5圖所展示之半導體裝置於將蝕刻製程應用於半導體裝置後之橫截面圖。可將選擇性蝕刻製程應用於半導體裝置200。在該蝕刻製程期間，頂表面上具有差排缺陷之鰭片(例如鰭片404)比頂表面上沒有差排缺陷之鰭片(例如鰭片402、406、408以及410)以高得多之速率受到蝕刻。
在一些實施例中，鰭片404由鍺形成。可使用乾燥蝕刻製程在腔室內將鰭片404移除。當將該乾燥蝕刻製程應用於半導體裝置200時，腔室之溫度為約500度。腔室之壓力為約40托。乾燥蝕刻之氣體包括氯化氫(hydrogen chloride；HCl)及H2。HCl之流動速率為約200sccm。H2之流動速率為約30sccm。反應時間為約10分鐘。應注意，將該蝕刻製程應用於半導體裝置200，直至基板102之頂表面暴露為止，如第7圖所展示。將鰭片404移除後，空溝槽702形成於半導體裝置200中，如第7圖所展示。
替代而言，缺陷鰭片404可藉由包含HBr及H2O之另一選擇性蝕刻方案來移除。HBr與H2O之比為2.11：1。在室溫下執行蝕刻製程約五分鐘。
蝕刻製程結束後，可藉由自動缺陷偵測工具發現空溝槽(例如空溝槽702)。在一些實施例中，可藉由SEMVision工具偵測空溝槽。
第8圖例示根據本揭示內容之各種實施例的第7圖所展示之半導體裝置於將磊晶生長應用於半導體裝置且隨後應用CMP製程後之橫截面圖。用以形成鰭片802之該磊晶生長製程及該CMP製程類似於第4-5圖所展示之彼等製程，且因此不進一步詳細論述，以避免非必要重複。
第9圖例示製造根據本揭示內容之各種實施例的第8圖所展示之無缺陷FinFET裝置之流程圖。此流程圖僅僅為實例，不應過度限制申請專利範圍之範疇。一般技藝人士將認識到諸多改變、替代以及修改。例如，可補充、移除、替換、重新佈置以及重複第9圖所例示之各種步驟。
在步驟902中，使複數個隔離區域形成於基板中。在步驟904中，經由適宜的蝕刻製程，藉由將基板之上部部分移除以使複數個高深寬比溝槽形成於隔離區域之間。在步驟906中，使用磊晶生長製程使複數個半導體鰭片形成於基板之上。在該磊晶生長製程期間，可使用深寬比捕獲技術將差排缺陷限制於溝槽之下部部分。半導體鰭片過度生長且該等半導體鰭片之上部部分在隔離區域之頂表面之上。將CMP製程應用於該等半導體鰭片。由於該CMP製程，所以該等半導體鰭片之頂表面與隔離區域之頂表面相齊。
在步驟908中，使用選擇性蝕刻製程以將具有差排缺陷之半導體鰭片移除且形成空溝槽。該蝕刻製程結束後，使用缺陷偵測工具以檢查該等半導體鰭片之頂表面及發現空溝槽。
在步驟910中，若已移除任何半導體鰭片，則隨後執行步驟906，其中使新半導體鰭片形成於該等空溝槽中。另一方面而言，若不存在空溝槽，則無缺陷FinFET裝置之製造製程結束。
應注意，第9圖所展示之流程圖為迭代製程。第9圖所展示之步驟可多次重複，直至在半導體裝置之頂表面上觀察不到空溝槽為止。由於在半導體裝置之頂表面上具有差排缺陷之機率較低，所以可在第9圖所展示之製程的一個迭代後得到無缺陷FinFET裝置。
第10圖例示根據本申請案之各種實施例的第7圖所展示之半導體裝置於將介電質材料填入空溝槽後之橫截面圖。將半導體鰭片404自半導體裝置1000移除後，可將介電質材料填入空溝槽以形成隔離區域1002，如第10圖所展示。可使用諸如CVD及類似物之適宜的沉積技術以形成隔離區域1002。隔離區域1002之介電質材料可不同於隔離區域212-222之介電質材料。例如，隔離區域212-214由氧化物形成。隔離區域1002可使用氮化物來填充。因而，兩個鄰近半導體鰭片藉由兩個不同類型之隔離區域來分離。更尤其而言，半導體鰭片402及406藉由隔離區域214、1002以及216來分離，其中隔離區域214及216由氧化物形成且隔離區域1002由氮化物形成。相比之下，半導體鰭片406及408藉由隔離區域218來分離，該隔離區域由氧化物形成。
第11圖例示製造根據本揭示內容之各種實施例的第10圖所展示之無缺陷FinFET裝置之流程圖。此流程圖僅僅為實例，不應過度限制申請專利範圍之範疇。一般技藝人士將認識到諸多改變、替代以及修改。例如，可補充、移除、替換、重新佈置以及重複第11圖所例示之各種步驟。
步驟1102、1104、1106以及1108類似於第9圖所展示之步驟902、904、906以及908，且因此不再論述，以避免重複。在步驟1110中，若已移除任何半導體鰭片，則將諸如氮化物之介電質材料沉積於空溝槽中以形成隔離區域。另一方面而言，若不存在空溝槽，則無缺陷FinFET裝置之製造製程結束。
第12圖例示根據本申請案之各種實施例的第7圖所展示之半導體裝置於將介電質材料填入空溝槽中後之橫截面圖。將半導體鰭 片404移除後，可將介電質材料填入空溝槽。在一些實施例中，填入空溝槽之介電質材料與隔離區域214及216之介電質材料相同。因而，隔離區域214及216合併為單個隔離區域1202，如第12圖所展示。由於隔離區域(例如隔離區域214及216)之合併，半導體裝置1200可具有不規則斜角佈局。換言之，兩個鄰近半導體鰭片(例如鰭片402及406)之間的距離可大於其他半導體鰭片(例如鰭片408及410)之平均距離。
第13圖例示製造根據本揭示內容之各種實施例的第12圖所展示之無缺陷FinFET裝置之流程圖。此流程圖僅僅為實例，不應過度限制申請專利範圍之範疇。一般技藝人士將認識到諸多改變、替代以及修改。例如，可補充、移除、替換、重新佈置以及重複第13圖所例示之各種步驟。
步驟1302、1304、1306以及1308類似於第9圖所展示之步驟902、904、906以及908，且因此不再論述，以避免重複。在步驟1310中，若已移除任何半導體鰭片，則介電質材料沉積於空溝槽中。填入空溝槽之介電質材料與隔離區域之介電質材料相同。另一方面而言，若不存在空溝槽，則無缺陷FinFET裝置之製造製程結束。
根據實施例，一種方法包含：提供由第一半導體材料形成之基板，其中該基板包含複數個隔離區域；將該基板之上部部分蝕刻除去以形成複數個溝槽，其中每一溝槽位於兩個鄰近隔離區域之間；經由磊晶生長製程使複數個半導體鰭片在該基板之上的溝槽中過度生長，其中該等半導體鰭片之上部部分位於隔離區域之頂表面上方；將平坦化製程應用於該等半導體鰭片，其中由於應用該平坦化製程之 步驟之執行，該等半導體鰭片之頂表面與隔離區域之頂表面相齊；以及將缺陷半導體鰭片移除以形成空溝槽。
根據實施例，一種設備包含位於基板之上的第一半導體鰭片、第二半導體鰭片以及第三半導體鰭片，其中第一半導體鰭片及第二半導體藉由第一隔離區域來分離，且第二半導體鰭片及第三半導體藉由第二隔離區域來分離，且其中第一隔離區域之寬度大於第二隔離區域之寬度。
根據實施例，一種方法包含：使包括第一隔離區域、第二隔離區域以及第三隔離區域之複數個隔離區域形成於基板中；將基板之上部部分移除以形成包括第一溝槽及第二溝槽之複數個溝槽，其中第一溝槽位於第一隔離區域與第二隔離區域之間，且第二溝槽位於第二隔離區域與第三隔離區域之間。
該方法進一步包含：經由磊晶生長製程使複數個半導體鰭片生長，該等半導體鰭片包括第一溝槽中之第一半導體鰭片及第二溝槽中之第二半導體鰭片；將缺陷半導體鰭片移除以形成空溝槽；檢查該等複數個半導體鰭片之頂表面以發現空溝槽；以及使新半導體鰭片生長於該空溝槽中。
前文概述數個實施例之特徵以使得熟習該項技術者可更好地理解本揭示內容之態樣。熟習該項技術者應瞭解，可容易地將本揭示內容用作設計或修改用於實現相同目的及/或達成本文引入之實施例的相同優點之其他製程及結構之基礎。熟習該項技術者亦應認識到，此類等效物構造不違背本揭示內容之精神及範疇，且可在不違背本揭示內容之精神及範疇之情況下於此作出各種變化、替代以及變更。
902‧‧‧步驟
904‧‧‧步驟
906‧‧‧步驟
908‧‧‧步驟
910‧‧‧步驟

Claims (10)

  1. 一種形成鰭片式場效應電晶體裝置之方法，其包含以下步驟：提供由一第一半導體材料形成之一基板，其中該基板包含複數個隔離區域；將該基板之上部部分蝕刻除去以形成複數個溝槽，其中每一溝槽位於兩個鄰近隔離區域之間；經由一磊晶生長製程使複數個半導體鰭片在該基板之上的該等溝槽中過度生長，其中該等半導體鰭片之上部部分位於該等隔離區域之頂表面上方；將一平坦化製程應用於該等半導體鰭片，其中由於應用該平坦化製程之該步驟之執行，該等半導體鰭片之頂表面與該等隔離區域之頂表面相齊；以及將一缺陷半導體鰭片移除以形成一空溝槽。
  2. 如請求項1所述之方法，其進一步包含以下步驟：使一新半導體鰭片生長於該空溝槽中。
  3. 如請求項1所述之方法，其中：該等隔離區域為淺溝槽隔離區域且由一第一介電質材料形成。
  4. 如請求項3所述之方法，其進一步包含以下步驟：使該第一介電質材料沉積於該空溝槽中。
  5. 如請求項1所述之方法，其進一步包含以下步驟：經由一選擇性蝕刻製程將該缺陷半導體鰭片移除。
  6. 一種形成鰭片式場效應電晶體裝置之設備，其包含：位於一基板之上之一第一半導體鰭片、一第二半導體鰭片以及一第三半導體鰭片，其中：該第一半導體鰭片及該第二半導體鰭片藉由一第一隔離區域來分離；以及該第二半導體鰭片及該第三半導體鰭片藉由一第二隔離區域來分離，且其中該第一隔離區域之一寬度大於該第二隔離區域之一寬度。
  7. 如請求項6所述之設備，其中：該第一隔離區域包含一第一氧化物區域、一氮化物區域以及一第二氧化物區域，且其中該氮化物區域位於該第一氧化物區域與該第二氧化物區域之間。
  8. 一種形成鰭片式場效應電晶體裝置之方法，其包含以下步驟：使包括一第一隔離區域、一第二隔離區域以及一第三隔離區域之複數個隔離區域形成於一基板中；將該基板之上部部分移除以形成包括一第一溝槽及一第二溝槽之複數個溝槽，其中：該第一溝槽位於該第一隔離區域與該第二隔離區域之間；以及該第二溝槽位於該第二隔離區域與該第三隔離區域之間；經由一磊晶生長製程使複數個半導體鰭片生長，該等半導體鰭片包括該第一溝槽中之一第一半導體鰭片及該第二溝槽中之一第 二半導體鰭片；將一缺陷半導體鰭片移除以形成一空溝槽；檢查該等複數個半導體鰭片之頂表面以發現該空溝槽；以及使一新半導體鰭片生長於該空溝槽中。
  9. 如請求項8所述之方法，其進一步包含以下步驟：經由該磊晶生長製程使該第一半導體鰭片及該第二半導體鰭片過度生長，其中該第一半導體鰭片之上部部分及該第二半導體鰭片之上部部分位於該等複數個隔離區域之頂表面上方。
  10. 如請求項8所述之方法，其進一步包含以下步驟：經由一選擇性蝕刻製程將該缺陷半導體鰭片移除。
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