TWI555002B - 顯示面板及其畫素電路 - Google Patents

Description

顯示面板及其畫素電路

本發明係有關於一種顯示技術，且特別是有關於一種顯示面板及其畫素電路。

在顯示面板中，為有效控制畫素中的發光二極體，通常會配置一畫素電路，然而，採用畫素電路之顯示面板會面臨諸多問題，例如電晶體變異、電壓降(IR drop)、發光二極體老化等，上述問題將會導致顯示面板亮度不均，使得顯示面板之影像品質下降。此外，隨著顯示面板尺寸的提升，電壓降的狀況越趨嚴重。

雖可於畫素電路中配置補償電路以改善上述問題所導致的種種缺失，然而，習知的補償電路於重置階段會因電路配置及電性操作問題，而導致畫素誤發光(於預設的發光期間以外的時間發光稱之)，影響使用者之觀感。

由此可見，上述現有的方式，顯然仍存在不便與缺陷，而有待改進。

發明內容旨在提供本揭示內容的簡化摘要，以使 閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本發明實施例的重要/關鍵元件或界定本發明的範圍。

本發明內容之一目的是在提供一種顯示面板及其 畫素電路，藉以改善先前技術的問題。

本發明內容之一技術態樣係關於一種畫素電路， 其包含發光單元、電容、第一電晶體、第二電晶體、第三電晶體及第四電晶體。電容包含第一端及第二端。第一電晶體、第二電晶體、第三電晶體及第四電晶體皆包含第一端、第二端及控制端。第一電晶體之第一端電性耦接於電容之第一端。第一電晶體之第二端電性耦接於電容的第二端。第二電晶體之控制端電性耦接於電容之第二端。第三電晶體之第一端電性耦接於電容之第二端。第三電晶體之第二端電性耦接於第二電晶體之第二端。第四電晶體之第二端電性耦接於電容之第一端。第一電晶體之第一端用以接收重置電壓。第一電晶體之控制端用以接收並根據第一信號以將重置電壓由第一電晶體之第一端傳送至第二端。第二電晶體之第一端用以接收電源電壓。第二電晶體之控制端用以根據電容的第二端所儲存之電壓而驅動發光單元。第三電晶體之控制端用以接收並根據第二信號以導通第三電晶體。第四電晶體之第一端用以接收資料電壓。第四電晶體之控制端用以接收並根據第三信號以將資料電壓由第四電晶體之第一端傳送至第二端。

本發明內容之另一技術態樣係關於一種畫素電 路，其包含發光單元、電容、重置單元、補償單元、寫入單元及驅動單元。電容包含第一端及第二端。重置單元電性耦接於電容之第一端及第二端之間，並用以根據第一信號以重置電容，使電容之第一端及第二端的電壓皆為重置電壓。補償單元電性耦接於電容之第二端及重置單元，並用以根據第二信號以對電容之第二端進行補償，使電容之第二端的電壓為電源電壓與臨界電壓之第一電壓差。寫入單元電性耦接於電容之第一端及重置單元，並用以根據第三信號以將資料電壓寫入電容之第一端，並耦合重置電壓與資料電壓之第二電壓差至電容之第二端，使電容之第二端的電壓為第一電壓差與第二電壓差之電壓和。驅動單元電性耦接於電容之第二端及補償單元，並用以根據電容所儲存之電壓和而驅動發光單元。

上述實施例藉由提供一種畫素電路，在各元件參 數產生變異時，可藉以消除臨界電壓，避免臨界電壓之變異影響顯示面板，使顯示面板亮度均勻，而維持顯示面板之影像品質。此外，本發明實施例之顯示面板及畫素電路可改善補償電路於重置階段時，因電路配置及電性操作問題，而導致畫素誤發光，影響使用者之觀感的問題。

本發明內容之再一技術態樣係關於一種顯示面 板，其包含畫素陣列，包含複數個畫素電路、第一信號線、第二信號線及第三信號線。上述畫素電路排列為第一列及第二列。第一信號線電性耦接於位於第一列之該些畫素電路，並用以提供該些第一列的畫素電路的第三信號。第二信號線電性耦接於位於第二列之該些畫素電路，並用以提供該些第二列的書 素電路的第三信號，其中該些第二列的畫素電路的第三信號相對於該些第一列的畫素電路的第三信號具有一相位延遲。第三信號線電性耦接於第一列之該些畫素電路及第二列之該些畫素電路，並用以提供第一列之該些畫素電路之第二信號與第二列之該些畫素電路之第一信號。

上述實施例提供一種顯示面板，使得任一列之畫 素電路的部分電路(如重置單元)可由其上一級之第一信號來控制，例如掃描驅動器透過第三信號線提供第一信號給第二列之畫素電路的部分電路(如重置單元)，因此，獨立出一個信號來對畫素電路的部分電路(如重置單元)進行控制並非必要，以減少掃描驅動器的輸出信號，進而節省成本。

在參閱下文實施方式後，本發明所屬技術領域中 具有通常知識者當可輕易瞭解本發明之基本精神及其他發明目的，以及本發明所採用之技術手段與實施態樣。

110‧‧‧重置單元

120‧‧‧補償單元

130‧‧‧寫入單元

140‧‧‧驅動單元

150‧‧‧開關單元

800A‧‧‧顯示面板

800B‧‧‧顯示面板

810‧‧‧掃描驅動器

820‧‧‧資料驅動器

L11~L14、L21~L24、 L31~L34‧‧‧信號線

OVDD、OVSS‧‧‧電源電壓

P11~P13、P21~P23、 P31~P33‧‧‧畫素電路

P_Rset‧‧‧第一時段

P_comp‧‧‧第二時段

P_Date‧‧‧第三時段

P_EM‧‧‧第四時段

900‧‧‧發光單元

A、D、G、S‧‧‧端點

C‧‧‧電容

Data‧‧‧資料電壓

P_Wait‧‧‧等待時段

S1~S4‧‧‧信號

T1~T5‧‧‧電晶體

Vth‧‧‧臨界電壓

Vsus‧‧‧重置電壓

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖係依照本發明一實施例繪示一種畫素電路的示意圖。

第2A圖係依照本發明另一實施例繪示一種信號波形示意圖。

第2B圖係依照本發明又一實施例繪示一種信號波形示意圖。

第3圖係依照本發明再一實施例繪示一種如第1圖所示 之畫素電路的詳細電路示意圖。

第4A圖係依照本發明又一實施例繪示一種如第3圖所示之畫素電路的操作示意圖。

第4B圖係依照本發明另一實施例繪示一種如第3圖所示之畫素電路的操作示意圖。

第4C圖係依照本發明再一實施例繪示一種如第3圖所示之畫素電路的操作示意圖。

第4D圖係依照本發明又一實施例繪示一種如第3圖所示之畫素電路的操作示意圖。

第5圖係依照本發明另一實施例繪示一種畫素電路的示意圖。

第6圖係依照本發明又一實施例繪示一種信號波形示意圖。

第7圖係依照本發明再一實施例繪示一種如第5圖所示之畫素電路的詳細電路示意圖。

第8A圖係依照本發明另一實施例繪示一種顯示面板的示意圖。

第8B圖係依照本發明又一實施例繪示一種顯示面板的示意圖。

第9圖係依照本發明再一實施例繪示一種如第8A圖所示之顯示面板的畫素電路之示意圖。

第10A圖係依照本發明又一實施例繪示一種信號波形示意圖。

第10B圖係依照本發明另一實施例繪示一種信號波形示意圖。

根據慣常的作業方式，圖中各種特徵與元件並未依比例繪製，其繪製方式是為了以最佳的方式呈現與本發明相關的具體特徵與元件。此外，在不同圖式間，以相同或相似的元件符號來指稱相似的元件/部件。

為了使本揭示內容的敘述更加詳盡與完備，下文針對了本發明的實施態樣與具體實施例提出了說明性的描述；但這並非實施或運用本發明具體實施例的唯一形式。實施方式中涵蓋了多個具體實施例的特徵以及用以建構與操作這些具體實施例的方法步驟與其順序。然而，亦可利用其他具體實施例來達成相同或均等的功能與步驟順序。

除非本說明書另有定義，此處所用的科學與技術詞彙之含義與本發明所屬技術領域中具有通常知識者所理解與慣用的意義相同。另外，關於本文中所使用之「耦接」，可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

為改善習知的顯示面板之畫素電路於重置階段導致畫素誤發光(於預設的發光期間以外的時間發光稱之)的問題，本發明提出一種顯示面板及其畫素電路，說明如後。

第1圖係依照本發明一實施例繪示一種畫素電路的示意圖。如圖所示，畫素電路包含發光單元900、電容C、重置單元110、補償單元120、寫入單元130及驅動單元140。此外，電容C包含第一端A及第二端G。

於結構上，重置單元110電性耦接於電容C之第一 端A及第二端G之間。補償單元120電性耦接於電容C之第二端G及重置單元110。寫入單元130電性耦接於電容C之第一端A及重置單元110。驅動單元140電性耦接於電容C之第二端G及補償單元120。

為說明畫素電路之操作方式，請一併參閱第1圖 及第2A圖，第2A圖係依照本發明另一實施例繪示一種信號波形示意圖。於操作上，重置單元110用以根據第一信號S1以重置電容C，使電容C之第一端A及第二端G的電壓皆為重置電壓Vsus。補償單元120用以根據第二信號S2以對電容C之第二端G進行補償，使電容C之第二端G的電壓為電源電壓OVDD與臨界電壓Vth之第一電壓差(OVDD-Vth)。寫入單元130用以根據第三信號S3以將資料電壓Data寫入電容C之第一端A，並耦合重置電壓Vsus與資料電壓Data之第二電壓差(Data-Vsus)至電容C之第二端G，使電容C之第二端G的電壓為第一電壓差(OVDD-Vth)與第二電壓差(Data-Vsus)之電壓和(Data-Vsus)+(OVDD-Vth)。驅動單元140用以根據電容C所儲存之上述電壓和(Data-Vsus)+(OVDD-Vth)而驅動發光單元900。

在本實施例中，若以電晶體來實現驅動單元140，則驅動單元140之電流公式如下所示：I _OLED =K(V _SG -V _th )²......(1)

如上述操作之結果所示，驅動單元140之V_SG等於OVDD-[(Data-Vsus)+(OVDD-Vth)]，整理後得到V_SG等於 (Vsus-Data+Vth)，將驅動單元140之V_SG帶入公式(1)，而得到以下公式：I _OLED =K(V _sus -Data)²......(2)

如上述公式(2)所示，在各元件參數產生變異時，本發明實施例之畫素電路可消除臨界電壓Vth，避免臨界電壓Vth之變異影響顯示面板，且消除了電源電壓OVDD以避免電壓降(IR drop)影響顯示面板，以使顯示面板亮度均勻，而維持顯示面板之影像品質。

在另一實施例中，畫素電路更包含開關單元150，其電性耦接於驅動單元140之第二端D與發光單元900之陽極端間，並用以根據第四信號S4以導通或關斷開關單元150。請參閱第2A圖，於第一時段P_Rset時，第四信號S4為高位準信號，開關單元150接收高位準之第四信號S4而關斷，因此，畫素電路於第一時段P_Rset(如：重置階段)降低衍生誤發光之狀況之可能，以提升使用者之觀感。

於再一實施例中，請一併參閱第1圖及第2A圖。重置單元110用以根據低準位之第一信號S1於第一時段P_Rset重置電容C。接著，補償單元120用以根據低準位之第二信號S2於第二時段P_comp對電容C進行補償。隨後，寫入單元130用以根據低準位之第三信號S3於第三時段P_Date將資料電壓Data寫入電容C。然後，開關單元150根據低準位之第四信號S4於第四時段P_EM導通開關單元150。

在一實施例中，請參閱第2A圖，上述第一信號S1可為重置信號Reset，第二信號S2可為補償信號Comp，第三 信號S3可為掃描信號Scan，第四信號S4可為致能信號EM。然其並非用以限制本發明，僅用以例示性地說明本發明的實現方式之一。此外，第2B圖係依照本發明又一實施例繪示一種信號波形示意圖。詳細而言，第2B圖係繪示出同時提供兩列畫素時之信號波形示意圖，兩列畫素的波形分別以(N)及(N-1)的方式標示，如圖所示，重置信號Reset(N-1)~Reset(N)間約相差兩個期間(phase)，補償信號Comp(N-1)~Comp(N)間約相差兩個期間，掃描信號Scan(N-1)~Scan(N)間約相差兩個期間，而發光信號EM(N-1)~EM(N)間亦約略相差兩個期間。

於實現本發明時，重置單元110、補償單元120、 寫入單元130及驅動單元140皆可由電晶體來實作，如採用P型電晶體來實作，其詳細電路請參閱第3圖。如圖所示，畫素電路包含發光單元900、電容C、第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4。進一步而言，電容C包含第一端A及第二端G。第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4皆包含第一端、第二端及控制端。

於結構上，第一電晶體T1之第一端電性耦接於電 容C之第一端A。第一電晶體T1之第二端電性耦接於電容C的第二端G。第二電晶體T2之控制端電性耦接於電容C之第二端G。第三電晶體T3之第一端電性耦接於電容C之第二端G。第三電晶體T3之第二端電性耦接於第二電晶體T2之第二端。第四電晶體T4之第二端電性耦接於電容C之第一端A。

第3圖所示之畫素電路的基本操作如後。第一電 晶體T1之第一端用以接收第四電晶體T4所提供之重置電壓 Vsus。第一電晶體T1之控制端用以接收並根據第一信號S1而導通，以將重置電壓Vsus由第一電晶體T1之第一端傳送至第二端，而儲存於電容C的第二端G。第二電晶體T2之第一端用以接收電源電壓OVDD。第二電晶體T2之控制端用以根據電容C的第二端G所儲存之電壓而驅動發光單元900，進而控制發光單元900的亮度。第三電晶體T3之控制端用以接收並根據第二信號S2而導通。第四電晶體T4之第一端用以接收資料電壓Data。第四電晶體T4之控制端用以接收並根據第三信號S3以導通而將資料電壓Data由第四電晶體T4之第一端傳送至第二端，而儲存於電容C的第一端A。

在另一實施例中，畫素電路更包含第五電晶體 T5，其包含第一端、第二端及控制端。第五電晶體T5之第一端電性耦接於第二電晶體T2之第二端D。第五電晶體T5之第二端電性耦接於發光單元900之陽極端。第五電晶體T5之控制端用以接收並根據第四信號S4以導通或關斷第五電晶體T5。第五電晶體T5的功能類似於第1圖所示之開關單元150，請參閱第2A圖，於第一時段P_Rset時，第四信號S4為高位準信號，第五電晶體T5接收高位準之第四信號S4而關斷，因此，畫素電路於第一時段P_Rset(如：重置階段)不會衍生誤發光之狀況，以提升使用者之觀感。

第3圖所示之畫素電路的詳細操作，將依序以第 4A圖至第4D圖說明如後。第4A圖係依照本發明又一實施例繪示一種如第3圖所示之畫素電路的操作示意圖。請一併參閱第2A圖與第4A圖，於第一時段P_Rset，第一信號S1與第三信號S3 為低位準信號，資料線提供重置電壓Vsus，第四電晶體T4根據低位準之第三信號S3而開啟，而將重置電壓Vsus由第四電晶體T4之第一端傳送至第二端。同時，第一電晶體T1根據低位準之第一信號S1而開啟，而將重置電壓Vsus由第一電晶體T1之第一端傳送至第二端。此時，電容C之第一端A及第二端G的電壓皆為重置電壓Vsus。

第4B圖係依照本發明另一實施例繪示一種如第3 圖所示之畫素電路的操作示意圖。請一併參閱第2A圖與第4B圖，於第二時段P_comp，第二信號S2為低位準信號，第三電晶體T3用以根據低準位之第二信號S2以將第二電晶體T2之第二端D與電容C之第二端G導通，此後電容C之第二端G的電位會因電源電壓OVDD充電而朝第一電壓差(OVDD-Vth)變化，理想上，可使電容C之第二端G的電壓為電源電壓OVDD與第二電晶體T2的臨界電壓Vth之第一電壓差(OVDD-Vth)。

第4C圖係依照本發明再一實施例繪示一種如第3 圖所示之畫素電路的操作示意圖。請一併參閱第2A圖與第4C圖，於第三時段P_Data，第三信號S3為低位準信號，資料線提供資料電壓Data，第四電晶體T4用以根據低準位之第三信號S3將資料電壓Data由第四電晶體T4之第一端傳送至第二端，而寫入電容C之第一端A，並耦合重置電壓Vsus與資料電壓Data之第二電壓差(Data-Vsus)至電容C之第二端G，使電容C之第二端G的電壓為第一電壓差(OVDD-Vth)與第二電壓差(Data-Vsus)之電壓和(Data-Vsus)+(OVDD-Vth)。

第4D圖係依照本發明又一實施例繪示一種如第3 圖所示之畫素電路的操作示意圖。請一併參閱第2A圖與第4D圖，於第四時段P_EM，第四信號S4為低位準信號，第五電晶體T5用以根據低準位之第四信號S4導通第五電晶體T5。隨後，第二電晶體T2用以根據電容C所儲存之電壓和(Data-Vsus)+(OVDD-Vth)而驅動發光單元900。如上述操作之結果所示，第二電晶體T2之V_SG等於(Vsus-Data+Vth)，將第二電晶體T2之V_SG帶入公式(1)可得上述公式(2)，由此可知，本發明實施例之畫素電路可消除臨界電壓Vth，避免臨界電壓Vth之變異影響顯示面板，以使顯示面板亮度均勻，而維持顯示面板之影像品質。

第5圖係依照本發明另一實施例繪示一種畫素電 路的示意圖。相較於第1圖所示之畫素電路，第5圖所示之畫素電路的驅動單元140、開關單元150及發光單元900的耦接方式不同，說明如後。第1圖所示之驅動單元140電性耦接於電容C之第二端G及補償單元120，並用以接收電源電壓OVDD。發光單元900之陰極端電性耦接於電源電壓OVSS，開關單元150電性耦接於驅動單元140與發光單元900的陽極端之間。第5圖所示之驅動單元140電性耦接於電容C之第二端G及補償單元120，並用以接收電源電壓OVSS。發光單元900之陽極端電性耦接於電源電壓OVDD，開關單元150電性耦接於驅動單元140與發光單元900的陰極端之間。

為說明第5圖所示之畫素電路的操作方式，請一 併參閱第6圖，其係依照本發明又一實施例繪示一種信號波形示意圖。重置單元110用以根據高準位之第一信號S1於第一時 段P_Rset重置電容C。接著，補償單元120用以根據高準位之第二信號S2於第二時段P_comp對電容C進行補償。隨後，寫入單元130根據高準位之第三信號S3於第三時段P_Date將資料電壓Data寫入電容C。然後，開關單元150根據高準位之第四信號S4於第四時段P_EM導通開關單元150。

於實現本發明時，重置單元110、補償單元120、 寫入單元130及驅動單元140皆可由電晶體來實作，如採用N型電晶體來實作，其詳細電路請參閱第7圖。第7圖係依照本發明再一實施例繪示一種如第5圖所示之畫素電路的詳細電路示意圖。相較於第3圖所示之畫素電路，第7圖所示之畫素電路中的第五電晶體T5之配置不同，說明如後。第7圖所示之第五電晶體T5的第一端電性耦接於發光單元900之陰極端，第五電晶體T5之第二端電性耦接於第二電晶體T2之第二端D，第五電晶體T5之控制端用以接收並根據第四信號S4以導通或關斷第五電晶體T5。

為說明第7圖所示之畫素電路的操作方式，請一 併參閱第6圖。於第一時段P_Rset，第一信號S1與第三信號S3為高位準信號，資料線提供重置電壓Vsus，第四電晶體T4根據高位準之第三信號S3而開啟，而將重置電壓Vsus由第四電晶體T4之第一端傳送至第二端。同時，第一電晶體T1用以根據高準位之第一信號S1將重置電壓Vsus由第一電晶體T1之第一端傳送至第二端。

於第二時段P_comp，第二信號S2為高位準信號，第 三電晶體T3根據高準位之第二信號S2以將第二電晶體T2之第 二端D與電容C之第二端G導通。於第三時段P_Data，第三信號S3為高位準信號，資料線提供資料電壓Data，第四電晶體T4根據高準位之第三信號S3將資料電壓Data由第四電晶體T4之第一端傳送至第二端。於第四時段P_EM，第四信號S4為高位準信號，第五電晶體T5用以根據高準位之第四信號S4導通第五電晶體T5。

第8A圖係依照本發明另一實施例繪示一種顯示 面板的示意圖。如圖所示，顯示面板800A包含畫素陣列，此畫素陣列包含複數個如前述實施例之畫素電路、信號線L12~L14及信號線L22~L24。上述畫素電路分別以標號P11~P13、P21~P23表示，且畫素電路排列為第一列及第二列。詳細而言，畫素電路P11~P13位於第一列，而畫素電路P21~P23位於第二列。

此外，信號線L13耦接於位於第一列之畫素電路 P11~P13，掃描驅動器810透過信號線L13提供第三信號S3給第一列的畫素電路。信號線L23耦接於位於第二列之畫素電路P21~P23，掃描驅動器810透過信號線L23提供第三信號S3給第二列的畫素電路。需說明的是，掃描驅動器810提供給第二列的畫素電路的第三信號S3相對於第一列的畫素電路的第三信號S3具有一相位延遲。信號線L12電性耦接於第一列之畫素電路及第二列之畫素電路，掃描驅動器810透過信號線L12提供給第二信號S2給第一列之畫素電路並提供第一信號S1給第二列之畫素電路。再者，資料驅動器820係用以提供資料電壓Data給畫素電路P11~P13、P21~P23。

第8B圖係依照本發明又一實施例繪示一種顯示 面板的示意圖。如圖所示，顯示面板800B包含畫素陣列，此畫素陣列包含複數個如前述實施例之畫素電路、信號線L11~L14、信號線L22~L24及信號線L31~L34。上述畫素電路分別以標號P11~P13、P21~P23、P31~P33表示，且畫素電路排列為第一列、第二列及第三列。詳細而言，畫素電路P11~P13位於第一列，畫素電路P21~P23位於第二列，而畫素電路P31~P33位於第三列。

第9圖係依照本發明再一實施例繪示一種如第8A 圖所示之顯示面板的畫素電路之示意圖。為說明第9圖所示之畫素電路的操作方式，請一併參閱第10A圖，其係依照本發明又一實施例繪示一種信號波形示意圖。第一列之畫素電路P11~P13之重置單元110用以根據低準位之第一信號S1於第一時段P_Rset重置電容C。接著，第一列之畫素電路P11~P13之補償單元120用以根據信號線L12提供的低準位之第二信號S2於第二時段P_comp對電容C進行補償。隨後，第一列之畫素電路P11~P13之寫入單元130用以根據信號線L13提供的低準位之第三信號S3於第三時段P_Data將資料電壓Data寫入電容C。然後，第一列之畫素電路P11~P13的開關單元150根據信號線L14提供的低準位之第四信號S4於第四時段P_EM導通開關單元150。此外，第10B圖係依照本發明另一實施例繪示一種信號波形示意圖。詳細而言，第10B圖係繪示出同時提供兩列畫素時之信號波形示意圖，兩列畫素的波形分別以(N)及(N-1)的方式標示，如圖所示，補償信號Comp(N-2)~Comp(N)間約相差 一個期間(phase)，掃描信號Scan(N-1)~Scan(N)間約相差兩個期間，而發光信號EM(N-1)~EM(N)間亦約略相差兩個期間。

在本實施例中，第一列之重置單元110可由上一 級之第一信號S1來控制，而不需獨立出一個信號來對其進行控制，以減少掃描驅動器810的輸出信號，進而節省成本。

在另一實施例中，第二列之畫素電路P21~P23之 重置單元110用以根據信號線L12提供的低準位之第一信號S1於第一時段P_Rset重置電容C。隨後，第二列之畫素電路P21~P23之補償單元120用以根據低準位之第二信號S2於第二時段P_comp對電容C進行補償。接著，第二列之畫素電路P21~P23之寫入單元130用以根據信號線L23提供的低準位之第三信號S3於第三時段P_Date將資料電壓Data寫入電容C。然後，第二列之畫素電路P21~P23的開關單元150根據信號線L24提供的低準位之第四信號S4於第四時段P_EM導通開關單元150。

在本實施例中，第二列之重置單元110可由上一 級之第二信號S2來控制，而不需獨立出一個信號來對其進行控制，諸如可由信號線L12來提供第二列之重置單元110所需的第一信號S1，以減少掃描驅動器810的輸出信號，進而節省成本。舉例而言，第二列之畫素電路所接收的第二信號S2可為補償信號Comp(N)，第三信號S3可為掃描信號Scan，第四信號S4可為致能信號EM，而第一信號S1可為上一級之補償信號Comp(N-1)，因此，在本實施例中不需獨立出第一信號S1來 控制第二列之畫素電路。需說明的是，第10A圖所示之信號波形圖較第2A圖及第6圖所示之信號波形圖多出一個時段P_Wait，此等待時段P_Wait是前一列的資料電壓Data，因此要避免不同列之畫素電路共用信號，而產生的雜訊干擾。

在又一實施例中，重置單元110、補償單元120、 寫入單元130、驅動單元140及開關單元150可採用N型電晶體來實作。在本實施例中，第一列之畫素電路P11~P13之重置單元110用以根據高準位之第一信號S1於第一時段重置電容C。 接著，第一列之畫素電路P11~P13之補償單元120用以根據第三信號線L12提供的高準位之第二信號S2於第二時段對電容C進行補償。隨後，第一列之畫素電路P11~P13的寫入單元130根據信號線L13提供的高準位之第三信號S3於第三時段將資料電壓Data寫入電容C。然後，第一列之畫素電路P11~P13的開關單元150根據信號線L14提供的高準位之第四信號S4於第四時段導通開關單元150。

在本實施例中，第二列之畫素電路P21~P23之重 置單元110用以根據信號線L12提供的高準位之第一信號S1於第一時段重置電容C。隨後，第二列之畫素電路P21~P23之補償單元120用以根據高準位之第二信號S2於第二時段對電容C進行補償。接著，第二列之畫素電路P21~P23之寫入單元130根據信號線L23提供的高準位之第三信號S3於第三時段將資料電壓Data寫入電容C。然後，第二列之畫素電路P21~P23的開關單元150根據信號線L24提供的高準位之第四信號S4於第四時段導通開關單元150。

由上述本發明實施方式可知，應用本發明實施例 具有下列優點。本發明實施例藉由提供一種顯示面板及其畫素電路，在各元件參數產生變異時，可藉以消除臨界電壓，避免臨界電壓之變異影響顯示面板，使顯示面板亮度均勻，而維持顯示面板之影像品質。此外，本發明特定實施例之顯示面板及畫素電路可改善補償電路於重置階段時，因電路配置及電性操作問題，而導致畫素誤發光，影響使用者之觀感的問題。

雖然上文實施方式中揭露了本發明的具體實施 例，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不悖離本發明之原理與精神的情形下，當可對其進行各種更動與修飾，因此本發明之保護範圍當以附隨申請專利範圍所界定者為準。

900‧‧‧發光單元

A、D、G、S‧‧‧端點

C‧‧‧電容

Data‧‧‧資料電壓

OVDD、OVSS‧‧‧電源電壓

S1~S4‧‧‧信號

T1~T5‧‧‧電晶體

Claims (14)

1. 一種畫素電路，包含：一發光單元；一電容，包含一第一端及一第二端；一第一電晶體，包含：一第一端，電性耦接於該電容之該第一端，並用以接收一重置電壓；一第二端，電性耦接於該電容的該第二端；以及一控制端，用以接收並根據一第一信號以將該重置電壓由該第一電晶體之該第一端傳送至該第二端；一第二電晶體，包含：一第一端，用以接收一電源電壓；一第二端；以及一控制端，電性耦接於該電容之該第二端，並用以根據該電容的該第二端所儲存之電壓而驅動該發光單元；一第三電晶體，包含：一第一端，電性耦接於該電容之該第二端；一第二端，電性耦接於該第二電晶體之該第二端；以及一控制端，用以接收並根據一第二信號以導通該第三電晶體；以及一第四電晶體，包含：一第一端，用以接收一資料電壓； 一第二端，電性耦接於該電容之該第一端；以及一控制端，用以接收並根據一第三信號以將該資料電壓由該第四電晶體之該第一端傳送至該第二端。
2. 如請求項1所述之畫素電路，更包含：一第五電晶體，包含：一第一端，電性耦接於該第二電晶體之該第二端；一第二端，電性耦接於該發光單元之陽極端；一控制端，用以接收並根據一第四信號以導通或關斷該第五電晶體。
3. 如請求項2所述之畫素電路，其中該第一電晶體用以根據低準位之該第一信號於一第一時段以將該重置電壓由該第一電晶體之該第一端傳送至該第二端，該第三電晶體用以根據低準位之該第二信號以將該第二電晶體之第二端與該電容之第二端於一第二時段導通，該第四電晶體用以根據低準位之該第三信號於一第三時段將該資料電壓由該第四電晶體之該第一端傳送至該第二端，該第五電晶體用以根據低準位之該第四信號於一第四時段導通該第五電晶體。
4. 如請求項1所述之畫素電路，更包含：一第五電晶體，包含：一第一端，電性耦接於該發光單元之陰極端；一第二端，電性耦接於該第二電晶體之該第二端； 一控制端，用以接收並根據一第四信號以導通或關斷該第五電晶體。
5. 如請求項4所述之畫素電路，其中該第一電晶體用以根據高準位之該第一信號於一第一時段以將該重置電壓由該第一電晶體之該第一端傳送至該第二端，該第三電晶體根據高準位之該第二信號以將該第二電晶體之第二端與該電容之第二端於一第二時段導通，該第四電晶體根據高準位之該第三信號於一第三時段將該資料電壓由該第四電晶體之該第一端傳送至該第二端，其中該第五電晶體用以根據高準位之該第四信號於一第四時段導通該第五電晶體。
6. 一種畫素電路，包含：一發光單元；一電容，包含一第一端及一第二端；一重置單元，電性耦接於該電容之該第一端及該第二端之間，用以根據一第一信號以重置該電容，使該電容之該第一端及該第二端的電壓皆為一重置電壓；一補償單元，電性耦接於該電容之該第二端及該重置單元，用以根據一第二信號以對該電容之該第二端進行補償，使該電容之該第二端的電壓為一電源電壓與一臨界電壓之第一電壓差；一寫入單元，電性耦接於該電容之該第一端及該重置單元，用以根據一第三信號以將一資料電壓寫入該電容之該第 一端，並耦合該重置電壓與該資料電壓之第二電壓差至該電容之該第二端，使該電容之該第二端的電壓為該第一電壓差與該第二電壓差之電壓和；以及一驅動單元，電性耦接於該電容之該第二端及該補償單元，用以根據該電容所儲存之該電壓和而驅動該發光單元。
7. 如請求項6所述之畫素電路，更包含：一開關單元，電性耦接於該驅動單元之該第二端與該發光單元之間，用以根據一第四信號以導通或關斷該開關單元。
8. 如請求項7所述之畫素電路，其中該重置單元用以根據低準位之該第一信號於一第一時段重置該電容，該補償單元用以根據低準位之該第二信號於一第二時段對該電容進行補償，該寫入單元用以根據低準位之該第三信號於一第三時段將該資料電壓寫入該電容，該開關單元根據低準位之該第四信號於一第四時段導通該開關單元。
9. 如請求項7所述之畫素電路，其中該重置單元用以根據高準位之該第一信號於一第一時段重置該電容，該補償單元用以根據高準位之該第二信號於一第二時段對該電容進行補償，該寫入單元根據高準位之該第三信號於一第三時段將該資料電壓寫入該電容，該開關單元根據高準位之該第四信號於一第四時段導通該開關單元。
10. 一種顯示面板，包含：一畫素陣列，包含複數個如請求項6所述之畫素電路，其中該些畫素電路排列為一第一列及一第二列；一第一信號線，電性耦接於位於該第一列之該些畫素電路，用以提供該些第一列的畫素電路的該第三信號；一第二信號線，電性耦接於位於該第二列之該些畫素電路，用以提供該些第二列的畫素電路的該第三信號，其中該些第二列的畫素電路的該第三信號相對於該些第一列的畫素電路的該第三信號具有一相位延遲；以及一第三信號線，電性耦接於該第一列之該些畫素電路及該第二列之該些畫素電路，用以提供該第一列之該些畫素電路之該第二信號與該第二列之該些畫素電路之該第一信號。
11. 如請求項10所述之顯示面板，其中該第一列之該畫素電路之該重置單元用以根據低準位之該第一信號於一第一時段重置該電容，該第一列之該畫素電路之該補償單元用以根據該第三信號線提供的低準位之該第二信號於一第二時段對該電容進行補償，該第一列之該些畫素電路之該寫入單元用以根據該第一信號線提供的低準位之該第三信號於一第三時段將該資料電壓寫入該電容。
12. 如請求項11所述之顯示面板，其中該第二列之該畫素電路之該重置單元用以根據該第三信號線提供的低準位之該第一信號於該第一時段重置該電容，該第二列之該畫 素電路之該補償單元用以根據低準位之該第二信號於該第二時段對該電容進行補償，該第二列之該畫素電路之該寫入單元用以根據該第二信號線提供的低準位之該第三信號於該第三時段將該資料電壓寫入該電容。
13. 如請求項10所述之顯示面板，其中該第一列之該畫素電路之該重置單元用以根據高準位之該第一信號於一第一時段重置該電容，該第一列之該畫素電路之該補償單元用以根據該第三信號線提供的高準位之該第二信號於一第二時段對該電容進行補償，該第一列之該畫素電路之該寫入單元根據該第一信號線提供的高準位之該第三信號於一第三時段將該資料電壓寫入該電容。
14. 如請求項13所述之顯示面板，其中該第二列之該畫素電路之該重置單元用以根據該第三信號線提供的高準位之該第一信號於該第一時段重置該電容，該第二列之該畫素電路之該補償單元用以根據高準位之該第二信號於該第二時段對該電容進行補償，該第二列之該些畫素電路之該寫入單元根據該第二信號線提供的高準位之該第三信號於該第三時段將該資料電壓寫入該電容。