TWI551042B

TWI551042B - 用於內插數位控制放大器增益的系統及方法

Info

Publication number: TWI551042B
Application number: TW099127284A
Authority: TW
Inventors: 羅伯特摩席斯; 雷利譚; 克里斯多夫漢娜
Original assignee: 達特公司
Priority date: 2009-08-14
Filing date: 2010-08-16
Publication date: 2016-09-21
Also published as: US8416019B2; US20110068867A1; TW201131967A; WO2011020106A1

Description

用於內插數位控制放大器增益的系統及方法

【交互參考之相關申請案】

本申請案係基於下述案件並主張其為優先權母案：以Robert W. Moses與Christopher M. Hanna為名於2009年8月14日申請之案名為「System and method for Interpolating Digitally-Controlled Amplifier Gain」的美國臨時專利申請案61/234,056，上述案件為本發明所共有且代理人備忘錄編號為56233-415(THTK-0031PR)。

本申請案亦與下述案件相關：以Gary K. Hebert為名並與本案同時申請之案名為「Area Efficient Programmable-Gain Amplifier」的美國專利申請案(尚未取得案號)，上述案件為本發明所共有且代理人備忘錄編號為56233-457(THAT-28)且主張以Gary K. Hebert為名於2009年8月14日申請且名為「Area Efficient Programmable-Gain Amplifier」的美國臨時專利申請案61/234,031作為優先權母案，其中申請案61/234,031的代理人備忘錄編號為56233-410(THAT-28PR)。

本申請案亦與下述案件相關：以Gary K. Hebert為名並與本案同時申請之案名為「Dynamic Switch Driver for Low Distortion Programmable Gain Amplifier」的美國專利申請案(尚未取得案號)，上述案件為本發明所共有且代理人備忘錄編號為56233-458(THAT-29)且主張以Gary K. Hebert為名於2009年8月14日申請且名為「Dynamic Switch Driver for Low Distortion Programmable Gain Amplifier」的美國臨時專利申請案61/234,039作為優先權母案，其中申請案61/234,039的代理人備忘錄編號為56233-411(THAT-29PR)。

本申請案亦與下述案件相關：以Robert Moses為名並與本案同時申請之案名為「System and method for Digital Control of Amplifier Gain with Reduced Zipper Noise」的美國專利申請案(尚未取得案號)，上述案件為本發明所共有且主張以Robert Moses為名於2009年8月14日申請且名為「System and method for Digital Control of Amplifier Gain with Reduced Zipper Noise」的美國臨時專利申請案61/234,056作為優先權母案，其中申請案61/234,056的代理人備忘錄編號為056233-0414(THTK-0030PR)。

上述申請案的所有內容係包含於此作為參考。

本發明係有關於用於內插數位控制放大器增益的系統及方法。

在數位控制類比增益的應用中可能會出現切換瞬變。當對類比信號作出近乎瞬時的增益變化而使得訊號中斷時，可能會出現瞬變。中斷可以有許多形式，包含：當增益自一位準突然變化至另一位準時，信號本身的階梯函數中斷；及因為FET系開關中的電荷注入而被加至信號的小短暫干擾。類比電路中的過衝及/或振鈴都可以使這兩種形式惡化。在高品質的音訊電路中，這些切換瞬變是不被接受的。

先前技術例如德州儀器的PGA2500可程式化增益放大器可對增益執行近乎瞬時的變化。在主機微控制器中的控制軟體通常藉著發送一序列的增益變化指令，在大增益設定變化(例如40 dB)間內插小增益步數(例如1 dB)。此指令序列係於疊代軟體迴圈或以時間為基礎的中斷服務常式中執行而需要大量的軟體經常負載。在具有許多音訊頻道的系統如具有32或更多輸入頻道的調音臺中，主機微控制器每秒必須要發送上千的更新以調整所有的頻道，這消耗了大量的軟體資源並導致了控制匯流排上的極大負載。

類似於德州儀器的PGA2500，市面上販售著來自許多供應商的具有切換電阻階梯衰減器的各種「數位控制的音量控制」積體電路產品。其中第一個是1991年問市的Cirrus CS3310。與PGA2500類似，CS3310使得增益(衰減)變化被限制在過零點，但其缺乏內部智慧，無法在不大幅增加微控制器硬體/軟體的情況下斜升大增益變化。

美國專利5,596,651(‘651專利)教示了一種利用乘法DAC來斜升增益變化的方法，乘法DAC在本質上是一種衰減器。‘651專利指出，用於斜升調整速度的時脈必須要具有一個預定的頻率。‘651專利並不允許增益變化被限制至過零點。因此，即便以小步數來斜升增益變化，這些變化可能會在音訊信號的峰值處發生而導致音訊瞬變，這是高品質的音訊電路所不能接受的。

美國專利6,405,093(‘093專利)敘述了一種在過零上作增益變化的方法。‘093專利並未教示內插增益步數的方法。‘093專利揭露了一種方法包含下列步驟，在當初始增益值與新增益值不匹配時藉由比較器致動過零檢測器，且當兩者匹配時使過零檢測器失能。類似先前技術，此類操作可導致音訊瞬變。

本發明的態樣與實施例解決了先述的問題。

本發明的一態樣為，藉著在大增益變化期間內插小增益步數而降低可聽度切換瞬變的系統與方法。

本發明的另一態樣包含：將增益變化限制至僅在信號過零期間發生以將中斷最小化。本發明的實施例在類比信號的過零序列上內插(斜升)增益變化。

本發明的另一態樣包含：根據非均勻(或虛擬隨機)時間增量而提供增益變化的增量(內插步數)。

在例示的實施例中，藉著在音訊前置放大器積體電路(IC)內部中施行此功能，可降低或消除微控制器控制硬體/軟體上的負擔。

自下列說明性實施例的詳細敘述、附圖及申請專利範圍，此些及其他元件、步驟、特徵、利益、優點將變得更清晰。

現在討論說明性的實施例。其他實施例可用以補充或用以替代。顯而易見或多餘的細節可被省略以節省空間或使說明更有效率。相反地，可在不使用所揭露的所有細節下施行某些實施例。

圖1顯示了根據本發明例示性實施例之用於內插數位控制放大器增益的系統/方法100。

下列為圖1中所示之實施例100的主要元件：音訊輸入101；可數位控制之增益電路102(放大器或衰減器)；音訊輸出103；時脈控制器120，將時脈提供至增益內插器；增益內插器130，計算初始值與一新值之間的中間增益步數並將此些步數施加至數位控制增益電路；過零偵測器140，當音訊輸出信號係接近過零點時發出一脈衝；及控制界面150，具有串列埠152並提供來自主機微控制器的系統控制。

圖2顯示圖1中所示之串列埠152的時序圖200。在圖中，CS 201代表晶片選擇信號，SCK 202代表序列時脈，DIN代表接收自串列埠152之DIN輸入的數據。

例示性實施例的一般操作

參考圖1-2，在系統/方法100的操作中，在101上輸入音訊信號，藉由增益電路102施加增益，並藉由103輸出結果。增益電路102的增益係由增益內插器130所設定，在每一來自時脈控制器120的時脈週期上，二進制向上/向下計數器在初始值(舊增益)與新值(新增益)間計數。時脈控制器120要不使來自過零偵測器140的過零脈衝通過，或者在特定時間期間內並未偵測到過零點時便使逾時脈衝通過。若增益內插器130失能時(在此情況下，新增益值會被簡單地載入至下一時脈上的增益內插器130輸出)過零偵測器致動而偵測一過零點，若增益內插器致動時過零偵測器致動而偵測有限數目的過零點(N)。

詳細的操作

閒置狀態

繼續參考圖1，在閒置狀態期間，在增益內插器130上的增益輸出(A)係等於來自控制界面150的增益輸入(B)。時脈控制器120的逾時功能及過零偵測器140為失能；因此沒有時脈會被輸出至增益內插器130。此閒置狀態會持續直到新增益被裝載至控制界面150為止。

控制界面的操作

在例示性實施例中，如圖1中所示，可包含串列周邊界面(SPI)的控制界面150係以如下方式操作。序列數據利用例如圖2中所示的時序圖而被裝載至串列埠152中，下列會再詳細說明。自DIN輸入所接收到的數據可被提供至雙緩衝串列轉並列位移暫存器151。此數據可包含至少兩位元欄位：致能內插器(INT_EN)的單一位元；及欲藉由增益內插器130前饋至增益電路102的二進制新增益值。在時序時脈信號(SCK，如圖2中的202)的升緣時，數據係藉由串列埠152而被時計進入並列位移暫存器151的第一(或輸入)緩衝中；並在圖2中的晶片選擇(201)升緣時，被閂鎖至151的輸出(或第二)緩衝中。CS的此升緣亦連接至過零偵測器140的過零偵測器起始(ZCDSTART)引腳，這起始了其操作。

過零偵測器的操作

過零偵測器140可用以偵測一個過零點(例如，當增益內插器130失能時)，或偵測當自多工器(MUX)144將計數值載入向下計數器143而致能增益內插器130時的更多過零數目N(例如63)。MUX 144的選擇(S)輸入係由過零計數(ZCDCNT)輸入所控制，過零計數(ZCDCNT)輸入係連接至由控制界面150所輸出的內插器致能(INT_EN)控制位元輸出。由於此配置，當INT_EN=0時，MUX 144選擇計數1(增益內插器130係失能)。當INT_EN=1時，MUX 144選擇「N」(增益內插器130係致能)。當向下計數器143的LD輸入為低檔時，MUX 144輸出之過零(「1」或「N」)會被載入至二進制下向計數器143。LD信號是串列埠152晶片選擇(CS)信號(圖2中的201)的延遲版本，其在新數據已被載入控制界面150之位移暫存器151後進行低至高的轉變。時間延遲145確保向下計數器143的LD輸入維持在低檔足夠長的時間，以在LD信號變高之前，使得雙緩衝位移暫存器151輸出的內插器致能(INT_EN)INT_EN位元輸出能夠達到MUX 144的選擇(S)輸入並使得MUX 144能夠接著將計數值輸出至向下計數器143數據輸入(D)端。

如圖1中所示，向下計數器143的輸出被施加至比較器142而將其與「0」作比較。若比較器142的「A」與「B」輸入相等則比較器142的「A=B」輸出端顯示低檔，若其輸入不等則顯示高檔。比較器142的輸出端係連接至視窗比較器141的Enable(EN)輸入。因此，當向下計數器143的輸出為非零時，視窗比較器141被致能。

當被致能且其音訊輸入接近零(例如，在5 mV內)時，視窗比較器141會輸出邏輯高檔，當音訊輸入不接近零時輸出邏輯低檔。向下計數器143被視窗比較器141所輸出的脈衝正緣所觸發。因此，過零偵測器140輸出過零脈衝直到向下計數器143下數至0，然後其會失能。

由增益內插器130致能時所訂出的過零數目通常會等於增益內插器130能夠產生的最高可能步數的數目(例如，在極端的實施例中的63)，如此能確保增益內插器130能夠完成其一連串的步數但卻不會致能不必要的更多過零。由於過零偵測器會將雜訊發送到音訊信號路徑中，因此期望將過零偵測器的操作限制在最短的可能時間範圍內。

增益內插器的操作

如圖1中所示，增益內插器130輸入來自控制界面150的新增益值，並在自時脈控制器120接收的時脈上自其現行狀態「斜升」至此新值。增益內插器130的輸出會被施加至增益電路102的增益數位控制埠。

增益內插器130的核心處有二進制向上/向下計數器132，當其「UP」輸入為邏輯高檔時會向上計數或當其「DN」輸入為邏輯高檔時會向下計數。當時脈出現且作動-低檔「LD」輸入為低檔時，向上/向下計數器132會將數據輸入(D)載至其輸出(Q)。LD輸入係連接至控制界面150所輸出的INT_EN位元輸出端，因此當斜升失能時，新增益值會直接被載入至增益內插器130的輸出Q。向上/向下計數器132的輸出是被施加至增益電路102的新增益設定。向上/向下計數器132的UP與DN輸入係自比較器131接收，比較器131比較GainIn埠上所接收到的新增益與向上/向下計數器132所輸出的現行增益。比較器131根據輸入至其「A」與「B」輸入上的值來輸出在「A=B」、「A<B」或「A>B」輸出上的邏輯高檔。因此，向上/向下計數器132會一直計數(發生內插)直到其輸出等於自控制界面150所接收到的新增益值為止，然後其停止。

比較器131的「A=B」輸出被輸出至時脈控制器120，作為內插功能是作動或閒置(邏輯低檔=作動，邏輯高檔=閒置)的指標。此致動了時脈控制器120的逾時功能，故可在沒有來自過零偵測器140之脈衝的情況下將時脈脈衝發送至向上/向下計數器132。

時脈控制器的操作

繼續參考圖1，時脈控制器120接收來自過零偵測器140的脈衝且讓其通過，並在特定時間窗口範圍內未接收到過零脈衝時製造「逾時」時脈脈衝。此可確保增益內插器130在有或無過零脈衝的情況下皆走完其增益步數。確實，在過零功能失能或無音訊信號時，逾時功能可作為「內部時脈產生器」。如下面圖7-8的詳細敘述，可存在選擇性的時脈隨機產生器114。

過零脈衝在時脈控制器120的時脈輸入(CLKIN)上被接收並被施加至兩輸入的邏輯OR閘極122的第一輸入。若OR閘極122的第二輸入為低檔，OR閘極122會讓自過零偵測器140所接收的過零脈衝通過到達增益內插器130。OR閘極122的第二輸入是由緩衝125器所供給，緩衝器125的輸入係連接至經由電阻器126所充電的電容器121。在其初始未充電狀態時，電容器121將緩衝器125的輸入維持在接近0伏，因此緩衝器125輸出邏輯低檔。當電容器121充電至等於緩衝器125之最小高輸入電壓閾值的電壓時，緩衝輸出邏輯高檔。當三態緩衝器124的致能埠為高檔時，其會迅速地使電容121放電。

三態緩衝124的致能埠係由另一兩輸入OR閘極123的輸出所控制。OR閘極123的輸入係連接至逾時致能(TOE)及時脈輸出(CLKO)信號。當增益內插器130為閒置時，作動低檔TOE信號呈現高檔，如此在增益內插器為閒置時能避免電容器121充電，由於電容器121永遠無法充電因此有效地使逾時功能失能。當TOE信號為低檔(增益內插器130為作動)時，OR閘極123的輸出會跟隨CLKO輸入。因此，每次在CLKO上產生自低檔至高檔的轉變時，電容器121是在放電狀態且逾時功能被重置。若在電容器121充電前於CLKIN埠上接收到過零，則此過零會通過CLKO埠且逾時功能會被重置。若在電容器121充電前於CLKIN埠上未接收到過零，逾時功能會強迫在CLKO上進行自低檔至高檔的轉變，其接著會強迫電容器121被放電而導致CLKO上的短逾時時脈脈衝。如此，時脈控制器120確保過零脈衝(當過零偵測器140為作動時)或逾時脈衝(當TOE致能時)被輸出至增益控制器130。

圖3顯示根據本發明之例示性實施例之另一增益控制系統300的電路圖。類似於圖1之系統100，系統300包含增益內插器310、時脈控制器320與過零偵測器330(控制I/F係由SPI 308所表示)。亦顯示音訊信號輸入301、Vcc 303與BSY信號。

時脈控制器320接收BSY信號302與ZCDCLK信號304並產生TRC信號311、TRCCLK信號306以將GAIN UPDATE信號提供至增益內插器310。時脈控制器320可包含如所示的三態緩衝器、第二緩衝器、OR閘極及NOR閘極。

繼續參考圖3，過零偵測器330包含ZCD電路331、多工器332、向下計數器333與比較器334-335。元件位址304-305被輸入至比較器335。

圖4顯示與圖3之系統300的兩不同操作情況相關的兩時序圖A與B。

對於圖4A中所示的第一情況，音訊過零被偵測到(ZCDCLK 309具有作動脈衝)。在此情況下，在過零點上發生增益更新。此狀況可被總結如下：BSY 302為低檔，將TRC電容器307維持在放電狀態。當ZCDEN 308為低檔時，ZCD電路失能(將ZCDCLK保持在閒置或低檔)。GAIN LOAD的升緣閂鎖NEW GAIN值、將BSY與ZCDEN設定為作動高檔。由於音訊過零被偵測到，ZCDCLK具有作動脈衝，因此TRC電容器藉由此些脈衝而放電、在ZCDCLK脈衝上發生GAIN更新。當CURRENT GAIN已升至NEW GAIN(或自一值藉由離散步數而移動至另一值)時，BSY 302變為低檔。當向下計數器到達零(例如，63 ZCDCLK脈衝)時，ZCDEN變為低檔。

對於圖4B中所示的第二情況，音訊過零未被偵測到(ZCDCLK 309不具有作動脈衝)。在此情況下，在TRC信號逾時上發生增益更新。在此狀況下BSY 302為低檔，將TRC電容器307維持在放電狀態。當ZCDEN 308為低檔時，ZCD電路變得失能(將ZCDCLK保持在閒置或低檔)。GAIN LOAD的升緣閂鎖NEW GAIN值、將BSY 302與ZCDEN 308設定為作動(高檔)。由於音訊過零未被偵測到，ZCDCLK為閒置，因此TRC電容器307被充電及放電、在時間-RC(TRCCLK)脈衝311上發生GAIN更新(如電阻器314與電容器307所設定)。當CURRENT GAIN 312已升至(改變至)NEW GAIN 313值時，BSY 302信號變為低檔。由於並無ZCDCLK脈衝，因此ZCDEN 308維持在高檔。

根據圖1-4的實施例可如所述有效地內插增益步數，但在某些情況下可能會為輕微的缺點所苦。在高頻(例如20 kHz)音訊信號存在時，作為增益內插器例如圖1之增益內插器130之時脈的過零脈衝可能會發生在高頻。此類高頻時脈可能會使增益內插器作快速的增益改變，如此一來抵消了增益改變緩慢斜升的優點。在如下所述的例示性實施例中，為了克服此問題，接受了在每一過零前導入最小逾時的手段。

圖5顯示了根據本發明另一實施例，使用狀態機且用於內插數位控制放大器增益的內插增益控制系統/方法500。根據圖5之實施例的核心特徵為存在一逾時期間(選定的等待期間)，然後針對每一斜升步數尋找過零。這使得斜升移動得更慢，這可能有利(很快的斜升已不再是斜升，因此失去了其價值)。由於此動態，此類實施例可被稱為「延遲過零」實施例。

系統/方法500的作用方式類似於圖1的系統/方法100；圖5中所示與圖1相同的特微/元件係以類似的標號(之前針對圖1所述)代表。主要差異為時脈控制器120的不同配置，時脈控制器120在此實施例中包含狀態機527。

在操作中，在每一斜升步數之及在過零時脈到達內插器之前，具有狀態機527的時脈控制器120等待一段最小的逾時(minTO)時間。若maxTO發生(等於圖1之TRCCLK逾時功能)，這導致在沒有ZC的情況下一時脈會被發送至內插器。此操作亦在圖6中由泡泡圖600所顯示。

如圖1中所示，本發明的實施例可選擇性地包含時脈隨機產生器114，其係用以將接收自時脈控制器120的週期性時脈(脈衝序列)轉換為更不均勻(或雜訊)的時脈信號，藉此有效地隨機化增益內插器如圖1的增益內插器130所產生的增益變化率。

例如，在圖7中於720處顯示更多細節的時脈隨機產生器可包含具有複數暫存器722的線性反饋位移暫存器(LFSR)，暫存器722係用以「丟棄」週期脈衝串列中的時脈脈衝，暫存器722被施加至輸入724以使得726處的輸出呈現虛擬隨機時脈輸出的形式。LFSR為位移暫存器，其輸入位元為其先前狀態的函數。藉著小心地選擇取自位移暫存器的階數(tap)並將其施加至(由XOR閘極728所提供的)互斥OR功能並將XOR閘極728的輸出饋送至位移暫存器的輸入724，LFSR可產生一長序列的位元。若自0至1(或自1至0)的轉變被用來作為時脈邊緣，則此虛擬隨機序列將具有「隨機時脈」的功能。此作法的優點在於，週期脈衝串列「參考時脈」可藉由系統中的任何時脈源所產生(例如，與其他系統時脈同步以最小化系統雜訊層的「節拍」)，或其甚至可為來自過零偵測器的一系統脈衝。

額外參考圖1，在一般的增益變化情況中，增益內插器130具有一初始設定(例如，20dB)。在數位控制輸入(GAIN_IN)處提供新增益設定，使得計數器132在朝向新增益設定前進時行經一序列的中間值(例如，以1dB為步數朝向新值60dB)。對於使用隨機產生器的實施例而言，此些中間增益步數的每一步皆在時脈隨機產生器114所輸出的時脈信號的升緣或降緣上執行。因此，以非均勻的速率作增益變化，且任何信號中斷會較不明顯，例如在將增強的類比信號提供至音訊揚聲器的情況下會得到較像是小短雜訊音爆的聲音而非嗡嗡聲。

圖8顯示了另一實施例，其時脈隨機產生器800包含雜訊鎖相迴路。在圖8中，被輸入至PLL 838的週期時脈輸入840會被施加至相偵測器842的一輸入。相偵測器842的輸出會被施加至迴路濾波器844。迴路濾波器844的輸出會被施加至信號加總器846，其將自雜訊源848所接收的雜訊信號加到來自迴路濾波器844的信號上。接著，加總後的信號會被施加至電壓控制振盪器(VCO)850而提供輸出852。在一反饋路徑中此輸出會被提供至除頻器854，其將其輸出提供至相偵測器842的第二輸入。在一般的鎖相迴路(PLL)配置中，PLL提供一個能追蹤輸入時脈信號的輸出時脈信號。將雜訊加到電壓控制振盪器(VCO)850的輸出會對輸出時脈信號引發抖動(隨機性)，因此使時脈信號更隨機。由於輸出時脈信號的邊緣時間點會決定增益變化何時發生，因此在852處的抖動時脈輸出會使得增益變化在隨機變化的時間點處發生。

因此本發明的實施例可提供優於先前技術的改善及/或優點。例如，實施例可用於內插增益步數，其可減少非期望的音訊效果。本發明的例示性實施例可使用麥克風前置放大器，其相對於衰減器在本質上為一放大器。又，本發明的實施例允許斜升(內插器)被本質上非決定性的音訊過零點所觸發。此外，本發明的實施例允許增益變化為過零點所限制，減少非期望的音訊效果。又，本發明的實施例可規定，當載入新增益值時(初始值與新增益值是否匹配)致能零點偵測器，且在預定有限數目的時脈週期後使零點偵測器失能。

此外，本發明的實施例可提供數位控制增益電路，其具有在大增益變化期間內插中間增益步數的機載工具。根據本發明的增益內插器可選擇性地被例如過零點、振盪器(例如RC振盪器)或延遲過零點所觸發。本發明對內插前置放大器增益的技術亦可被應用至其他參數例如濾波器值、聲音平衡/左右相位(pan)控制等。此外，如上所述，本發明的實施例可使用隨機化(或虛擬隨機化)的增益步數斜升以更進一步地緩和已放大之類比信號上的有害信號作用。

熟知此項技藝者應瞭解，超出本文明確敘述的其他實施例亦落在本發明的範疇內。例如，雖然本文中所述的增益內插器使用了具有各種配置的時脈控制器，但在其他實施例中可使用一般或特定用途的振盪器。在例示性的實施例中，可使用電壓控制振盪器(VCO)將脈衝發送至增益內插器。

熟知此項技藝者應瞭解，本發明的實施例及/或實施例的部分可在電腦可讀儲存媒體(例如硬體、軟體、軔體或其任何組合)中施行或利用其加以施行，並可分散於一或多個網路中。本文中所述的步驟或操作(或其部分)包含了用以推導、學習或計算本發明實施例所使用及/或產生的公式及/或數學模型，上述步驟或操作可由一或多個適合的處理器如中央處理單元(CPUs)所處理或由任何適合語言(與機器相依或與機器不相依)型式的適合編碼/指令所施行。

上面討論的元件、步驟、特徵、利益與優點只是說明性的。其本身與其相關的討論皆不欲以任何方式限制本發明的保護範圍。亦可考慮許多其他的實施例。此些包含了具有較少、額外及/或不同元件、步驟、特徵、目的、利益與優點的實施例。此些亦包含了元件及/或步驟以不同方式及/或順序安排的實施例。

除非另外指出，否則所有在本文中及申請專利範圍中所述的量測值、數值、等級、位置、強度、尺寸及其他規格皆為近似數值而非精準數值。其意在給定一個合理的範圍，這個合理範圍係與其相關功能及其相關領域中的慣例相符。在本文中所引用的所有文獻、專利、專利申請案及其他公開文件皆包含於此作為參考。

當在申請專利範圍中使用「裝置，用以...或用以....的裝置」時，其意在且應被解讀為包含已揭露的對應結構與材料及其等效物。類似地，當在申請專利範圍中使用「步驟，用以...或用以....的步驟」時，其意在且應被解讀為包含已揭露的對應動作及其等效動作。在申請專利範圍中未使用到此些表達方式時，申請專利範圍意不在且不應被解讀為被限制在任何對應的結構、材料或動作或其等效物。熟知此項技藝者應瞭解，下列附屬申請專利範圍的標的可以任何方式相互組合並添加至一或多個獨立申請專利範圍。

無論在申請專利範圍中是否加以引述，所有所述或所示之內容意不在或不應被解讀將任何特定元件、步驟、特徵、目的、利益、優點或等效物貢獻予公眾。本發明的保護範圍僅由下列的申請專利範圍所限制。當參照本案說明書及之後的審查歷史來解讀申請專利範圍時，其範圍意在且應被解讀為：具有語言尋常意義所允許的廣度並包含所有結構與功能的等效物。

CS 201．．．晶片選擇信號

CLKIN．．．時脈輸出

DIN．．．接收自串列埠152之DIN輸入的數據

INT_EN．．．內插器致能

SCK 202．．．序列時脈

ZCDCNT．．．過零計數

ZCDSTART．．．過零偵測器起始

100．．．系統/方法

101．．．音訊輸入

102．．．可數位控制之增益電路

103．．．音訊數出

114．．．時脈隨機產生器

120．．．時脈控制器

121．．．電容器

122．．．邏輯OR閘極

123．．．邏輯OR閘極

124．．．三態緩衝器

125．．．緩衝器

126．．．電阻器

130．．．增益內插器

131．．．比較器

132．．．向上/向下計數器

140．．．過零偵測器

141．．．視窗比較器

142．．．比較器

143．．．向下計數器

144．．．多工器

145．．．時間延遲

150．．．控制界面

151．．．雙緩衝串列轉並列位移暫存器

152．．．串列埠

300．．．系統

301．．．音訊信號輸入

303．．．Vcc

304．．．ZCDCLK信號

305．．．元件位址

306．．．TRCCLK信號

307．．．TRC電容器

308．．．ZCDEN

309．．．ZCDCLK

310．．．內插器

311．．．TRC信號

312．．．CURRENT GAIN

313．．．NEW GAIN

320．．．時脈控制器

330．．．過零偵測器

331．．．ZCD電路

332．．．多工器

333．．．向下計數器

334-335．．．比較器

500．．．系統/方法

507．．．狀態機

722．．．暫存器

724．．．輸入

726．．．輸出

728．．．XOR閘極

800．．．時脈隨機產生器

838．．．PLL

840．．．週期時脈輸入

842．．．相偵測器

844．．．迴路濾波器

846．．．信號加總器

848．．．雜訊源

850．．．電壓控制振盪器(VCO)

852．．．輸出

854．．．除頻器

圖示揭露說明性的實施例，但並未顯示所有實施例。其他實施例可用以補充或用以替代。顯而易見或多餘的細節可被省略以節省空間或使說明更有效率。相反地，可在不使用所揭露的所有細節下施行某些實施例。當不同圖示中顯示相同的標號時，此些標號代表相同或類似的元件或步驟。

圖1顯示根據本發明例示性實施例之用於內插數位控制放大器增益的系統與方法的方塊圖。

圖2顯示圖1中所示之串列埠的時序圖。

圖3顯示根據本發明例示性實施例之用於內插數位控制放大器增益的另一系統。

圖4顯示圖3之系統在兩不同操作條件下的兩時序圖。

圖5顯示根據本發明另一實施例之用於內插放大器增益並使用狀態機的增益控制系統/方法。

圖6顯示圖5之狀態機的狀態圖。

圖7顯示根據例示性實施例之時脈隨機產生器，其包含用以提供虛擬隨機時脈信號的線性反饋移位暫存器(LFSR)。

圖8顯示了利用雜訊鎖相迴路的時脈隨機產生器。

雖然在圖示中顯示了特定實施例，但熟知此項技藝者應瞭解，所示之實施例只是說明性，在本發明的範疇內可想像及施行所示者的各種變化及文中所述的其他實施例。