TWI539271B - 用於在低電力睡眠模式中無須中央處理單元介入之外部裝置電力控制的電路裝置及方法 - Google Patents

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Description

用於在低電力睡眠模式中無須中央處理單元介入之外部裝置電力控制的電路裝置及方法
本發明係關於積體電路裝置，且更特定言之係關於當在低電力睡眠模式中時積體電路裝置之電力節省。
此申請案主張美國臨時專利申請案系列第61/296,947號共同擁有之優先權；申請於2010年1月21日；由Michael Simmons及Michael Catherwood提出；名為「External Device Power Control During Low Power Sleep Mode Without Central Processing Unit Intervention」，且因此出於所有目的以引用的方式併入本文中。
在當前低電力模式(睡眠、深度睡眠等)中，存在使一積體電路裝置自一低電力模式喚醒之各種方法。一此方法係透過使用一外部「喚醒」信號(通常係一改變用途之中斷輸入)。然而，當該積體電路裝置在其低電力模式中時此需要喚醒信號源處於開啟狀態，導致一總系統電力消耗大於所需。
解決上述問題，且無須主邏輯電路(例如，可在一低電力、深度睡眠模式中之處理器)介入而藉由週期性地使一(諸個)外部裝置喚醒而達成其他及進一步優點。此特徵可用例如(但不限於)使用一簡化2通道脈衝寬度調變(PWM)相同功能之既有低電力模式計時器(例如，即時時鐘及行事曆(RTCC)、監視計時器(watchdog timer，WDT)、深度睡眠WDT、通用計時器等)而完成。由此可提供此一週期性電力開啟(喚醒)至一外部裝置(例如，溫度感測器)，等待其啟動且變得穩定，取樣其「喚醒」輸出信號，且接著再次關閉電力，此等均不再需要在一數位裝置中之主電路邏輯保持一低電力模式。
根據本發明之一特定實例實施例，一種積體電路數位裝置判定一外部裝置之控制及狀態判定，而無關於何時該數位裝置在一低電力睡眠模式中，該積體電路數位裝置包括：一數位處理器，其具有一喚醒輸入，當施加一第一邏輯位準至該喚醒輸入時，該喚醒輸入使該數位處理器自一睡眠模式喚醒至一可操作模式，且當施加一第二邏輯位準至該喚醒輸入時，該喚醒輸入不會使該數位處理器喚醒；一電力開啟計時器，其耦合至一外部裝置，其中該電力開啟計時器引起該外部裝置在一第一時段期間進入一可操作模式；一樣本計時器，其中該樣本計時器引起在一第二時段期間來自該外部裝置之一輸出施加至該處理器之該喚醒輸入，其中在該第二時段期間若該外部裝置之輸出係在該第一邏輯位準處，則該處理器使該可操作模式喚醒；且若該外部裝置之輸出係在該第二邏輯位準處，則該處理器仍在該睡眠模式中。
根據本發明之另一特定實例實施例，一種積體電路混合信號裝置判定一外部裝置之控制及狀態，而無關於何時該混合信號裝置在一低電力睡眠模式中，該積體電路混合信號裝置包括：一數位處理器，其具有一喚醒輸入，當施加一第一邏輯位準至該喚醒輸入時，該喚醒輸入使該數位處理器自一睡眠模式喚醒至一可操作模式，且當施加一第二邏輯位準至該喚醒輸入時，該喚醒輸入不會使該數位處理器喚醒；一比較器，其具有耦合至一外部裝置之一類比輸出之一第一輸入；一電壓參考，其具有連接至該比較器之一第二輸入之一參考電壓輸出；一電力開啟計時器，其耦合至該外部裝置，其中該電力開啟計時器引起該外部裝置在一第一時段期間進入一可操作模式；一樣本計時器，其中該樣本計時器引起在一第二時段期間來自該比較器之一輸出施加至該處理器之該喚醒輸入，其中在該第二時段期間若該外部裝置之該類比輸出大於該參考電壓輸出，則該處理器喚醒至該可操作模式；且若該外部裝置之類比輸出等於或小於該參考電壓輸出，則該處理器仍在該睡眠模式中。
根據本發明之另一特定實例實施例，一種無須使一積體電路裝置之數位電路自一低電力睡眠模式喚醒而節約一外部裝置電力且監測該外部裝置之狀態之方法包括下列步驟：在一第一時段期間自一電力開啟計時器施加電力至一外部裝置；在一第二時段期間比較來自該外部裝置之一輸出與來自一樣本計時器之一參考值，該第二時段在該一第一時段已開始後開始；其中在該第二時段期間若該外部裝置之輸出大於該參考值，則一積體電路裝置之數位電路喚醒至一可操作模式；及若該外部裝置之輸出等於或小於該參考值，則一積體電路之該等數位電路仍在一睡眠模式中。
本發明之一更完整理解可藉由參考結合所附圖式之以下描述而獲取。
雖然本發明易於以多種修改及替換形式呈現，其特定實例實施例已顯示於圖式中並將於本文中予以詳細描述。然而應瞭解，本文之特定實例實施例之描述並非旨在將本發明限制於本文所揭示之特定形式，恰相反，本發明係欲涵蓋所附請求項所界定之全部修改及其等效物。
現在參考圖式，其示意繪示一實例實施例之該等細節。在該等圖式中相同元件將由相同數字代表，且相似元件將由具有一不同小寫字母後綴之相同數字代表。
參考圖1，其描繪一先前技術數位裝置之一示意方塊圖及一外部裝置操作之一時序圖，該數位裝置具有一睡眠模式及耦合至該數位裝置且經調適用於喚醒該數位裝置之該外部裝置。一數位裝置102包括一處理器104、耦合至該處理器104之一記憶體106及一低電力計時器108，例如，監視計時器(WDT)、即時時鐘及行事曆(RTCC)等。一外部裝置112透過在一積體電路封裝(未顯示)上之一外部輸入節點110耦合至該數位裝置102。
該數位裝置102可藉由該低電力計時器108及/或在該輸入節點110處來自該外部裝置112之一邏輯位準變化而自一睡眠模式回至一可操作模式。不論使用任一方法，該數位裝置102均將回到較高電力使用可操作模式。當使用該低電力計時器108來喚醒該處理器104及其他必要邏輯(例如，記憶體106)時，該處理器104將取樣該節點110之邏輯狀態以自該外部裝置輸出邏輯狀態判斷是否已偵測到或發生一事件(例如，溫度、壓力、濕度、pH、電流、電壓等)。或者，該處理器104等仍可在一低電力睡眠模式中直至由在該節點110處來自該外部裝置112之輸出之一邏輯狀態變化直接叫醒，如在圖1之時序圖(b)中所示。
然而，使用喚醒該處理器104之任一方法仍需該外部裝置112持續保持在一可操作電力消耗狀態中。可作為感測器之一些外部裝置112僅需週期性地(例如，一分鐘一次或更久等)指示經監測之數據及/或狀態。因此，持續維持該外部裝置112之可操作狀態在電力消耗上最為浪費。在電池供電應用中，電力消耗係關鍵的。
參考圖2，其描繪根據本發明之一特定實例實施例之具有一睡眠模式、電力開啟及樣本計時器及一外部裝置之一積體電路數位裝置之一示意方塊圖及其之操作之一時序圖，該外部裝置之準時操作及事件監測係在該數位裝置上受控。用該外部裝置112節約電力之一更好方法係使其進入一睡眠模式或完全關閉其之操作，例如，將其電力移除，接著僅適時週期性地啟動該外部裝置112，且其後判定由該外部裝置112監測之事件是否已發生。此特別方法係藉由顯示於圖2中之該數位裝置202完成的。
該數位裝置202包括一數位處理器204、耦合至該數位處理器204之一記憶體206、一電力開啟計時器224、一樣本計時器214及一「及(AND)」閘220。在操作上，該電力開啟計時器224將藉由將節點216拉至一邏輯低(VSS)來啟動(接通)該外部裝置112使得電力被施加至該外部裝置112。將直接施加等效電力(VDD)自該節點216至該外部裝置112之該VDD節點。
一旦已供電至該外部裝置112，則其將完成其欲完成的任何事，例如，測量一處理變數：溫度、壓力、振動等。接著一旦該外部裝置112已變得充分可操作(例如，在穩定、自我校準等後)，可用該樣本計時器214取得該外部裝置112之輸出狀態之一樣本。當取得此樣本時，若該外部裝置112之輸出需要將該數位處理器204帶回至一可操作模式，則將施加一喚醒信號212自該「及(AND)」閘220至該處理器喚醒輸入，例如，一中斷輸入。該電力開啟計時器224、該樣本計時器214及該「及(AND)」閘220可無關於在該睡眠模式中之該數位裝置202之任意其他電路而操作。此外，該電力開啟計時器224、該樣本計時器214及該「及(AND)」閘220可為經調適而以一最小電力量操作之極低電力電路。該數位裝置202可為一微控制器、一微處理器、一數位信號處理器、一特殊應用積體電路(ASIC)、一可程式化邏輯陣列或閘陣列等。
顯示於圖2中之時序圖(b)描繪用於節約該外部裝置112之電力且適時引起該數位裝置202之一喚醒之前述事件序列。施加電力216至該外部裝置112。接著若一事件210在該樣本214時間期間發生，則施加一喚醒信號212至該數位處理器204之一輸入，且經偵測之該事件係根據在該記憶體206中之軟體/韌體程式處理。
考量且在本發明之範疇內該樣本計時器214可同時充當該電力216以施加至該外部裝置112。若不存在該外部裝置112所需之安定或穩定時間，例如，一乾接觸開關(限度、壓力等)，則該樣本計時器214可不必延遲。亦可存在由該處理器204取得之一整體或多個樣本使得該樣本計時器214不必在該外部裝置112之初始啟動後延遲確證。
參考圖3，其描繪根據本發明之另一特定實例實施例之具有一睡眠模式、電力開啟計時器及樣本計時器及一外部裝置之一積體電路混合信號裝置之一示意方塊圖及其之操作之一時序圖，該外部裝置之準時操作及事件監測係在該混合信號裝置上受控。用該外部裝置312節約電力之一更好方法係使其進入一睡眠模式或完全關閉其之操作，例如，將其電力移除，接著僅適時週期性地啟動該外部裝置312，且其後判定由該外部裝置312監測之一事件是否已發生。此方法係藉由顯示於圖3中之混合信號裝置302而完成。
該混合信號裝置302包括一數位處理器204、耦合至該數位處理器204之一記憶體206、一電力開啟控制計時器224、一樣本計時器214、一比較器320及一電壓參考322。在操作上，該電力開啟計時器224將藉由將該節點216拉至一邏輯低(VSS)來啟動(接通)該外部裝置312使得電力被施加至該外部裝置312。將直接施加等效電力(VDD)自該節點216至該外部裝置312之該Vdd節點。在操作上，該電力開啟計時器224可施加操作電壓至該比較器320及/或該電壓參考322以在電力使用中進一步節省。該外部裝置312之類比輸出可具有任意數目之類比值，其等代表被測量值。該比較器320將比較來自該外部裝置312之類比值(例如，電壓)與來自該電壓參考322之一電壓。來自該電壓參考322之該參考電壓可透過該數位處理器204程式化(未顯示)。
一旦已供電至該外部裝置312，則其將做其欲做的任何事，例如，測量一處理變數：溫度、壓力、振動等。接著該外部裝置312之類比輸出之一樣本可與來自該電壓參考322之參考電壓在該比較器320中比較。接著一旦該外部裝置312已變得充分可操作(例如，在穩定、自我校準等之後)，則該比較器320之一輸出係藉由該樣本計時器214予以啟用。當取得此樣本時，若來自該外部裝置312之輸出的所取樣之類比值大於來自該電壓參考322之參考電壓，則該數位處理器204可被帶回至一可操作模式。將施加一喚醒信號212自該比較器320至該處理器喚醒輸入，例如，一中斷輸入。該電力開啟計時器224及該樣本計時器214可無關於在該睡眠模式中之該混合信號裝置302之任意其他電路而操作。此外，該電力開啟計時器224、該樣本計時器214、該電壓參考322及/或該比較器320可為經調適以一最小電力量操作之極低電力電路。
該混合信號裝置302可為具有數位電路及類比電路之一微控制器、一微處理器、一數位信號處理器、一特殊應用積體電路(ASIC)、一可程式化邏輯陣列或閘陣列、一數位信號處理器(DSP)等。
顯示於圖3中之時序圖(b)描繪用於節約該外部裝置之電力且當適當時引起該數位裝置之一喚醒之前述事件序列。首先施加電力216至該外部裝置312。接著，一事件210可在該樣本214之一時間期間在該外部裝置312之輸出處發生。若一事件210在該樣本214之時間期間發生，則施加一喚醒信號212至該數位處理器204之一輸入且經偵測之該事件係根據在該記憶體206中之該軟體/韌體程式處理。
考量且在本發明之範疇內，該樣本計時器214可同時如該電力316啟動以施加至該外部裝置312。舉例而言，由該處理器204取得之整體或多個樣本將不需要該樣本計時器214在該外部裝置312啟動後之延遲確證。
參考圖4，其描繪根據本發明之特定實例實施例之圖2及圖3之電路之一示意方塊圖，該等電路具有由該積體電路裝置控制且供應電力至該外部裝置之一電力中繼繼電器(power interposing relay)。當該外部裝置312需要超過該裝置302(202)之電力處理能力之電力損耗時，則可使用一電力中繼繼電器422以供應電力VDD至該外部裝置312。該電力中繼繼電器422可為一電動機械開關或電子開關，例如，電力電晶體。
雖然本發明之實施例已參考本發明之實例實施例而描繪、描述及界定，但是此等參考不意味對本發明之一限制，且未推斷出此限制。所揭示之標的可在形式及功能上存在相當的修改、替代及等效物，如熟習相關技能及獲益於本發明者之普通技術者所瞭解。所描繪及描述之本發明之實施例僅係實例，且非本發明之範疇之詳盡內容。
102．．．數位裝置
104．．．處理器
106．．．記憶體
108．．．低電力計時器
110．．．外部輸入節點
112．．．外部裝置
202．．．數位裝置
204．．．處理器
206．．．記憶體
210．．．事件
212．．．喚醒信號
214．．．樣本計時器
216．．．節點/電力
220．．．「及(AND)」閘
224．．．電力開啟計時器
302．．．混合信號裝置
312．．．外部裝置
316．．．電力
320．．．比較器
322．．．電壓參考
422．．．電力中繼繼電器
圖1繪示一先前技術數位裝置之一示意方塊圖及一外部裝置操作之一時序圖，該數位裝置具有一睡眠模式及耦合至該數位裝置且經調適用於使該數位裝置喚醒之該外部裝置；
圖2繪示根據本發明之一特定實例實施例之具有一睡眠模式、電力開啟及樣本計時器及一外部裝置之一積體電路數位裝置之一示意方塊圖及其之操作之一時序圖，該外部裝置之準時操作及事件監測係在該數位裝置上受控；
圖3繪示根據本發明之另一特定實例實施例之具有一睡眠模式、電力開啟及樣本計時器及一外部裝置之一積體電路混合信號裝置之一示意方塊圖及其之操作之一時序圖，該外部裝置之準時操作及事件監測係在該混合信號裝置上受控；及
圖4繪示根據本發明之該等特定實例實施例之圖2及圖3之該等電路之一示意方塊圖，該等電路具有由該積體電路裝置控制之一電力中繼繼電器且供應電力至該外部裝置。
112．．．外部裝置
202．．．數位裝置
204．．．處理器
206．．．記憶體
210．．．事件
212．．．喚醒信號
214．．．樣本計時器
216．．．節點/電力
220．．．且(AND)閘
224．．．電力開啟計時器

Claims (31)

  1. 一種電路裝置，其包括：一微控制器；一外部裝置，其連接至該微控制器，其中該微控制器可操作以判定該外部裝置之控制及狀態，而無關於何時該微控制器在一低電力睡眠模式中；其中該外部裝置具有僅由一電力供應輸入及一單獨輸出線組成之外部連接，且其中該微控制器包含：一數位處理器，其具有一喚醒輸入，當施加一第一邏輯位準至該喚醒輸入時，該喚醒輸入使該數位處理器自一睡眠模式喚醒至一可操作模式，且當施加一第二邏輯位準至該喚醒輸入時，該喚醒輸入不會喚醒該數位處理器；一電力開啟計時器，其與該微控制器之一第一外部接腳耦合，其中該電力開啟計時器在一第一時段期間於該第一外部接腳提供一外部裝置電力開啟信號，且該第一外部接腳耦合至該外部裝置之電力供應輸入；一樣本計時器，其中該樣本計時器引起於一第二外部接腳自該單獨輸出線之一外部裝置輸出信號，以在一第二時段期間施加該外部裝置輸出信號至該處理器之該喚醒輸入，其中該第二時段在該第一時段已開始後開始，且其中在該第二時段期間，該外部裝置輸出信號界定該處理器喚醒至該可操作模式或維持在該睡眠模式。
  2. 如請求項1之電路裝置，其中該第一邏輯位準係一邏輯高，且該第二邏輯位準係一邏輯低。
  3. 如請求項1之電路裝置，其中該第一邏輯位準係一邏輯低，且該第二邏輯位準係一邏輯高。
  4. 如請求項1之電路裝置，其中於第二外部接腳接收之該外部裝置輸出信號及來自該樣本計時器之一輸出係經一起邏輯「及運算」(AND)與接著施加至該數位處理器之該喚醒輸入。
  5. 如請求項1之電路裝置，其中該電力開啟計時器係選自由一通用計時器、一即時時鐘及行事曆(RTCC)、一監視計時器(WDT)及一深度睡眠WDT組成之群組。
  6. 如請求項1之電路裝置，其中該樣本計時器係選自由一即時時鐘及行事曆(RTCC)、一監視計時器(WDT)及一深度睡眠WDT組成之群組。
  7. 如請求項1之電路裝置，其中該外部裝置輸出信號可為一外部裝置產生之一類比信號或一數位信號，該外部裝置係選自由一溫度感測器、一壓力感測器、一濕度感測器、一pH感測器、一電流感測器及一電壓感測器組成之群組。
  8. 如請求項1之電路裝置，其中該外部裝置之該單獨輸出線提供一類比信號，該類比信號代表一類比感測器值且該單獨輸出線係連接至該微處理器之一類比輸入埠。
  9. 如請求項1之電路裝置，其進一步包括由該電力開啟計時器控制且供應電力至該外部裝置之一中繼電力繼電 器。
  10. 如請求項9之電路裝置，其中該中繼電力繼電器係一電力電晶體。
  11. 一種電路裝置，其包括：一積體電路混合信號裝置，其與一外部裝置耦合，其中該積體電路混合信號裝置可操作以判定該外部裝置之控制及狀態，而無關於何時該混合信號裝置在一低電力睡眠模式中，其中該外部裝置具有僅由一電力供應輸入及一單獨輸出線組成之外部連接，且其中該積體電路混合信號裝置包含：一數位處理器，其具有一喚醒輸入，當施加一第一邏輯位準至該喚醒輸入時，該喚醒輸入使該數位處理器自一睡眠模式喚醒至一可操作模式，且當施加一第二邏輯位準至該喚醒輸入時，該喚醒輸入不會使該數位處理器喚醒；一比較器，其具有一第一輸入，該第一輸入與一第一外部接腳耦合，其中該第一外部接腳連接至該外部裝置之該單獨輸出線；一電壓參考，其具有連接至該比較器之一第二輸入之一參考電壓輸出；一電力開啟計時器，其耦合至一第二外部接腳，其中該電力開啟計時器在一第一時段期間於該第一外部接腳提供一外部裝置電力開啟信號且該第一外部接腳耦合至 該外部裝置之電力供應輸入；一樣本計時器，其中該樣本計時器引起在一第二時段期間來自該比較器之一輸出施加至該處理器之該喚醒輸入，其中該第二時段在該第一時段已開始後開始，其中在該第二時段期間若於該第一外部接腳接收之類比輸出信號大於該參考電壓輸出，則該處理器喚醒至該可操作模式；及若於該第一外部接腳接收之類比輸出信號等於或小於該參考電壓輸出，則該處理器仍在該睡眠模式中。
  12. 如請求項11之電路裝置，其中該比較器僅在該第一時段期間可操作。
  13. 如請求項11之電路裝置，其中該電壓參考僅在該第一時段期間可操作。
  14. 如請求項11之電路裝置，其中該比較器僅在該第二時段期間可操作。
  15. 如請求項11之電路裝置，其中該電壓參考僅在該第二時段期間可操作。
  16. 如請求項11之電路裝置，其中該電力開啟計時器係選自由一通用計時器、一即時時鐘及行事曆(RTCC)、一監視計時器(WDT)及一深度睡眠WDT組成之群組。
  17. 如請求項11之電路裝置，其中該樣本計時器係選自由一通用計時器、一即時時鐘及行事曆(RTCC)、一監視計時器(WDT)及一深度睡眠WDT組成之群組。
  18. 如請求項11之電路裝置，其中該外部裝置輸出信號係選 自由一溫度感測器信號、一壓力感測器信號、一濕度感測器信號、一pH感測器信號、一電流感測器信號及一電壓感測器信號組成之群組。
  19. 如請求項11之電路裝置，其中該混合信號裝置係選自由一微控制器、一微處理器、一數位信號處理器(DSP)、一特殊應用積體電路(ASIC)、一可程式化邏輯陣列(PLA)及一可程式化閘陣列(PGA)組成之群組。
  20. 如請求項11之電路裝置，其中該電壓參考具有一可程式化參考電壓。
  21. 如請求項11之電路裝置，其進一步包括由該電力開啟計時器控制且供應電力至該外部裝置之一中繼電力繼電器。
  22. 如請求項21之電路裝置，其中該中繼電力繼電器係一電力電晶體。
  23. 一種無須使一積體電路裝置之數位電路自一低電力睡眠模式中喚醒而節約電力且監測一外部裝置之狀態的方法，該方法包括下列步驟：僅經過一電力供應連接及一單獨信號線將該外部裝置與該積體電路裝置耦合；設定該積體電路裝置之一數位處理器至一睡眠模式；在一第一時段期間藉由該積體電路裝置之一電力開啟計時器通過該電力供應連接以施加電力至一外部裝置；在一第二時段期間從該外部裝置透過該單獨信號線以一參考值施加一輸出信號至該數位處理器之一喚醒輸 入，該參考值係由該積體電路裝置之一樣本計時器界定，其中該第二時段在該第一時段已開始後開始；其中該輸出信號界定該處理器喚醒至一可操作模式或維持在該睡眠模式。
  24. 如請求項23之方法，其中該外部裝置之輸出係在一第一邏輯位準或一第二邏輯位準處，該第一邏輯位準大於該第二邏輯位準。
  25. 如請求項23之方法，其中該外部裝置之該輸出信號係一類比值，且該方法包含將該類比值與一參考值比較之步驟，其可被程式化，其中該比較之一邏輯結果係饋入至該數位處理器之該喚醒輸入。
  26. 如請求項25之方法，其中該參考值係在一第一類比值處，該第一類比值大於該外部裝置之類比輸出值。
  27. 如請求項25之方法，其中該參考值係在一第二類比值處，該第二類比值等於或小於該外部裝置之類比輸出值。
  28. 如請求項23之方法，其中該電力開啟計時器係選自由一通用計時器、一即時時鐘及行事曆(RTCC)、一監視計時器(WDT)及一深度睡眠WDT組成之群組。
  29. 如請求項23之方法，其中該樣本計時器係選自由一通用計時器、一即時時鐘及行事曆(RTCC)、一監視計時器(WDT)及一深度睡眠WDT組成之群組。
  30. 如請求項23之方法，其中該外部裝置係選自由一溫度感測器、一壓力感測器、一濕度感測器、一pH感測器、一電流感測器及一電壓感測器組成之群組。
  31. 如請求項23之方法，其進一步包含邏輯「及運算」 (AND)該輸出信號與來自該樣本計時器之一輸出且施加結果信號至該數位處理器之該喚醒輸入。
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