TWI537910B - Active matrix display device - Google Patents

Active matrix display device Download PDF

Info

Publication number
TWI537910B
TWI537910B TW101127577A TW101127577A TWI537910B TW I537910 B TWI537910 B TW I537910B TW 101127577 A TW101127577 A TW 101127577A TW 101127577 A TW101127577 A TW 101127577A TW I537910 B TWI537910 B TW I537910B
Authority
TW
Taiwan
Prior art keywords
δvp
vgh
formula
exp
vth
Prior art date
Application number
TW101127577A
Other languages
English (en)
Other versions
TW201312522A (zh
Inventor
Hideo Kawano
Original Assignee
Hideo Kawano
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hideo Kawano filed Critical Hideo Kawano
Publication of TW201312522A publication Critical patent/TW201312522A/zh
Application granted granted Critical
Publication of TWI537910B publication Critical patent/TWI537910B/zh

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134336—Matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0417—Special arrangements specific to the use of low carrier mobility technology
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Description

主動矩陣型顯示裝置
本發明係關於一種於各像素配置有作為開關元件之電晶體之主動矩陣型顯示裝置中減少顯示品質之降低之技術，尤其是關於一種減少由電晶體之場效(field-effect)移動率(mobility)之增大促進由掃描訊號線之時間常數所引起之過剩充電效果之顯示品質之降低之技術。
目前，使用非晶矽薄膜之薄膜電晶體(以下稱作為TFT(Thin Film Transistor，薄膜電晶體))係被用作液晶顯示裝置等之開關元件，已於電視接收器(receiver)或個人電腦之螢幕等中實用化。然而，與結晶矽或未達100 cm2/Vs之多晶矽相比其場效移動率極小，大致為0.5~1 cm2/Vs，因此為了隨著液晶顯示裝置大型高精細化或快速應答化而確保所需之電流量，故必需相應地增大TFT之尺寸。
其結果，TFT之寄生電容增大，為了減少寄生電容之影響而所需之輔助電容增大。輔助電容雖以輔助電容線與像素電極之交叉電容形成，但為了減少時間常數，輔助電容線較佳為遮光性之金屬配線，故其結果，輔助電容之增大係造成輔助電容線之面積之增加而導致開口率之降低。即，伴隨著大型高精細化或快速應答化開口率無法確保，且將非晶矽用作像素之開關元件存在極限。
另一方面，近年來，使用金屬氧化物系半導體薄膜之半導體元件受到注目。該薄膜係根據成膜方法或製程條件 而有所不同，以Soluble系之薄膜顯示3 cm2/Vs以上之場效移動率，藉由濺鍍法所成膜者顯示10 cm2/Vs以上之場效移動率，藉由今後之研究進一步期待高移動率化。又，具有可形成於低溫下之成膜或相對於可見光透明之膜等特徵，可於塑膠基板或膜等透明性基板上形成可撓性且透明之TFT(專利文獻1)。
又，作為使用於TFT之活化層之氧化物半導體膜，已知有由包含In、Ga及Zn之氧化物所構成之半絕緣性之透明之非晶質薄膜，揭示有將其使用於通道層，並且將Au膜積層於導電率較大之InGaZnO3(ZnO)4之層之者用作源極-汲極電極之上閘極(top gate)型TFT之構造，進而，揭示有非晶質InGaZnO4之TFT具有明顯大於非晶矽薄膜電晶體之場效移動率(專利文獻2)。
而且，具備此種優異特性之TFT不僅利用於液晶顯示裝置，亦可利用於其他顯示裝置，目前進行活躍之研究開發。進而，不需要高價之真空裝置作為製造設備之有機TFT之開發亦盛行地進行，近年來，報告有場效移動率超過1 cm2/Vs者，有力地進行以對於顯示裝置之應用為目標之研究開發。專利文獻3揭示以透過掃描方向之前段之掃描線與絕緣膜之一部分重疊而配置之像素電極之間形成有輔助電容之Cs on gate型之陣列基板中，減少由電荷之再分配與掃描線之時間常數而產生之閃爍之技術。
先前技術文獻 專利文獻
專利文獻1：日本特開2000-150900號公報
專利文獻2：日本特開2006-165529號公報
專利文獻3：日本特開2003-177725號公報
圖1係與液晶顯示裝置10之陣列基板之一部分相對應之概略之等效電路圖，由掃描訊號線11a、11b…11n與顯示訊號線13a、13b…13m包圍之複數個像素區域呈矩陣狀配置。掃描訊號線與顯示訊號線分別具有電阻，於相互之交叉區域形成有電容。因此，施加於設置於各配線之端部之供電電極之訊號電位(Vg、Vsig)係由電阻與電容所決定之時間常數而延遲且一邊產生變形一邊進行傳送。此處，時間常數為1-1/e≒0.632，即為相對於施加於配線之供電電極之電位之變化量，其63.2%之電位變化所需之時間。
圖2係圖1所示之像素區域之概略之等效電路圖，TFT15a之閘極電極連接於掃描訊號線11a，汲極電極連接於顯示訊號線13a，源極電極連接於像素電極19a。像素電極19a透過絕緣膜而與和掃描訊號線11a大致並行地配置之輔助電容線25a交叉，交叉部成為輔助電容Cs。輔助電容線25a亦具有電阻，於與顯示訊號線13a之交叉部形成有電容。
此處，輔助電容線25a係為了減少電阻而必需以遮光性金屬形成，因此其存在使開口率降低。為了抑制開口率之減少而於輔助電容之構成實施多種設計，例如可於與像素 電極19a電連接之電極與輔助電容線25a之交叉區域形成輔助電容，或可不配置輔助電容線25a於像素電極19a之延伸部與上段或下段像素之掃描訊號線之交叉區域形成輔助電容。
又，於TFT15a之閘極電極與源極電極之間形成有閘極-源極間之寄生電容Cgs。將此種配線或像素配置於同一絕緣性基板上而構成之第一基板、與由絕緣性基板所構成之第二基板之間挾持液晶層17a，藉此構成液晶顯示裝置10。與像素電極19a挾著液晶層17a而構成液晶電容Clc之相對向電極21a係配置於第一基板上或第二基板上。
圖3係顯示於圖2之等效電路中，藉由像素電極電位Vp高於相對向電極電位Vcom之正極性寫入於負載電容Cload進行充電時之閘極電位Vgl、Vgh、顯示訊號線電位Vsig、像素電極電位Vp及相對向電極電位Vcom之時序圖。圖3(A)係關於靠近掃描訊號線11a之供電電極之像素(左)者，圖3(B)係關於遠離掃描訊號線11a之供電電極之像素(右)者。
於圖3中，於掃描訊號線11a之供電電極，供電僅於掃描訊號線11a之選擇期間施加使TFT15a為接通狀態之閘極電位Vgh且於非選擇期間施加使TFT15a為斷開狀態之閘極電位Vgl之脈衝狀之掃描訊號線電位Vg。當將施加於掃描訊號線11a之供電電極之掃描訊號線電位Vg從斷開狀態之閘極電位Vgl切換成接通狀態之閘極電位Vgh時，因時間常數τg之影響而越是遠離供電電極則掃描訊號線11a之電 位從斷開狀態之閘極電位Vgl向接通狀態之閘極電位Vgh位移越是需要時間，因此TFT15a從斷開狀態向接通狀態轉換所需之時間變長，於選擇期間內對負載電容Cload進行充電之時間變短。
此處，負載電容Cload以下述公式提供。
Cload=Clc+Cs+Cgs+Cother
此處，Cother係形成於像素電極19a與其周圍之各配線之間之耦合電容之總和。因此，於設計液晶顯示裝置10中，必需以距離供電電極最遠之像素之充電於選擇期間內完成之方式設定TFT之尺寸。若於圖3(A)、(B)中任一個在選擇期間結束之前充電完成，則像素電極19a之電位Vp即源極電極電位Vs變得與顯示訊號線13a之電位即汲極電極電位Vd大致相等，由於從TFT15a朝向負載電容Cload之電流不流動，因此像素電極電位Vp之變化停止。其結果，於選擇期間結束之時間點連接於相同之掃描訊號線之各像素之像素電極電位Vp變得大致相等。
當選擇期間結束時，施加於掃描訊號線11a之供電電極之掃描訊號線電位Vg係從接通狀態之閘極電極電位Vgh切換成斷開狀態之閘極電極電位Vgl，所連接之各TFT15a開始使導通狀態從接通狀態朝向斷開狀態轉換。從接通狀態之閘極電極電位Vgh向斷開狀態之閘極電極電位Vgl之電位變化亦同樣地受到時間常數τg之影響，因此隨著遠離供電電極而需要時間。即，於施加於掃描訊號線11a之掃描訊號為矩形脈衝之情形時，配置於供電電極附近之TFT15a係 掃描訊號瞬時從接通狀態之電位Vgh降低至斷開狀態之電位Vgl而TFT15a成為斷開狀態，該掃描訊號線電位Vg之電位變化量△Vg係透過寄生電容Cgs而使像素電極電位Vp降低。
此時之像素電極電位Vp之降低量△Vp設為△Vg=Vgh-Vgl時由下述公式所示。
△Vp=(Cgs/Cload)△Vg………(1)
像素電極電位降低量△Vp亦可視為透過寄生電容Cgs之耦合效果所致之像素電極電位Vp之降低量、或於閘極電極電位從接通狀態之電位Vgh變化成斷開狀態之電位Vgl時一邊保持儲存於負載電容Cload之電荷之總量一邊伴隨寄生電容Cgs之施加電壓之極性變化之電荷再分配產生之像素電極電位Vp之降低量。將此處所述之像素電極電位Vp從選擇期間結束時之電位向與斷開狀態之TFT15a相對應之電位降低之現象稱作為穿透(punch through)，將此時之像素電極電位Vp之降低量△Vp稱作為穿透電壓△Vp。
於選擇期間結束之時間點為Vd≒Vs，因此源極-汲極間電壓Vds成為Vds≒0而電流不會從顯示訊號線13a朝向像素電極19a流動，因該像素電極電位Vp之降低而成為Vds=△Vp，與閘極-源極間電壓Vgs相對應之電流從顯示訊號線13a朝向像素電極19a流動。於掃描訊號線11a之供電電極附近閘極電極電位瞬時從接通狀態之電位Vgh降低至斷開狀態之電位Vgl而TFT15a成為斷開狀態，因此即便成為Vds=△Vp，亦只有當閘極電極電位於斷開狀態之閘極電位 Vgl時流過汲極-源極間之電流Ioff左右之微小電流流至TFT15a，而可忽視由此引起之像素電極電位Vp之變化。
然而，隨著TFT15a遠離掃描訊號線11a之供電電極，從接通狀態之電位Vgh朝向斷開狀態之電位Vgl之電位降低需要時間，因此TFT15a不瞬時地成為斷開狀態，而TFT15a於成為斷開狀態之前之期間與源極-汲極間電壓Vds相對應之電流從顯示訊號線13a朝向像素電極19a流動。即，於選擇期間結束後，亦繼續對於負載電容Cload之充電，而穿透電壓△Vp減少。穿透所致之像素電極電位Vp之降低、與充電所致之像素電極電位Vp之上升等兩個現象進行合併之結果，有效之穿透電壓即有效穿透電壓△Vp降低。
例如，將整個畫面充電至正極性之同一電位之情形時，TFT15a成為斷開狀態時之像素電極電位Vp係因隨著遠離掃描訊號線11a之供電電極而有效之穿透電壓△Vp減少故像素電極電位Vp上升。其結果，相對向電極電位Vcom與像素電極電位Vp之差即液晶層施加電壓，越是遠離掃描訊號線11a之供電電極則越是增大。負極性之寫入之情形時，因像素電極電位Vp即源極電極電位Vs低於正極性寫入之情形，故閘極-源極間電壓Vgs變大，於選擇期間結束後所繼續之對於負載電容之充電量亦變大。
因此，於負極性寫入中之有效穿透電壓小於正極性寫入之情形。現在，若將正極性寫入時之顯示訊號線電位與有效穿透電壓分別設為Vsig+與△Vp+、將負極性寫入時之 顯示訊號線電位與有效穿透電壓分別設為Vsig-與△Vp-、將TFT15a為斷開狀態時之正極性與負極性各個像素電極電位設為Vp+與Vp-，則Vp+與Vp-係分別由下述公式所示。
Vp+=(Vsig+)-(△Vp+)
Vp-=(Vsig-)-(△Vp-)
又，有效地施加於液晶層之電壓可視為於正極性與負極性中之液晶層施加電壓之平均值大致一致。因此，若將正極性與負極性之平均之液晶層施加電壓設為Vavg，則Vavg係由下述公式所示。
Vavg=[{(Vp+)-Vcom}+{Vcom-(Vp-)}]/2 ={(Vsig+)-(Vsig-)}/2+{(△Vp-)-(△Vp+)}/2
藉此，於靠近掃描訊號線之供電電極之像素中，由於選擇期間結束後未繼續對負載電容充電，故為△Vp-=△Vp+，成為平均之液晶層施加電壓Vavg={(Vsig+)-(Vsig-)}/2。於遠離掃描訊號線之供電電極之像素中，由於過剩充電而成為△Vp-<△Vp+，因此平均之液晶層施加電壓較靠近掃描訊號線之供電電極之像素降低。因此，TFT15a越是遠離掃描訊號線11a之供電電極，則施加於液晶層17a之平均電壓即有效施加電壓較既定之施加電壓減少。
將於選擇期間結束後直至TFT15a成為斷開狀態為止之期間稱為過剩充電期間，將於過剩充電期間從TFT15a向像素電極流入之電流稱為過剩充電電流，將藉由過剩充電電流於負載電容Cload之充電稱為過剩充電，將因過剩充電產生之現象統稱為過剩充電效果。
如上所述，於液晶顯示裝置中因過剩充電效果將像素電極電位Vp從既定之電位偏移，其偏移量越是遠離掃描訊號線11a之供電電極則越是增大。其結果，造成多種顯示不良或顯示品質之降低。例如於整個畫面顯示同一灰階之情形時，按理說整個畫面之液晶層施加電壓應該相等，但因過剩充電效果而液晶層施加電壓從掃描訊號線之供電電極側朝向終端側減少，因此產生稱作為亮度傾斜之平緩之亮度分佈。然而，於可將過剩充電抑制於容許範圍內之情形時，亮度傾斜係於容許範圍內減少而在使用上不成問題。
於作為過剩充電效果而產生之現象，除亮度傾斜以外亦存在多種現象。其中，作為視認性特高而顯著出現之現象，可列舉由最佳相對向電極電位Vcom,opt之面內分佈引起之閃爍。以下，一邊參照圖式，一邊對因過剩充電效果而產生之由最佳相對向電極電位Vcom,opt之面內分佈引起之閃爍之產生機制進行說明。
於液晶顯示裝置中，TFT15a之構成負載電容Cload之一部分之液晶電容Clc係由像素電極19a與相對向電極21a及該等電極挾著之液晶層17a所構成，藉由兩個電極間之電場(electric field)控制液晶層內之液晶分子之配向，藉此控制透過液晶層17a之光之強度。由於藉由產生於相對向電極21a與像素電極19a之間之電場控制液晶分子之配向，故可不對各像素獨立地控制兩個電極之電位，以任一方之電極電位變成與其他像素相同之方式從外部供電，可對各像素僅獨立地控制另一個電極電位。
於此情形時，由於像素構造簡化故於開口率或良率之方面變得有利。因此，於一般液晶顯示裝置中將相對向電極設為與其他像素一體化後之構造而從外部對電位進行供電。若進行具體敍述，則一般進行於TN(Twisted Nematic，扭轉向列)模式或VA(Vertical Alignment，垂直配向)模式之液晶顯示裝置中將相對向電極設為配置於整個相對向基板之巨大之固體電極構造，於IPS(In Plane Switching，共平面切換)模式中設為與沿掃描訊號線方向排列之各像素一體化後之構造。又，於一部分IPS模式中，亦提出一種於同一基板上對各像素分別獨立地控制像素電極與相對向電極之構造。該構造係於可提高液晶層施加電壓之面內均一性之方面有利，但由於像素構造變得複雜故容易導致開口率或良率之降低。
如上所述相對向電極電位Vcom遍及連接於相同之掃描訊號線之複數之TFT而相同之情形時，若像素電極電位Vp於顯示畫面內變得不均一，則液晶層17a之施加電壓亦變得不均一。其結果，對應於不均一之液晶層施加電壓之分佈亮度分佈亦變得不均一，使顯示品質降低。因此，提高像素電極電位Vp之面內均一性較為重要。
液晶分子因藉由直流電壓進行電解故必需藉由交流電壓進行驅動，並進行使施加於液晶層之電壓之極性始終反轉之驅動。因此，例如於整個畫面進行同一灰階之顯示之情形時，若將TFT15a為斷開狀態時之正極性像素電極電位設為Vp+，將負極性像素電極電位設為Vp-，則將相對向電 極21a之電位設定為正極性像素電極電位Vp+與負極性像素電極電位Vp-之平均值時兩極性之液晶層施加電壓變得相等。
此時之相對向電極電位Vcom稱作為最佳相對向電極電位Vcom,opt，並由下述公式所示。
Vcom,opt={(Vp+)+(Vp-)}/2
相對向電極電位Vcom從最佳相對向電極電位Vcom,opt偏移之情形時，由於正極性與負極性之液晶層施加電壓不同，因此各極性中之液晶分子之配向亦不同。即，液晶分子之配向於時間上產生變動，因此透射光強度於時間上不固定而產生振動，該透射光強度之振動被視認為閃爍。或者，於兩極性之施加電壓不同之狀態繼續之情形時，兩極性之施加電壓之差係作為有效地施加直流電壓者而發揮作用，誘發液晶層中之雜質離子被捕獲(trap)於像素電極表面等之現象。若所捕獲之雜質離子變多，則液晶分子對所捕獲之雜質離子形成之電場進行應答，而被視認為殘像。
圖4(A)係模式性地顯示閃爍率相對於相對向電極電位Vcom從排列於掃描訊號線方向之不同之n點與f點中之各個最佳相對向電極電位Vcom,opt(n)、Vcom,opt(f)之偏移之關係者。此處所謂閃爍率，係指30 Hz之光強度於測定點中之總透射光強度所占之比率。30 Hz之光係人類最容易察覺到閃爍之頻率。圖4(B)係模式性地顯示於從掃描訊號線之供電電極側直至相反側為止之像素之位置中像素電極電位Vp與相對向電極電位Vcom係藉由過剩充電效果而產 生變化之情況之圖。
於圖4(A)中與n點相對應之實線係顯示靠近掃描訊號線之供電電極之區域，與f點相對應之虛線係顯示遠離供電電極之區域。各個點中之閃爍率係相對於各個點中之相對向電極電位Vcom具有最小值，從此起無論相對向電極電位Vcom增加或減少，閃爍率均增大。閃爍率成為最小時之相對向電極電位Vcom為該點中之最佳相對向電極電位Vcom,opt，於施加最佳相對向電極電位Vcom,opt之點中分別為相對向電極電位Vcom與像素電極電位Vp之差即正極性與負極性之液晶層施加電壓變得相等。
如上所述，因過剩充電效果而於正極性與負極性之液晶層施加電壓中，有效穿透電壓均降低，因此，如圖4(B)所示，正極性與負極性之像素電極電位Vp係隨著遠離掃描訊號線之供電電極均上升，最佳相對向電極電位Vcom,opt亦越是遠離掃描訊號線之供電電極越是上升。因此，將相對向電極電位Vcom設為固定值時，如圖4(A)所示，即便某點之相對向電極電位Vcom成為最佳相對向電極電位Vcom,opt，於其他點由於從最佳相對向電極電位Vcom,opt偏移，故閃爍率變大。
因此，為了減少作為整個畫面之閃爍，如圖4(B)所示，於存在於n點與f點兩點中之最佳相對向電極電位Vcom,opt(n)、Vcom,opt(f)之中間之c點設定相對向電極電位Vcom，但此情形時之相對向電極電位Vcom係對n點與f點之任一點而言均非最佳相對向電極電位Vcom,opt，因此 無法完全消除閃爍。因此，必需將未能完全消除而產生之閃爍之位準抑制於容許極限以內。
閃爍係由正極性與負極性中之液晶之配向之差異所引起，因此對於從最佳相對向電極電位Vcom,opt起之偏移之閃爍率係依存(dependence)於黏性或介電異向性(dielectric constant anisotropy)等液晶之物性、或對液晶層之電場強度產生影響之液晶層之厚度等與應答速度相關之參數。然而，實際上各面板廠商之液晶顯示裝置之快速應答化或低電壓驅動化等所期望之特性相同，因此，就結果而言，若顯示模式或驅動方法等基本規格相同，則相對於液晶材料之差異該等參數之差變小。
即，閃爍率之變化相對於從最佳相對向電極電位Vcom,opt之偏移之比率，係若顯示模式或驅動方法相同則不論液晶類型而成為大致固定。因此，上述無法完全消除之閃爍之視認性與下述之最佳相對向電極電位Vcom,opt之面內差別即最佳相對向電極電位差δVcom,opt係具有較強之相關性。如圖4(B)所示，相對向電極電位Vcom從最佳相對向電極電位Vcom,opt之偏移係於n點與f點最大，伴隨著像素之位置向中央靠近而變小。因此，可將相當於距離掃描訊號線之供電電極最近之像素與最遠之像素中之最佳相對向電極電位Vcom,opt之差之最佳相對向電極電位差δVcom,opt設為過剩充電效果之指標。
因此，以下述公式定義最佳相對向電極電位差δVcom,opt。
δVcom,opt=Vcom,opt(far)-Vcom,opt(near)
此處，Vcom,opt(near)係顯示於掃描訊號線之供電電極最近之像素中之最佳相對向電極電位，Vcom,opt(far)係顯示於最遠之像素中之最佳相對向電極電位。
如上所述之過剩充電效果係導致由液晶層施加電壓之面內不均一性引起之顯示品質之降低。因此，必需抑制過剩充電效果，並提出多種方法。作為其中之一，如圖3所示，有使顯示訊號線電位Vsig之變化時刻遲於掃描訊號線電位Vg從接通狀態之閘極電位Vgh切換成斷開狀態之閘極電位Vgl之時刻之方法，已於多個液晶顯示裝置中實用化。例如，於專利文獻3中，顯示有關於掃描訊號線之電位產生變化之時刻與顯示訊號線之電位產生變化之時刻之設定法之實施例。
即，連接於該掃描訊號線11a之TFT15a成為斷開狀態前顯示訊號線13a之電位朝向連接於下段掃描訊號線11b之負載電容之充電而產生變化之情形時，過剩充電期間之TFT之汲極電極電位Vd從對於該像素之電位變化成對於下段像素之電位。其結果，該像素之像素電極電位從既定值大幅度偏移。為了抑制上述情況，必需等待連接於該掃描訊號線之TFT完全成為斷開狀態後使顯示訊號線之電位產生變化。作為該等待時間，通常大致上設定為掃描訊號線之時間常數左右。
該方法係藉由過剩充電期間之TFT動作點之設定，而抑制過剩充電效果者。過剩充電係依存於過剩充電電流之 易流動性即半導體層之場效移動率，因此認為即便對場效移動率較小之非晶矽僅應用上述方法，過剩充電之減少效果亦充分，於場效移動率增大之情形時，僅以上述方法將擔心無法獲得充分之過剩充電之減少效果。然而，至目前為止尚未有關於過剩充電效果與場效移動率之關係之詳細之研究結果之報告為實情。
因此，本發明之發明者長年使用在開發液晶顯示裝置時使用且以連續改良之模擬器，進行將最佳相對向電極電位差δVcom,opt作為過剩充電效果之指標之模擬。於所獲得之結果中，將過剩充電效果與場效移動率之關係示於圖5。圖5係對使用非晶矽作為半導體層之26英吋之Full-HD、圖框(frame)頻率120 Hz、TN模式之液晶顯示裝置，於場效移動率為0~50 cm2/Vs之範圍內求出過剩充電效果與場效移動率之關係者。
一般而言，最佳相對向電極電位差δVcom,opt之容許極限為0.2 V左右，相對於此，於圖5中，相對於場效移動率之增大而最佳相對向電極電位差δVcom,opt大幅度超過0.2 V。即，教示為了相對於場效移動率之增大而減少最佳相對向電極電位差δVcom,opt，於設計或製造製程中之對策之導入為不可或缺。
然而，由於液晶顯示裝置係藉由電場控制具有介電異向性之液晶分子之配向狀態者，故相對於對於液晶層17a之施加電壓而液晶電容Clc有所不同，穿透電壓△Vp亦根據液晶層施加電壓而有所不同。又，閃爍或殘像等之視認 性亦同樣地根據液晶層施加電壓而有所不同。相對於液晶層施加電壓之變化之亮度變化，係於成為最大亮度之50%之亮度之50%液晶層施加電壓V50附近成為最大，因此藉由過剩充電產生之液晶層施加電壓之面內不均一性而引起之過剩充電效果之各現象之視認性亦於該附近之液晶層施加電壓中變高。
因此，於50%液晶層施加電壓V50下進行過剩充電效果之解析，尤其將50%液晶層施加電壓V50中之穿透電壓△Vp顯示為50%穿透電壓△Vp,v50。此外，於本發明中，無需將過剩充電效果之解析限定於成為最大亮度之50%之亮度之液晶層施加電壓，亦可根據過剩充電效果之視認性之影響而選擇其他比率之液晶層施加電壓。
由於閃爍之視認性較高之顯示狀態係整個畫面為相同之半色調顯示之情形，故作為穿透電壓△Vp，可僅考慮50%穿透電壓△Vp,v50。然而，殘像係如上所述由正極性與負極性之液晶層施加電壓之差引起，該電壓差係因有效穿透電壓之面內不均一性而產生，因此即便於過剩充電效果微弱而可忽視之情形時，在混合存在不同之灰階區域之顯示狀態下，亦因穿透電壓△Vp根據灰階而有所不同而於液晶層之有效施加電壓中產生直流電壓成分。
因此，作為抑制直流電壓成分相對於灰階之差異即液晶層施加電壓之差異之差異之條件，習知以來使用將公式(1)之負載電容Cload成為最小之情形時之最大穿透電壓△Vp,max、及最大穿透電壓△Vp,max與負載電容Cload成 為最大之情形時之最小穿透電壓△Vp,min之差即最大穿透電壓差d(△Vp)max=△Vp,max-△Vp,min設定為基準值以下之方法。
又，液晶電容Clc亦根據施加電壓而不同，若將液晶電容Clc之最大值與最小值分別設為Clc,max、Clc,min，將對於50%液晶層施加電壓V50之液晶電容Clc設為50%液晶電容Clc,v50，則相對於各個，負載電容Cload亦可設為最大負載電容Cload,max、最小負載電容Cload,min、50%負載電容Cload,v50。
此處，於最佳相對向電極電位差δVcom,opt之解析中將正極性像素電極電位Vp+與負極性像素電極電位Vp-之算出時刻設為從選擇期間結束時刻經過選擇期間之3倍之時間之時刻。其原因在於：於下述之穿透補償驅動之情形時，亦為TFT完全到達斷開狀態之後之時刻，藉由以該時刻算出像素電極電位可忽視TFT之斷開狀態下之漏電電流之影響，其結果，可明確地進行過剩充電效果之解析。
以下一邊參照圖式一邊對非晶矽(a-Si)之習知之像素設計之方法進行說明。本習知例中之元件模組(device model)之概要係如下所述。像素精細度Full-HD(掃描訊號線數1080根)、像素尺寸100 μm×300 μm、掃描訊號線選擇期間7.55 μs、閘極絕緣膜之相對介電係數(relative permittivity)與膜厚分別設為7.4、3000 Å、液晶動作模式設為TN、最大液晶電容Clc,max設為0.365 pF、最小液晶電容Clc,min設為0.177 pF、50%液晶電容Clc,v50設為0.271 pF。
又，TFT形狀係設為對圖6所示之非晶矽於一般使用之U字型，通道長度L係設想最小加工尺寸而設為4 μm。以上之元件模組設定項目係相對於本說明書中敍述之所有習知之方法、及下述之本發明之實施例為共通事項。隨時顯示其他個別之設定項目及參數。
液晶顯示裝置之像素設計係由決定TFT相對於負載電容Cload之TFT尺寸、及抑制透過形成於配置於像素電極之周圍之掃描訊號線及顯示訊號線與像素電極之間之寄生電容之耦合之該兩個要素所構成。作為第3要素，存在根據負載電容Cload相對於TFT之漏電電流或液晶層中之雜質離子之電荷保持能力設定條件之負載電容設定者，由於其為獨立於本發明之過剩充電者，故此處不進行說明。
顯示訊號線與像素電極19a之耦合可藉由於兩者之間配置輔助電容電極而產生之遮蔽效果(shielding effectiveness)而充分地減少。然而，多數情況下為了減少顯示訊號線與像素電極之間之耦合而所需之輔助電容之大小大致為0.1 pF左右以上。
相對於此，像素電極19a與掃描訊號線之間之耦合、尤其與該掃描訊號線11a之間之耦合所致之像素電極電位Vp之變動主要為透過形成於連接有像素電極19a之TFT15a之源極電極與閘極電極之交叉區域之寄生電容Cgs者，成為上述穿透電壓△Vp。即，耦合電容之主體為TFT之寄生電容Cgs，因此無法利用遮蔽效果進行耦合之減少，結果於所有耦合中占主導地位。
減少穿透電壓△Vp之方法為根據公式(1)減少寄生電容Cgs或增大負載電容Cload、或者減少掃描訊號線電位變化量△Vg之任一個。TFT15a之通道寬度W與通道長度L、及接通狀態之閘極電極電位Vgh係由確保用以對負載電容Cload進行充電之電流量而決定，W/L與接通狀態之閘極電極電位Vgh處於相互相反之關係。
然而，由於接通狀態之閘極電極電位Vgh強烈受到掃描訊號線之驅動IC(Integrated Circuit，積體電路)之輸出不均等影響，故藉由接通狀態之閘極電極電位Vgh對電流量進行微調整較不佳，必需設定為對所需之接通狀態之閘極電極電位Vgh之值累加某程度之裕度所得之值。因此，一般而言，藉由接通狀態之閘極電極電位Vgh粗略地決定電流值之後，藉由通道寬度W進行微調整。為了使W/L變大，通道長度L較理想係設定為極小，一般而言，設定為製程上之最小加工尺寸，因此設計上成為固定值。斷開狀態之閘極電極電位Vgl係由減少TFT15a之閾值電壓Vth或TFT15a之漏電電流之影響而決定之製程參數，設計上可視為固定值。
又，構成負載電容Cload之液晶電容Clc係由像素尺寸而大致決定，因此，負載電容Cload之占主導地位之參數成為輔助電容Cs。因此，決定穿透電壓△Vp之值之重要之參數成為作為通道寬度W之函數之寄生電容Cgs與輔助電容Cs之函數即負載電容Cload。因此，通道寬度W與負載電容Cload係以如下之方式決定：滿足與穿透電壓△Vp相關 之限制條件，並且一邊相互地對值進行校正一邊實現收斂(convergence)。
[非補償驅動]
作為習知之像素設計之方法，以下一邊參照圖式一邊對將非晶矽用於TFT15a之島狀半導體之情形進行說明。此情形時之個別參數係掃描訊號線時間常數為τg=2.5 μs、閾值電壓為Vth=1.5 V、接通狀態之閘極電極電位為Vgh=20 V、斷開狀態之閘極電極電位為Vg1=-6 V、場效移動率為μeff=0.5 cm2/Vs。
圖6係於作為非晶矽之TFT而廣泛使用之TFT形狀，具有對準偏移所致之寄生電容Cgs之變動率較小之特徵。於此情形時，通道寬度W可定義為島狀半導體57上之源極電極51之邊緣之長度。又，由於通道形狀為U字型，故通道寬度W存在最小值Wmin-u。其原因在於，於U字之直線部變短而僅成為圓弧部之情形時對準偏移所致之寄生電容Cgs之變動率急遽增加。若將U字型之電極設為汲極電極53，將內側之直線之電極設為源極電極51，則通道長度L=4 μm、源極電極寬度=4 μm之情形時之通道寬度W之最小值Wmin-u為14.3 μm。
於圖6中，閘極電極55之端與島狀半導體57之端之距離係以與藉由相當於3σ之對準偏移而相互靠近之情形一致之方式設定，島狀半導體57與閘極電極55處於直接對準之關係以使半導體層相對於閘極電極層對準，因此，閘極電極55之端與島狀半導體57之端之距離設為相當於3σ 之直接對準精度δd。同樣地，島狀半導體57之端與汲極電極53之前端間距離係以與藉由相當於3σ之對準偏移而相互靠近之情形一致之方式設定，島狀半導體57與汲極電極53相互之間處於間接對準之關係以使半導體層與源極-汲極電極層均相對於閘極電極層對準，因此，島狀半導體57之端與汲極電極53之端之距離設為相當於3σ之間接對準精度δi。
於本說明書中，於習知例之說明及本發明之實施例中，將相當於3σ之直接對準精度δd與間接對準精度δi分別設定為3 μm與4 μm作為共通事項。該值係如下所述為液晶事業創始期之製程精度之值。然而，即便於對準精度得以提高之今日，亦應確保於閘極電極端與半導體層端間距離及半導體層端與汲極電極之前端間距離中對於對準偏移之裕度較大，因此，多數情況下與液晶事業之創始期相同地將各個距離設定為3 μm與4 μm，於上述之情形時，具有對於相當於4σ或5σ之對準偏移之裕度。
於圖6中，形成於由虛線59包圍之區域之寄生電容Cgs區域，可定義為從由島狀半導體57上之源極電極51與汲極電極53挾著之通道區域之中央之靠近源極電極51之區域、及源極電極51與閘極電極55之交叉區域之和。又，對準偏移所致之寄生電容Cgs之變動可視為不存在島狀半導體57上之區域之變動，且可視為僅源極電極51與閘極電極55之交叉面積產生變動。
藉此，寄生電容Cgs係由通道寬度W、通道長度L、 TFT形狀與對準精度、及單位面積電容決定。源極電極51之寬度Ws可設為製程上之最小加工尺寸，因此，寄生電容Cgs之設計參數僅為通道寬度W，其他為製程參數，故設計上成為固定值。
若對以上說明進行總結，則於液晶顯示裝置之設計中，相對於通道寬度W可充電之最大負載電容Cload,max之存在區域、與為了將相對於通道寬度W之穿透電壓△Vp減少至基準值以下而最低限度所需之最大負載電容Cload,max之存在區域之共通集合區域成為像素之候補區域。於該候補區域中輔助電容Cs成為最小時，開口率成為最大，而成為最佳之像素。
尤其是，於習知之非晶矽之情形時，藉由習知以來將作為穿透電壓△Vp之負載電容Cload成為最小之情形時之最大穿透電壓△Vp,max、與最大穿透電壓△Vp,max與負載電容Cload成為最大之情形時之最小穿透電壓△Vp,min之差即最大穿透電壓差d(△Vp)max減少至基準值以下被設為限制條件。將該情況顯示於圖7。此處，作為對於穿透電壓△Vp之限制條件，採用習知以來所使用之最大穿透電壓△Vp,max與最大穿透電壓差d(△Vp)max，將各自之上限值設為1.7 V、0.35 V。
於圖7中，W-Cload之曲線圖係顯示相對於通道寬度W可充電之最大電容即W-Cload特性，相對於通道寬度W之最大負載電容Cload,max設定於較該W-Cload之曲線圖之下側。W-△Vp,max之曲線圖，係表示相對於通道寬度W最 大穿透電壓△Vp,max成為上限值之情形時之最大負載電容Cload,max，為了使最大穿透電壓△Vp,max為上限值以下，必需根據公式(1)將最大負載電容Cload,max設定為較該曲線圖之上側。W-d(△Vp)max之曲線圖，係表示相對於通道寬度W而最大穿透電壓差d(△Vp)max成為上限值之情形時之最大負載電容Cload,max，為了使最大穿透電壓差d(△Vp)max為上限值以下，必需將最大負載電容Cload,max設定為較該曲線圖之上側。
即，為了使各者減少至基準值以下最大負載電容Cload,max係設定於較W-Cload之曲線圖之下側，且設定於較W-d(△Vp)max之曲線圖與W-△Vp,max之曲線圖之任一個之上側。於圖7之情形時，由於W-d(△Vp)max之曲線圖位於較W-△Vp,max之曲線圖之上方，故較W-Cload之曲線圖下側之區域且較W-d(△Vp)max之曲線圖上側之區域成為像素之候補區域。於不存在其他條件之情形時，於該像素候補區域中開口率最大，即由遮光性之電極所構成之輔助電容成為最小之點成為最佳之像素。因此，W-Cload之曲線圖與W-d(△Vp)max之曲線圖均相對於W單調遞增，因此兩曲線圖之交點X成為最佳之像素。
圖8係關於於圖7中之W-Cload之曲線圖與W-d(△Vp)max之曲線圖之交點X之狀態，模擬50%穿透電壓△Vp,v50按照設計值而完成之設計值即設計50%穿透電壓△Vp,v50typ、及於寄生電容Cgs因對準偏移等而產生變動之情形時50%穿透電壓△Vp,v50相對於設計50%穿透電壓△ Vp,v50typ變動±0.5 V之情形時之最佳相對向電極電位差δVcom,opt所得之結果。
於圖7中，W-d(△Vp)max之曲線圖與W-Cload之曲線圖之交點X之狀態為W=37.3 μm、Cload,max=0.802 pF，若進行換算則成為△Vp,v50=1.29 V。若將最佳相對向電極電位差δVcom,opt之上限值設為ξ+=0.2 V，將下限值設為ξ-=-0.2 V，則於圖8中，成為ξ+與ξ-之50%穿透電壓△Vp,v50分別為1.13 V與1.71 V。藉此，從所容許之50%穿透電壓△Vp,v50之設計值起之變動量係於△Vp,v50增大之情形與減少之情形時分別成為δ(△Vp,v50)+=1.71-1.29=0.42 V、δ(△Vp,v50)-=1.29-1.13=0.16 V。
若50%穿透電壓△Vp,v50之變動方向不存在偏移，則δ(△Vp,v50)+與δ(△Vp,v50)-中之較小者限速，因此，於此情形時，相對於δ(△Vp,v50)-=0.16 V而決定像素。於穿透電壓△Vp之變動全部由寄生電容Cgs之變動引起之情形時，其變動之容許極限δCgs係根據公式(1)相當於4.49 fF。於該寄生電容Cgs之變動僅由對準偏移引起之情形時，其對準偏移量之容許極限係若使用單位面積電容而算出則相當於5.14 μm。
此處，寄生電容Cgs之變動面積相當於源極電極51之寬度Ws且直接對準偏移量δd與間接對準偏移量δi之合成長度部分之變動，於該等對準偏移之產生頻度常態分佈之情形時，該合成對準偏移量δdi顯示為SQRT(δdˆ2+δiˆ2)。此處，SQRT( )顯示括弧內之平方根，Aˆ2顯示A之次方。 液晶事業之創世紀之對準精度為3σ且δd=3 μm、δi=4 μm，此情形時之δdi為5 μm。近年來之對準精度提高且為3σ，若設為δd=2 μm、δi=3 μm，則δdi成為5.14 μm之偏移相當於4.3σ。
即，即便為液晶事業創世紀之製程精度，寄生電容Cgs之光阻之對準偏移量超過5.14 μm亦為3σ以上之情形，由於今日之製程精度相當於4.3σ，故對於良率之影響較小而可忽視。因此，於場效移動率為0.5 cm2/Vs之a-Si之情形時，即便不考慮最佳相對向電極電位差δVcom,opt而進行設計，若以今日之製程精度所提供之對準偏移量進行製造則亦自動地將最佳相對向電極電位差δVcom,opt控制於容許限度內。
以下，一邊參照圖式，一邊對相對於此場效移動率為10 cm2/Vs之透明非晶質氧化物半導體(TAOS，Transparent Amorphous Oxide Semiconductor)使用習知之設計方法之情形進行說明。此處之個別參數係設為掃描訊號線時間常數τg=2.5 μs、閾值電壓Vth=0 V、接通狀態之閘極電極電位Vgh=15 V、斷開狀態之閘極電極電位Vgl=-2 V、場效移動率μeff=10 cm2/Vs。
圖9係顯示模擬於TAOS中之通道寬度W與可充電之最大電容之關係(W-Cload特性)、通道寬度W與最大穿透電壓△Vp,max之關係(W-△Vp,max特性)、以及最大穿透電壓差d(△Vp)max之關係(W-d(△Vp)max特性)而求得之結果。於圖9中，對於當提供與非晶矽之情形相 同之最大穿透電壓△Vp,max與最大穿透電壓差d(△Vp)max相關之限制條件時，對於滿足△Vp,max≦1.7 V及d(△Vp)max≦0.35 V之情形時之最大負載電容Cload,max，即便根據W-Cload之曲線圖將通道寬度W設定為U字型TFT之最小值Wmin-u亦可進行寫入。於不提供其他限制條件之情形時，最佳之像素之候補係存在於位於較W-△Vp,max之曲線圖之上方之W-d(△Vp)max之曲線圖上且通道寬度W之最小值Wmin-u之點。該狀態之像素為W=14.3 μm、Cload,max=0.477 pF，若進行換算則成為△Vp,v50=0.67 V。
圖10係關於由圖9所求得之最佳之像素候補，模擬50%穿透電壓△Vp,v50按照設計值而完成之設計值即設計50%穿透電壓△Vp,v50typ、及於寄生電容Cgs因對準偏移等而產生變動之情形時50%穿透電壓△Vp,v50相對於設計50%穿透電壓△Vp,v50typ變動±0.5 V之情形時之最佳相對向電極電位差δVcom,opt所得之結果。
於圖10中，若設為ξ+=0.2 V、ξ-=-0.2 V，則50%穿透電壓△Vp,v50成為容許變動極限係於50%穿透電壓△Vp,v50減少之情形時，為δ(△Vp,v50)-=0.0236 V。相對於此之寄生電容Cgs之容許變動量之極限值相當於0.531 fF。該寄生電容Cgs之變動全部由光阻之對準偏移引起之情形時之偏移量容許值相當於0.608 μm。
該偏移量之容許極限係即便於今日之對準精度且相當於3σ之直接對準偏移量δd與間接對準偏移量δi分別為2 μm與3 μm之情形時亦僅相當於0.506σ，而實際上不可能 於生產線上將對準精度管理至0.506σ以下。因此，為了進行於場效移動率為10 cm2/Vs之TAOS中，將最佳相對向電極電位差δVcom,opt抑制於容許極限值以下之液晶顯示裝置之設計，除將最大穿透電壓△Vp,max與最大穿透電壓差d(△Vp)max抑制於基準值以下等條件以外，亦必需導入新限制條件。
再者，於以上說明中，將最佳相對向電極電位差δVcom,opt之容許極限值設為ξ+=0.2 V、ξ-=-0.2 V，但該值為實用之值之一例。實際上最佳相對向電極電位差δVcom,opt之容許極限值為以商品規格決定之值，對各商品而不同。然而，於場效移動率變大之情形時，即便最佳相對向電極電位差δVcom,opt之容許極限值大於例示之值，亦難以改變設計於以目前之製程精度可製造之偏移量之範圍內將最佳相對向電極電位差δVcom,opt控制於容許值之液晶顯示裝置。
[補償驅動]
如上所述，過剩充電電流係由穿透電壓△Vp作為TFT之源極-汲極間電壓Vds發揮作用而流動，因此，過剩充電效果強烈依存於穿透電壓△Vp。因此，為了減少過剩充電效果，實現穿透電壓△Vp之減少較為有效。作為其手段之一，可列舉穿透補償驅動。本來之穿透補償驅動係藉由利用驅動減少穿透電壓△Vp而減少輔助電容Cs，而使開口率增大。
於穿透補償驅動，多種方法被提出並被實用化，基本 上利用透過輔助電容Cs之耦合補償由穿透引起之像素電極電位Vp之降低，就使有效之穿透電壓△Vp充分減少之方面而言均相同。即，穿透補償驅動之原理為：於透過寄生電容Cgs之掃描訊號線電位Vg之變化所致之像素電極電位Vp之變動量、與透過輔助電容Cs之輔助電容電極之電位變化所致之像素電極電位Vp之變動量相等之情形時，像素電極電位Vp之變動抵消。
因此，作為穿透補償條件，下述公式成立。
(Cgs/Cload)△Vg=(Cs/Cload)△Vcs………(2)
此處，△Vcs為輔助電容電極之電位變化量。該關係式係於輔助電容Cs形成於像素電極之延伸部與前段像素之掃描訊號線之交叉區域之Cs on Gate構造之情形時亦成立。於此情形時，掃描訊號線電位Vg係從TFT為接通狀態之閘極電極電位Vgh降低至斷開狀態之閘極電極電位Vgl之前降低至低於Vgl之第3電位Vgc。即，該掃描訊號線之電位從接通狀態之閘極電極電位Vgh切換成斷開狀態之閘極電極電位Vgl時，前段掃描訊號線之電位從Vgc向Vgl切換。此時，成為△Vcs=Vgl-Vgc。
以下，一邊參照圖式一邊對作為對於穿透補償驅動之習知例於非晶矽使用Cs on Gate之情形進行說明。此情形時之個別參數係掃描訊號線時間常數為τg=2.5 μs、閾值電壓為Vth=1.5 V、接通狀態之閘極電極電位為Vgh=20 V、斷開狀態之閘極電極電位為Vg1=-6 V、場效移動率為μeff=0.5 cm2/Vs。通道寬度W係設為與於非晶矽應用穿透 非補償驅動之情形相同之37.3 μm。
由於穿透補償驅動對TFT為接通狀態之期間之對於負載電容Cload之充電影響較小，故此處亦可忽視。因此，此情形時之W-Cload特性與W-△Vp,max特性及W-d(△Vp)max特性係與圖7相同。
圖11係模擬地求出對非晶矽進行利用Cs on Gate之穿透補償驅動之情形時之習知之方法中之50%穿透電壓△Vp,v50與最佳相對向電極電位差δVcom,opt之關係之結果。L係顯示最佳相對向電極電位差δVcom,opt即設計最佳相對向電極電位差δVcom,typ相對於50%穿透電壓△Vp,v50之設計值即設計50%穿透電壓△Vp,v50typ之關係之曲線圖，M(0 V)~M(2 V)係顯示最佳相對向電極電位差δVcom,opt之變動相對於0 V~2 V之各設計50%穿透電壓△Vp,v50typ中50%穿透電壓△Vp,v50之變動之關係之曲線圖。
曲線圖L所示之設計最佳相對向電極電位差δVcom,typ相對於設計50%穿透電壓△Vp,v50typ之增加而緩慢增大且於約2 V處與橫軸相交。此時，50%穿透電壓△Vp,v50增大之情形與減少之情形之各自之容許變動量δ(△Vp,v50)+與δ(△Vp,v50)-相等，而容許變動量成為最大。具體而言，以△Vp,v50typ=2.12 V成為δ(△Vp,v50)+=δ(△Vp,v50)-=0.150 V，於該狀態下△Vp,v50之變動全部由Cgs之變動引起之情形時之容許Cgs變動量δCgs成為2.49 fF。該Cgs變動全部由對準偏移引起之情形時之容許對準偏移量係於 相當於3σ之直接對準精度δd與間接對準精度δi分別為2 μm與3 μm之情形時相當於2.37σ。此情形時之最大負載電容Cload,max為0.526 pF，與穿透非補償驅動之情形相比，輔助電容Cs可減少0.276 pF，相應地開口率增大。
此處雖未進行詳細敍述，但於實際之設計時，於穿透補償驅動之情形時，多數情況下穿透電壓之設計於未受限制條件之狀態下進行，若根據公式(1)求出設計50%穿透電壓△Vp,v50typ則大致成為2 V~2.5 V。於製造步驟中將對準精度管理為2.37σ或其以下並非不可能但伴隨有困難，因此，實際上藉由利用製造設備之改造之對準精度之提高等來對應。即，即便耗費如此般之勞力，亦需要由利用穿透補償驅動之穿透電壓之限制條件緩和造成之輔助電容減少所致之開口率之增大。於實施一次如此般之對應之製造步驟中，於習知之非晶矽中之穿透補償驅動之情形時，即便不考慮與穿透電壓相關之限制條件，就結果而言亦將最佳相對向電極電位差δVcom,opt控制於容許範圍內。
又，儘管進行穿透補償驅動亦產生穿透所影響之過剩充電之原因在於：公式(2)之穿透補償條件係使穿透補償過程結束之時間點之電位一致者，相對於此，實際上過剩充電電流藉由因掃描訊號線電位與利用補償驅動之像素電極電位之間之電位之時間變化率不一致而產生之電位差而流動。
即，掃描訊號線與輔助電容線之時間常數之設定法完全不同，尤其，關於電容之設定，一般兩者之絕緣膜構成 不同，因此單位面積電容不同，又，於掃描訊號線之情形時僅時間常數之值為重要，相對於此，於輔助電容線中，除時間常數以外亦具有耦合減少等功能，因此根據嚴密之計算決定電容之值。如此一來，一般掃描訊號線與輔助電容線之時間常數大不相同，因此，尤其於掃描訊號線之選擇期間剛結束後之過剩充電期間初期，掃描訊號線之電位變化所致之像素電極電位變化量與輔助電容線之電位變化所致之像素電極電位變化量未相互抵消。因此而產生之像素電極電位之變化量成為源極-汲極間電壓Vds而過剩充電電流流動。
或者，於Cs on Gate構造之情形時，像素電極從該掃描訊號線受到之電位變化之過程係分為2階段，第一階段係於選擇期間剛結束後掃描訊號線之電位從接通狀態之閘極電極電位Vgh切換成低於斷開狀態之閘極電極電位Vgl之第3電位Vgc之變化，第二階段係從第3電位Vgc向斷開狀態之閘極電極電位Vgl切換之變化。相對於此，從前段掃描訊號線受到之電位變化之過程僅為從第3電位Vgc向斷開狀態之閘極電極電位Vgl切換之變化之一次。因此，存在從該掃描訊號線受到之像素電極電位變化量與從前段掃描訊號線受到之像素電極電位變化量未相互抵消之期間，而於該期間過剩充電電流流動。
若對以上進行歸納，則對於場效移動率為0.5 cm2/Vs左右之習知之非晶矽之液晶顯示裝置之設計中，由於過剩充電效果之影響較小，故即便不提供與成為因過剩充電效 果引起之閃爍之指標之最佳相對向電極電位差δVcom,opt相關之限制條件，亦自然地將最佳相對向電極電位差δVcom,opt控制於容許範圍內。然而，若場效移動率變大，則過剩充電效果亦增大，因此，於場效移動率為10 cm2/Vs之TAOS之情形時，為了使最佳相對向電極電位差δVcom,opt減少至容許範圍內，而必需於設計時導入新限制條件。
本發明係鑑於以上之方面而完成，本發明之目的在於提供一種顯示品質較高之主動矩陣型顯示裝置。進而，本發明之目的在於提高具有場效移動率處於1 cm2/Vs至70 cm2/Vs之範圍之電晶體之主動矩陣型顯示裝置之顯示品質。進而，本發明之目的在於提供一種製造如上所述之主動矩陣型顯示裝置之方法。
[解決問題之技術手段]
本發明係隨著場效移動率之增大而增大之過剩充電效果引起之閃爍或於畫面亮度之均一性降低之指標採用於掃描訊號線方向上之相對向電極電位Vcom之面內差別即相對向電極電位差δVcom，提供用以將閃爍或畫面亮度之均一性降低控制於容許範圍內之新設計上之限制條件，而實現高品質之主動矩陣型顯示裝置。
本發明提供一種用以抑制當場效移動率超過1 cm2/Vs時影響變得顯著之過剩充電效果引起之顯示品質之降低之方法。因過剩充電效果而顯示品質受到影響係與亮度傾斜、殘像等最佳相對向電極電位Vcom,opt之面內分佈相 關。尤其，著眼於視認性較高之閃爍，以最佳相對向電極電位Vcom,opt之掃描線方向之面內差別即最佳相對向電極電位差δVcom,opt為指標而提供抑制閃爍或畫面亮度之均一性降低之新設計條件。進而，本發明提供於半導體層之場效移動率為1 cm2/Vs以上時，亦可決定接通狀態之閘極電極電位Vgh、斷開狀態之閘極電極電位Vgl、負載電容Cload、及閘極-源極間電容Cgs等製程之控制參數之值，而將最佳相對向電極電位差δVcom,opt控制於容許變動範圍之公式。
具體而言，將最佳相對向電極電位差δVcom,opt顯示為相對於最大亮度而成為n%之亮度之半色調(halftone)中%穿透電壓△Vp,vn之一次函數、及將最佳相對向電極電位差δVcom,opt相對於因製造製程之影響寄生電容Cgs等產生變動所致之n%穿透電壓△Vp,vn之變動之變動公式化為n%穿透電壓△Vp,vn之函數。進而，根據之前公式化(formulation)後之公式導出為了使製程位準不超過最佳相對向電極電位差δVcom,opt之容許極限值ξ而n%穿透電壓△Vp,vn之設計值應滿足之條件。
圖24係對掃描訊號線時間常數τg=2.5 μs、閾值電壓Vth=0 V、接通狀態之閘極電極電位Vgh=15 V、斷開狀態之閘極電極電位Vgl=-6 V、設計50%穿透電壓△Vp,v50typ=1.5 V之情形，將藉由公式化後之公式及模擬於場效移動率μeff為0~100 cm2/Vs之範圍內求出設計最佳相對向電極電位差δVcom,typ之結果進行比較而顯示之 圖。於模擬結果中，設計最佳相對向電極電位差δVcom,typ係相對於場效移動率μeff之增大而單調遞增，根據公式化後之公式之算出值係於場效移動率μeff>50 cm2/Vs之區域中設計最佳相對向電極電位差δVcom,typ減少。過剩充電係因過剩充電電流引起之現象，由於電流之易流動性即場效移動率越大則過剩充電電流亦越大，因此教示有根據公式化後之公式而算出之值之減少超過應用極限。
又，於場效移動率μeff大致為2 cm2/Vs以下且曲線圖之傾斜度非常大之區域中，模擬結果未描繪平緩之曲線而產生變形，對模擬而言成為臨界之區域。認為其原因在於：由於設計最佳相對向電極電位差δVcom,typ相對於場效移動率μeff之變化而敏感地變化，故數值解析中之收斂性降低。相對於此，根據公式化後之公式之算出值描繪平緩之曲線，其原因在於：於導出公式化後之公式時相對於模擬結果使用內插式而進行配適(fitting)，因此因模擬之收斂性引起之曲線圖形狀之變形被平均化，認為於場效移動率μeff大致為2 cm2/Vs以下之區域中，根據公式化後之公式之算出值之可靠性高於模擬結果。
圖25係顯示從根據公式化後之公式而算出之值減去模擬值所得之值△之圖。若將用以使根據公式化後之公式而算出之值與模擬值視為大致一致之兩者之差之容許極限假設為20 mV，則根據圖25於場效移動率μeff大致為1.5~70 cm2/Vs之區域中成為容許極限以下。此處，所謂誤差20 mV係指用作將顯示訊號線之時間常數所致之畫面之上端 與下端之亮度差換算成液晶層施加電壓之差之情形時之容許極限之值，圖25並非與鄰接像素之施加電壓差進行比較而為模擬值與根據公式化後之公式而算出之值之比較，因此使用20 mV作為不存在優勢差之極限值。
又，若考慮對於場效移動率μeff大致為2 cm2/Vs以下之區域之模擬中之收斂性(convergent)之降低，則認為實際上可視為大致一致之區域之下限低於1.5 cm2/Vs，至少1 cm2/Vs左右為止可視為大致一致。
根據以上說明，可應用公式化後之公式之範圍係場效移動率大致為1 cm2/Vs~70 cm2/Vs之範圍，較佳為1.5 cm2/Vs~50 cm2/Vs之範圍。又，可於n之範圍大致為15~70即成為15%至70%之亮度之半色調顯示中應用。進而，若將n設為50，則一般透射率變化相對於電壓變化之比率成為最大，因此，較理想係將最佳相對向電極電位差δVcom,opt顯示為50%穿透電壓△Vp,v50之一次函數。
又，對於閃爍，不僅有顯示畫面之廣範圍之亮度宛如亮滅般產生變化者，亦有半徑為數mm左右之微小之區域之亮度輕微地振動遍及顯示畫面之廣範圍而無規則地分佈者。相鄰之微小閃爍區域之亮度差係因於微小區域上亮度不穩定，因此實際測量較為困難，於主觀評估中相當於256灰階之1~3灰階量左右或其以上。於此情形時，多數情形下無法辨識所謂閃爍，但由於微小之亮斑狀態分佈於顯示畫面之廣範圍，故顯示圖案之輪廓模糊(blur)，導致整體上朦朧(hazy)之畫質。有時該模式之閃爍稱作為局部模式之閃 爍。
推測其原因在於由閘極絕緣膜之輕微之膜厚分佈引起之最佳相對向電極電位Vcom,opt之面內不均一性。即，一般將閘極絕緣膜等絕緣性薄膜之膜厚精度管理為相對於設定值相差±10%以下。然而，測定膜厚係配置於像素區域之周圍之膜厚測定圖案，因此，實際上並非測定像素區域之膜厚分佈。因此，認為實際上小於管理值數%左右之膜厚之不同區域無規則(random)地分佈於整個畫面，認為局部模式之閃爍係該輕微之膜厚之差異產生輕微之穿透電壓之分佈，其結果視認到過剩充電效果之程度差之現象。
考慮到相鄰之2個局部模式閃爍區域之情形時，由於相互之距離較近且為非常窄之區域，故各個區域中之對準偏移量或配線寬度、液晶層之厚度等由製程精度引起之變動項目係除閘極絕緣膜之膜厚以外均可視為相同。即，認為兩個區域間之差異僅為因閘極絕緣膜之膜厚差引起之TFT之閘極-源極間寄生電容Cgs。
於此情形時，最佳相對向電極電位Vcom,opt相對於兩個區域間之穿透電壓差之差係與本發明之公式(4)所示之直線M之傾斜度η大致一致。其原因在於：η為最佳相對向電極電位差δVcom,opt之變動相對於因閘極-源極間寄生電容Cgs之變動等引起之50%穿透電壓△Vp,v50之變動之比率，由對準偏移引起之閘極-源極間寄生電容變動時之通道長度W之變動所致之過剩充電電流之變動之影響充分小於閘極-源極間寄生電容Cgs之變動所致之影響。因此，η 之絕對值越小則相鄰之局部模式之閃爍位準之差越小，而可實現顯示品質之提高。又，由於為非常窄之範圍內之現象故可視為於兩個區域間僅閘極-源極間寄生電容Cgs不同，因此，相對於各像素獨立地控制相對向電極電位之情形，亦可藉由η對局部模式之閃爍進行評估。
圖12係顯示50%穿透電壓△Vp,v50之設計值即設計50%穿透電壓△Vp,v50typ與設計最佳相對向電極電位差δVcom,typ之關係之直線L、顯示50%穿透電壓△Vp,v50從設計50%穿透電壓△Vp,v50typ變動之情形時之最佳相對向電極電位差δVcom,opt之變動關係之直線M、及顯示最佳相對向電極電位差δVcom,opt之容許範圍之上限值ξ+與下限值ξ-之關係之概念圖。
本發明之發明者發現直線L由下述公式(3)所示。
L：δVcom,typ=(α．△Vp,v50typ+β)γ………(3)
此處，必需注意直線L之傾斜度(inclination)為正、即α．γ>0。其原因在於：穿透電壓△Vp作為源極-汲極間電壓Vds發揮作用而過剩充電電流流動，藉此進行過剩充電。又，α、β、γ係根據以下說明之計算公式而求得之係數。
本發明之發明者發現直線M由下述公式(4)所示。
M：δVcom,opt=η(△Vp,v50-△Vp,v50typ)+δVcom,typ………(4)
此處，必需注意直線M之傾斜度η為η<0。其原因在於：於50%穿透電壓△Vp,v50藉由變動而增大之情形時，像素電極電位Vp之降低量增大，因此最佳相對向電極電位Vcom,opt降低。
其次，將最佳相對向電極電位差δVcom,opt之容許上限值與下限值分別設為ξ+與ξ-，將相對於ξ+及ξ-之50%穿透電壓△Vp,v50分別設為△Vp,v50-與△Vp,v50+。為了使最佳相對向電極電位差δVcom,opt之上限值成為ξ+以下，只要△Vp,v50-中之最佳相對向電極電位差δVcom,opt為ξ+以下即可，因此，根據η((△Vp,v50-)-△Vp,v50typ)+(α．△Vp,v50typ+β)γ≦ξ+ 獲得△Vp,v50typ-(△Vp,v50-)≦{(α．△Vp,v50typ+β)γ-(ξ+)}/η。
同樣地，為了使最佳相對向電極電位差δVcom,opt之下限值成為ξ-以上，若於△Vp,v50+中之最佳相對向電極電位差δVcom,opt為ξ-以上即可，因此，根據η((△Vp,v50+)-△Vp,v50typ)+(α．△Vp,v50typ+β)γ≧ξ-，獲得(△Vp,v50+)-△Vp,v50typ≦{(ξ-)-(α．△Vp,v50typ+β)γ}/η。
藉此，若將△Vp,v50從△Vp,v50typ增大之方向之容許變動量δ(△Vp,v50)+、與△Vp,v50從△Vp,v50typ減少之方向之容許變動量δ(δVp,v50)-分別設為δ(△Vp,v50)+=(△Vp,v50+)-△Vp,v50typ>0 δ(△Vp,v50)-=△Vp,v50typ-(△Vp,v50-)>0，則獲得以下之公式(5)與公式(6)。
δ(δVp,v50)+≦{(ξ-)-(α‧△Vp,v50typ+β)γ}/η………(5)
δ(δVp,v50)-≦{(α‧△Vp,v50typ+β)γ-(ξ+)}/η………(6)
因此，若以滿足公式(5)與公式(6)之方式進行設計，則可由過剩充電效果引起之閃爍抑制於容許限度內。
此處，著眼於成為最大亮度之50%之液晶層施加電壓 之原因係在透射率-液晶層施加電壓之關係中，透射率變化相對於電壓變化之比率成為最大之區域。即，由於相對於液晶層施加電壓之變化而透射率敏感地產生變化，故容易視認到因過剩充電所致之液晶層施加電壓之面內不均一性引起之閃爍或殘像等。然而，有如下之情形：隨著近年來之液晶顯示裝置之畫面亮度之增大，即便為亮度50%亦十分明亮，因此對肉眼而言視認性降低，於暗於亮度50%之畫面中視認性提高。因此，以下一邊參照圖式一邊對將畫面亮度設為最大亮度之n%時，求出本發明之公式(3)與公式(4)成立之n之範圍之例進行說明。
圖22係對於畫面亮度成為最大亮度之n%之液晶層施加電壓Vn之δVcom,opt，將模擬結果與根據公式(3)所獲得之δVcom,opt-Vn特性進行比較而顯示之曲線圖。個別參數係設為掃描訊號線時間常數τg=2.5 μs、閾值電壓Vth=0 V、接通狀態之閘極電極電位Vgh=15 V、斷開狀態之閘極電極電位Vgl=-2 V、場效移動率μeff=10 cm2/Vs。進而，將顯示模式設為未於液晶層施加電壓之狀態且透射率100%即成為最大亮度之常白(normally white)，將成為亮度100%時之液晶之相對介電係數ε100設為液晶之相對介電係數-施加電壓特性中之最小值3.00，將相對於ε100之液晶層施加電壓V100設為液晶之閾值電壓，將液晶層施加電壓最大值V0設為6.5 V，將V0時之亮度設為0%，將此時之液晶之相對介電係數ε0設為6.18。
透射率-液晶層施加電壓特性與液晶之相對介電係數- 液晶層施加電壓特性相互之間具有較強之相關關係，因此，根據ε0與ε100藉由線性內插(linear interpolation)求出成為亮度n%時之液晶之相對介電係數εn，由液晶之相對介電係數-液晶層施加電壓特性求出相對於εn之液晶層施加電壓Vn。又，於公式(3)中將△Vp,v50typ取代為成為亮度n%之液晶層施加電壓Vn中之穿透電壓之設計值△Vp,vntyp而算出δVcom,opt，於模擬中亦同樣地進行。
於圖22中，於50%液晶層施加電壓V50中，根據公式(3)而求得之值與模擬結果之值不一致而存在約6 mV之差。其顯示本發明式具有之精度，相對於一般之δVcom,opt之容許極限值即200 mV為約3%之偏移，作為實用上不存在問題之位準而可視為大致一致。若分別根據公式(3)與模擬而求得之δVcom,opt之差容許誤差達到10 mV，則大致可於15%液晶層施加電壓V15~70%液晶層施加電壓V70之範圍即亮度15%~70%之範圍內視為大致一致，於該範圍內本發明之公式(3)成立。又，可知：於超過該範圍之區域中，公式(3)之值並非與模擬值相差懸殊，因此，於不要求精度之粗略之探討時可於0%液晶層施加電壓V0~100%液晶層施加電壓V100之整個範圍中使用公式(3)。
圖23係將與圖22於相同之條件下進行而獲得之模擬結果與由本發明之公式(4)求得之η-Vn特性進行比較而顯示之曲線圖。於公式(4)中將50%穿透電壓△Vp,v50及設計50%穿透電壓△Vp,v50typ分別取代成n%穿透電壓△Vp,vn及設計n%穿透電壓△Vp,vntyp而算出η，於模擬中 亦同樣地進行。於圖23中，於液晶層施加電壓為10%液晶層施加電壓V10~100%液晶層施加電壓V100之區域即亮度為10%~100%之範圍中在誤差±1%之範圍內模擬結果與本發明之公式(4)一致，於該範圍中公式(4)成立。根據上述說明，將具體之發明內容顯示如下。
本發明之主動矩陣型之液晶顯示裝置，係場效移動率為1 cm2/Vs以上且70 cm2/Vs以下，其特徵在於：將最佳相對向電極電位差δVcom,opt之容許上限值與下限值分別設為ξ+與ξ-，將相對於ξ+與ξ-之n%穿透電壓△Vp,vn分別設為△Vp,vn-與△Vp,vn+，將設計n%穿透電壓設為△Vp,vntyp，將n%穿透電壓△Vp,vn從設計n%穿透電壓△Vp,vntyp增大之情形與減少之情形時之容許變動極限量分別設為δ(△Vp,vn)+=(△Vp,vn+)-△Vp,vntyp與δ(△Vp,vn)-=△Vp,vntyp-(△Vp,vn-)，將最佳相對向電極電位差δVcom,opt之設計值即設計最佳相對向電極電位差δVcom,typ設為公式(3)，δVcom,typ=(α‧△Vp,vntyp+β)γ………(3)
將最佳相對向電極電位差δVcom,opt之變動量相對於n%穿透電壓△Vp,vn之變動量之比率設為η，將α、β、γ分別設為根據之後說明之計算公式而求得之係數時，以δ(△Vp,vn)+與δ(△Vp,vn)-分別滿足公式(5)、公式(6)之方式設定。
δ(△Vp,vn)+≦{(ξ-)-(α‧△Vp,vntyp+β)γ}/η………(5)
δ(△Vp,vn)-≦{(α‧△Vp,vntyp+β)γ-(ξ+)}/η………(6)
進而，本發明可將n設為15~70之範圍。進而，較佳為可將n設為50。其特徵在於：將n設為50，將相對於ξ+與ξ-之50%穿透電壓△Vp,v50分別設為△Vp,v50-與△Vp,v50+，將50%穿透電壓△Vp,v50從設計50%穿透電壓△Vp,v50typ增大之情形與減少之情形時之容許變動極限量分別設為δ(△Vp,v50)+=(△Vp,v50+)-△Vp,v50typ與δ(△Vp,v50)-=△Vp,v50typ-(△Vp,v50-)，將作為最佳相對向電極電位差δVcom,opt之設計值之設計最佳相對向電極電位差δVcom,typ設為公式(3A)，δVcom,typ=(α‧△Vp,v50typ+β)γ………(3A)
將最佳相對向電極電位差δVcom,opt之變動量相對於50%穿透電壓△Vp,v50之變動量之比率設為η，將α、β、γ分別設為根據之後說明之計算公式而求得之係數時，以δ(△Vp,v50)+與δ(△Vp,v50)-分別滿足公式(5A)、公式(6A)之方式設定。
δ(△Vp,v50)+≦{(ξ-)-(α‧△Vp,v50typ+β)γ}/η………(5A)
δ(△Vp,v50)-≦{(α‧△Vp,v50typ+β)γ-(ξ+)}/η………(6A)
於顯示裝置為穿透非補償驅動之情形時，可由下述公式提供α、β、γ、η。
α=A‧exp(-1/(B‧μeff))+0.2
A={0.58exp(-1/Vgh)-0.591}Vth+{7.924exp(-1/Vgh)-7.23}
B=Ba{exp(Bb(Vgh-14))-1}+Bc
Ba=15exp(-0.455Vth)
Bb=0.00667Vth+0.01
Bc=1.2exp(-0.35Vth)-0.47
β=C‧exp(-1/(D‧μeff))-0.19
C=-0.002Vth+0.337exp(-1/Vgh)-0.148
D={0.06exp(-Vgh+14)+0.00042}exp(Vth)-0.0051Vgh+0.362
γ={E‧exp(-F/τg)+G‧τg}vc
E={-0.00032μeff+0.01(exp(-1.17/Vth)+1)}Vgh+0.008μeff+0.722exp(-0.101Vth)
F={2.71exp(-0.0272μeff)+0.597exp(-1.37/Vth)}/Vgh+(0.0667Vth+0.3)exp(-0.268μeff)
G={-0.0479μeff+1.4exp(-1.35/Vth)+1.75}/Vgh+0.0012μeff+0.0701exp(-0.301Vth)-0.1
vc=0.620exp(0.0353Vgh)(-Vgl)ˆ(-0.0203Vgh+0.275)
η=η0‧γ0
η0=P‧exp(-1/△Vp,vntyp)+Q
P={0.115exp(-0.164Vgh)‧exp(Vth)-0.00610Vgh+0.460}μeffˆ(-0.559)
Q=exp(-1/(μeff+Qa))+Qb
Qa=0.128Vgh-0.005exp(0.2Vth+4.70)+0.350
Qb=(0.0008Vth+0.0183)Vgh-0.0554Vth-1.88
γ0=ve‧κ(τg)/κ(τg=2.5)
κ(τg)=exp(-R/τg)+S‧τg+T
R=Ra1‧exp(Ra2‧μeff)‧exp(-1/(Vgh-10))+0.5exp(-Rc2/μeff)+Rc3
Ra1=0.214exp(-1.37/Vth)+0.351
Ra2=0.153exp(-1.37/Vth)-0.216
Rc2=1.29exp(0.388Vth)
Rc3=0.544exp(0.0147Vth)-1
S={0.000376loge(μeff)-0.0000667Vth-0.00123}Vgh+Sb
Sb=(0.00237Vth+0.0345)exp(Sb2‧μeff)
Sb2=0.00258exp(0.388Vth)-0.05
T=Ta1‧Vgh‧μeffˆTa2+Tb1‧loge(μeff)+Tb2
Ta1=0.007exp(-1.60/Vth)+0.0258
Ta2=0.0223exp(0.265Vth)-0.1
Tb1=-0.0001Vth+0.0597
Tb2=0.847exp(-0.0966Vth)-3.00
ve=(-0.0242Vgh+1.17)(-Vgl)ˆ(0.0006Vghˆ1.96)
此處，Vth、Vgh、Vgl以及△Vp,vntyp之單位為[V]，μeff之單位為[cm2/Vs]，τg之單位為[μs]。又，κ(τg)顯示κ為τg之函數，「ˆ」顯示次方記號。進而，loge顯示自然對數。
穿透補償驅動之情形時之α、β、η可由下述公式提供。
α=A‧μeff+B
A=0.00001[{4exp(-0.462Vth)-15}Vgh+20.2exp(0.0361Vth)]
B=0.0001{(4.33Vth+25.2)Vgh-203Vth+852}
β=C‧loge(μeff)+D
C=0.0001(16.2Vgh-0.6Vth-108)
D=-(0.0118Vth+0.105)loge(Vgh)+0.0374Vth+0.0625
η=η0‧γ0
η0=P‧exp(△Vp,vntyp)+Q
P=-Pa1‧Vghˆ(Pa2)‧μeffˆ(Pb1‧Vgh+Pb2)
Pa1=4exp(1.12Vth)+109
Pa2=-5exp(-1/(0.0916Vth))-2.57
Pb1=0.00007Vth+0.0096
Pb2=-0.0146Vth-0.204
Q=-{(0.0001Vth-0.0123)Vgh+0.0238Vth+1.08}μeffˆQb
Qb=(4.46Vth+43.0)Vghˆ(-0.0289Vth-2.16)+0.0118Vth-0.185
γ0=ve‧κ(τg)/κ(τg=2.5)
κ(τg)=exp(-R/τg)+S‧τg+T
R=Ra1‧exp(Ra2‧μeff)‧exp(-1/(Vgh-10))+0.5exp(-Rc2/μeff)+Rc3
Ra1=0.214exp(-1.37/Vth)+0.351
Ra2=0.153exp(-1.37/Vth)-0.216
Rc2=1.29exp(0.388Vth)
Rc3=0.544exp(0.0147Vth)-1
S={0.000376loge(μeff)-0.0000667Vth-0.00123}Vgh+Sb
Sb=(0.00237Vth+0.0345)exp(Sb2‧μeff)
Sb2=0.00258exp(0.388Vth)-0.05
T=Ta1‧Vgh‧μeffˆTa2+Tb1‧loge(μeff)+Tb2
Ta1=0.007exp(-1.6/Vth)+0.0258
Ta2=0.0223exp(0.265Vth)-0.1
Tb1=-0.0001Vth+0.0597
Tb2=0.847exp(-0.0966Vth)-3.00
ve=(-0.0242Vgh+1.17)(-Vgl)ˆ(0.0006Vghˆ1.96)
此處，Vth與Vgh、Vgl以及△Vp,vntyp之單位為[V]，μeff之單位為[cm2/Vs]，τg之單位為[μs]。又，κ(τg)顯示κ 為τg之函數，「ˆ」顯示次方記號。進而，loge顯示自然對數。
主動矩陣型之顯示裝置可設為液晶顯示裝置或有機EL(Electro-Luminescence，電致發光)顯示裝置。又，η之絕對值可設為2以下。於半導體層，可採用非晶質之金屬氧化物或有機物。於有機EL顯示裝置之情形時，一像素由2個TFT與1個電容所構成之2T1C型、或雖然具有由複數個TFT與複數個電容所構成之電路但與2T1C型等效之情形時之有機EL顯示裝置之像素係與液晶顯示裝置之像素在電路上等效，可以滿足上述限制條件之公式(5)及公式(6)之方式構成。本發明可將上述設計方法應用於顯示裝置之製造方法。
根據本發明，可提供一種顯示品質較高之主動矩陣型顯示裝置。進而，根據本發明，可提高具有場效移動率在1 cm2/Vs至70 cm2/Vs之範圍內之電晶體之主動矩陣型顯示裝置之顯示品質。進而，根據本發明，可提供一種製造如上所述之主動矩陣型顯示裝置之方法。
[非補償驅動]
以下一邊參照圖式一邊對由場效移動率為10 cm2/Vs之TAOS所構成之TFT應用根據本發明之關係式之設計方法之情形時之一實施例進行說明。本實施例中之個別參數係掃描訊號線時間常數τg=2.5 μs、閾值電壓Vth=0 V、接 通狀態之閘極電極電位Vgh=15 V、斷開狀態之閘極電極電位Vgl=-2 V、半導體層之場效移動率μeff=10 cm2/Vs。即，該等參數係如參照圖9、圖10所說明，於習知之設計方法中，難以將最佳相對向電極電位差δVcom,opt抑制於容許極限值以下，以下顯示藉由應用本發明之方法，即便採用該等參數亦可進行液晶顯示裝置之設計。因此，W-Cload特性與W-△Vp,max特性及W-d(△Vp)max特性之曲線圖成為與圖9相同。
圖13係顯示使用本發明之關係式而求得之最佳相對向電極電位差δVcom,opt相對於50%穿透電壓△Vp,v50之關係之曲線圖。L係根據公式(3)而求得之曲線圖，顯示相對於TFT按照設計而完成時之寄生電容Cgs中之設計50%穿透電壓△Vp,v50typ之設計最佳相對向電極電位差δVcom,typ。
“M(0 V)”~“M(1.5 V)”分別根據公式(4)而求得之曲線圖，顯示於設計50%穿透電壓△Vp,v50typ為0 V~1.5 V之情形時設想寄生電容Cgs因對準偏移等而從設計值變動之情形，藉此50%穿透電壓△Vp,v50從設計50%穿透電壓△Vp,v50typ變動±0.5 V之情形時之最佳相對向電極電位差δVcom,opt。若設為ξ+=0.2 V、ξ-=-0.2 V作為最佳相對向電極電位差δVcom,opt之容許極限，則於圖13中△Vp,v50>0.2 V之區域中，參照圖12可知δ(△Vp,v50)-<δ(△Vp,v50)+，減少之情形所容許之50%穿透電壓△Vp,v50之變動量小於增大之情形，而限速設計。又，若減 少50%穿透電壓△Vp,v50則輔助電容Cs增大導致開口率之降低，因此不考慮△Vp,v50<0.2 V之區域而僅考慮△Vp,v50>0.2 V之區域。
參照圖12、圖13可知，於△Vp,v50>0.2 V之區域中，最佳相對向電極電位差δVcom,opt變得小於ξ+般之δ(△Vp,v50)-進行探討。如參照圖9、圖10所說明般，以習知之設計方法獲得之像素候補係通道寬度W=Wmin-u、最大負載電容Cload,max=0.477 pF、設計50%穿透電壓△Vp,v50typ=0.67 V者，但由於必需將對準精度之管理值設定為較小而至無法實施之程度，故未成為最佳之像素。對在本實施例中根據圖13而發現可將對準精度之管理值設定於可實施之範圍之最佳之像素之方法進行說明。
圖14係求出50%穿透電壓相對於圖13中之設計50%穿透電壓△Vp,v50typ之各值之容許變動量δ(△Vp,v50)-之曲線圖。為了將對準精度之管理值設定於可實施之範圍，而必需將穿透電壓從設計值之變動量δ(△Vp,v50)-設定為較大。即，於參照圖9、圖10所說明之習知例中，設計50%穿透電壓△Vp,v50typ為0.67 V之情形係容許對準偏移量較小且僅相當於0.506σ，因此，為了設為可實施之容許對準偏移量，而根據圖14，將設計50%穿透電壓△Vp,v50typ設定為小於0.67 V。因此，根據公式(1)所示之穿透電壓之公式，將通道寬度固定為W=Wmin-u並將50%負載電容Cload,v50設為參數而顯示設計50%穿透電壓△Vp,v50typ。將通道寬度W固定於Wmin-u之原因在於：避 免於通道寬度W大於Wmin-u之情形時，為了將負載電容設定為更大而由遮光性電極所構成之輔助電容變大而開口率降低。藉此，圖14所示之設計50%穿透電壓△Vp,v50typ與穿透電壓之容許變動量δ(△Vp,v50)-之關係可取代成50%負載電容Cload,v50與穿透電壓之容許變動量δ(△Vp,v50)-之關係。所獲得之50%負載電容Cload,v50與穿透電壓之容許變動量δ(△Vp,v50)-之關係可再次使用公式(1)，取代成50%負載電容Cload,v50與閘極-源極間之寄生電容Cgs之容許變動量δCgs之關係。所獲得之閘極-源極間之寄生電容Cgs之容許變動量δCgs，係可藉由閘極-源極間之單位面積電容與參照圖6所說明之閘極-源極間寄生電容Cgs之對準偏移之變動面積，轉換成容許對準偏移量δdi。
圖15係顯示根據圖14獲得之設計50%穿透電壓△Vp,v50typ與容許對準偏移量δdi之關係之曲線圖。若將圖6所示之相當於3σ之直接對準偏移量δd與間接對準偏移量δi分別設為2 μm與3 μm，則合成對準偏移量δdi為3.6 μm。根據圖15可知，容許對準偏移量δdi成為3.6 μm係設計50%穿透電壓△Vp,v50typ為0.539 V時。又，若求出對於該狀態之最大負載電容Cload,max，則為0.570 pF，根據圖9可知：通道寬度W即便為Wmin-u亦可充分進行充電之電容，且位於較W-△Vp,max特性之曲線圖及W-d(△Vp)max特性之曲線圖之上方。即，將設計50%穿透電壓△Vp,v50typ設定為0.539 V之情形時，成為具有對於相當於3σ之合成 對準偏移量之裕度，滿足習知之穿透限制條件即最大穿透電壓△Vp,max≦1.7 V與最大穿透電壓差d(△Vp)max≦0.35 V，且為了將設計最佳相對向電極電位差δVcom,typ抑制於容許限度以下而所需之輔助電容之值抑制於最小之最佳之像素。
[補償驅動]
其次，以下一邊參照圖式一邊對藉由Cs on Gate之穿透補償驅動使用於場效移動率為10 cm2/Vs之TAOS之情形應用根據本發明之關係式之設計方法之一實施例進行說明。本實施例中之個別參數係掃描訊號線時間常數τg=2.5 μs、閾值電壓Vth=0 V、接通狀態之閘極電極電位Vgh=15 V、斷開狀態之閘極電極電位Vgl=-2 V、場效移動率μeff=10 cm2/Vs。即，與不進行穿透補償驅動之情形時之本發明之實施例中所應用者相同。又，穿透補償驅動係對TFT為接通狀態之期間之對於負載電容Cload之充電之影響較小，因此此處亦可忽視。因此，本實施例之W-Cload特性與W-△Vp,max特性及W-d(△Vp)max特性係與圖9相同。
圖16係顯示使用本發明之關係式而求得之最佳相對向電極電位差δVcom,opt相對於50%穿透電壓△Vp,v50之關係之曲線圖。L係根據公式(3)而求得之曲線圖，顯示相對於按照設計值而完成之TFT之寄生電容Cgs中之設計50%穿透電壓△Vp,v50typ之設計最佳相對向電極電位差δVcom,typ。“M(0 V)”~“M(3 V)”分別根據公式(4)求得之曲線圖，顯示於設計50%穿透電壓△Vp,v50typ 為0 V~3 V之情形時設想寄生電容Cgs因對準偏移等而從設計值變動之情形，藉此50%穿透電壓△Vp,v50從設計50%穿透電壓△Vp,v50typ變動±0.5 V之情形時之最佳相對向電極電位差δVcom,opt。
於圖16中，顯示相對於設計50%穿透電壓△Vp,v50typ之設計最佳相對向電極電位差δVcom,typ之直線L之傾斜度係與圖14之穿透非補償驅動之情形相比變小。其原因在於：藉由穿透補償驅動而有效穿透電壓降低之結果，過剩充電電流降低。然而，顯示最佳相對向電極電位差δVcom,opt相對於50%穿透電壓△Vp,v50之變動之變動之直線M之傾斜度與穿透非補償驅動之情形相比變大，進而，相對於設計50%穿透電壓△Vp,v50typ之增加而直線M之傾斜度之絕對值增大。其原因在於：因穿透補償條件而根據公式(2)於穿透補償驅動中寄生電容Cgs與輔助電容Cs之比必需固定。
現在，直線L係於設計50%穿透電壓△Vp,v50typ為1.41 V時與橫軸相交，此時50%穿透電壓△Vp,v50增大之情形與減少之情形各自之50%穿透電壓容許變動量δ(△Vp,v50)+與δ(△Vp,v50)-相等，50%穿透電壓容許變動量成為最大。然而，即便50%穿透電壓之容許變動量為最大，所容許之對準偏移量δdi亦並非成為最大。從公式(1)可知其原因在於：穿透電壓與閘極-源極間之寄生電容Cgs與負載電容Cload之比成比例。於非晶矽應用穿透補償驅動之情形時於50%穿透電壓容許變動量成為最大之區域附近 進行設計，其係為了對場效移動率較小之非晶矽至少使開口率略微變大。相對於此，本發明之目的在於提高使用場效移動率較大之半導體之情形時之畫質。因此，以下一邊參照圖式一邊對於本實施例中根據圖16而實現像素之最佳化之方法進行說明。
與參照圖11所說明之非晶矽應用穿透補償驅動之習知例之情形同樣地，於本實施例中亦藉由穿透補償驅動而緩和與穿透相關之限制條件，不設定對於最大穿透電壓△Vp,max或最大穿透電壓差d(△Vp)max之上限值。即，實現像素之最佳化之條件係將最佳相對向電極電位差δVcom,opt抑制於容許範圍內，將對準精度之管理值設定於可實施之範圍，且開口率成為最大。
圖17係求出50%穿透電壓相對於圖16中之設計50%穿透電壓△Vp,v50typ之各值減少之方向與增加之方向之容許變動量δ(△Vp,v50)-與δ(△Vp,v50)+之曲線圖。與使用圖14、圖15所說明之穿透非補償驅動之情形同樣地，從圖17所示之50%穿透電壓之容許變動量δ(△Vp,v50)-及δ(△Vp,v50)+與設計50%穿透電壓△Vp,v50typ之關係，求出容許對準偏移量δdi與設計50%穿透電壓△Vp,v50typ之關係。
即，將通道寬度W固定為W=Wmin-u，根據公式(1)所示之穿透電壓之公式，將50%負載電容Cload,v50設為參數而顯示設計50%穿透電壓△Vp,v50typ。將通道寬度W固定為Wmin-u之原因在於：避免於通道寬度W大於Wmin-u 之情形時，為了將負載電容設定為更大而由遮光性電極所構成之輔助電容變大而開口率降低。藉此，圖17所示之穿透電壓之容許變動量δ(△Vp,v50)-及δ(△Vp,v50)+與設計50%穿透電壓△Vp,v50typ之關係可取代成穿透電壓之容許變動量δ(△Vp,v50)-及δ(△Vp,v50)+與50%負載電容Cload,v50之關係。
所獲得之50%穿透電壓之容許變動量δ(△Vp,v50)-及δ(△Vp,v50)+與50%負載電容Cload,v50之關係係再次使用公式(1)，取代成閘極-源極間之寄生電容Cgs之容許變動量δCgs與50%負載電容Cload,v50之關係。所獲得之閘極-源極間之寄生電容Cgs之容許變動量δCgs可藉由閘極-源極間之單位面積電容與參照圖6所說明之閘極-源極間寄生電容Cgs之對準偏移所引起之變動面積，而轉換成容許對準偏移量δdi。尤其，將對於50%穿透電壓從設計50%穿透電壓減少之方向之50%穿透電壓之容許變動量δ(△Vp,v50)-之容許對準偏移量設為δdi-，將對於50%穿透電壓從設計50%穿透電壓增加之方向之50%穿透電壓之容許變動量δ(△Vp,v50)+之容許對準偏移量設為δdi+。
圖18係顯示根據圖17所獲得之對於50%穿透電壓從設計50%穿透電壓減少之方向之50%穿透電壓之容許變動量δ(△Vp,v50)-之容許對準偏移量δdi-及對於50%穿透電壓從設計50%穿透電壓增加之方向之50%穿透電壓之容許變動量δ(△Vp,v50)+之容許對準偏移量δdi+與設計50%穿透電壓△Vp,v50typ之關係之曲線圖。於圖17中在設計 50%穿透電壓△Vp,v50typ=2 V附近δ(△Vp,v50)+顯示最大值，相對於此，於圖18中δdi+單調遞減係因將通道寬度W固定為Wmin-u對各設計50%穿透電壓△Vp,v50所求得之50%負載電容Cload,v50相對於設計50%穿透電壓△Vp,v50typ而顯示之單調遞減之程度大於δ(△Vp,v50)+之增加之程度。其結果，容許對準偏移量δdi-與δdi+均相對於設計50%穿透電壓△Vp,v50typ而顯示單調遞減。
若將圖6所示之相當於3σ之直接對準偏移量δd與間接對準偏移量δi分別設為2 μm與3 μm，則合成對準偏移量δdi為3.6 μm。根據圖18，容許對準偏移量δdi成為3.6 μm以上之設計50%穿透電壓△Vp,v50typ之區域，係對於δdi-為1.25 V以下，對於δdi+為0.425 V以下。即，δdi-與δdi+均成為3.6 μm以上為△Vp,v50typ≦0.425 V。為了使開口率為最大，必需將由遮光性電極所構成之輔助電容設定為必要最小限度之大小，若可以3σ下進行對準精度之步驟管理則將容許對準偏移量δdi-與δdi+中進行限速之一方之值設定為3σ。
於本實施例中相當於3σ係指設計50%穿透電壓△Vp,v50=0.425 V之狀態。此情形時之最大負載電容Cload,max為0.698 pF，根據圖9，通道寬度W即便為Wmin-u亦可充分進行充電之電容。根據上述說明，本實施例中之最佳之像素之狀態係通道寬度W=Wmin-u、最大負荷電容Cload,max為0.698 pF、設計50%穿透電壓△Vp,v50=0.425 V。又，相對於與參照圖11所說明之於非晶矽應用穿透補 償驅動之情形時之對準精度相同之2.37σ，容許對準偏移量δdi成為1.98 μm，容許對準偏移量係將δdi+進行限速並將設計50%穿透電壓△Vp,v50typ設定為1.53 V。
此處，相對於本實施例中已說明進行穿透補償驅動之情形時之最佳像素之設計50%穿透電壓△Vp,v50typ之值小於相對於使用圖13~圖15而說明了對TAOS應用穿透非補償驅動之情形時之最佳像素之設計50%穿透電壓△Vp,v50typ之值。即，由於兩者之通道寬度W相同，故設計50%穿透電壓△Vp,v50typ之差係指由遮光性電極所構成之輔助電容Cs之差，當應用穿透非補償驅動時有開口率變高之情形係作為本發明之新見解而獲得。其原因在於：參照圖13及圖16而說明根據本發明之公式(4)求得之M之傾斜度、即最佳相對向電極電位差δVcom,opt相對於50%穿透電壓△Vp,v50之變化之比η之絕對值係穿透補償驅動之情形大於穿透非補償驅動之情形。
[局部模式閃爍]
其次，以下一邊參照圖式一邊對局部模式之閃爍減少使用本發明之情形進行說明。圖19係顯示習知例及本發明之實施例中所述將非晶矽與TAOS用作像素TFT之半導體層之液晶顯示裝置中最佳相對向電極電位差δVcom,opt之變化相對於50%穿透電壓△Vp,v50之變動之比率以公式(4)所示之直線M之傾斜度η之設計50%穿透電壓△vp,v50typ依存性之曲線圖。
即，為分別繪製(plot)於非晶矽藉由模擬求得之圖8與 圖11中之各直線M之傾斜度、及於TAOS根據本發明之關係式(4)求得之圖13與圖16中之直線M之傾斜度者。而且，圖19(A)係顯示穿透非補償驅動之情形，對於TAOS除實施例中使用之參數Vgh=15 V與Vgl=-2 V以外，亦對Vgh=12 V與Vgl=-2 V及Vgh=12 V與Vgl=-6 V之情形以虛線曲線圖顯示。同樣地，圖19(B)係顯示穿透補償驅動之情形，對於TAOS除實施例中使用之參數Vgh=15 V與Vgl=-2 V以外，亦對Vgh=12 V與Vgl=-2 V及Vgh=12 V與Vgl=-6 V之情形以虛線曲線圖顯示。
於圖19(A)所示之穿透非補償驅動之情形時，隨著Vgh之增大及Vgl之降低，顯示最佳相對向電極電位差δVcom,opt之變化相對於50%穿透電壓△Vp,v50之變動之比率之η之絕對值增大但其增大量較小，控制於與非晶矽相同程度之0.6~0.7。於非晶矽之非穿透補償驅動之情形時，局部模式之閃爍為非常輕微且不易被視認之位準，因此，認為於TAOS中局部模式之閃爍亦變得非常輕微。
相對於此，圖19(B)所示之穿透補償驅動之情形係η之絕對值相對於Vgh之增大及Vgl之降低之增大量較大，有η之絕對值大於非晶矽之情形之情形。於非晶矽應用穿透補償驅動之情形時之局部模式閃爍之實際情況處於可明確視認之位準，因此認為η之絕對值之容許極限為1.5~2.0左右，較佳為必需抑制於穿透非補償驅動位準之0.7以下。即，必需以將最佳相對向電極電位差抑制於容許極限以內，且將η之絕對值抑制於2.0以下之方式進行設計。
[有機EL]
其次，對將本發明應用於有機EL顯示裝置之情形進行說明。圖20係最基本之有機EL顯示裝置100之像素之概略等效電路圖。第一TFT115之閘極電極連接於掃描訊號線111，汲極電極連接於顯示訊號線113，源極電極連接於儲存電容Cst與第二TFT117之閘極電極。第二TFT117之汲極電極連接於電源電壓Vcom1，源極電極連接於有機EL元件即LED(Light Emitting Diode，發光二極體)119。即，稱作為由2個TFT與1個電容所構成之2T1C型。
於掃描訊號111之選擇期間第一TFT115成為接通狀態而對儲存電容Cst進行充電，於第一TFT115之源極電極電位(以下稱作為像素電極電位Vp1)成為與汲極電極電位相等時完成充電。藉由此時之像素電極電位Vp1，第二TFT117成為接通狀態，於LED119施加順向偏壓而電流流動，產生EL發光。於掃描訊號111之選擇期間結束後亦藉由儲存電容Cst保持像素電極電位Vp1而維持第二TFT117之接通狀態，繼續於LED119注入電流。
此時，為了於LED119繼續固定電流值之注入而必需使第二TFT117之汲極電極電位即電源電壓Vcom1於保持期間中固定，對各像素獨立地控制電源電壓Vcom1之值係因導致由像素構造之繁雜化引起之良率降低等而較為困難。因此，電源電壓Vcom1係於整個畫面中固定地從外部電源供電，對各像素僅控制像素電極電位Vp1，藉此進行流至LED119之電流值之控制。其結果，流至LED119之電流係 由第二TFT117之閘極電極電位控制，其電流值對像素電極電位Vp1之值非常敏感地產生變化。即，使像素電極電位Vp1之均一性與穩定性提高較為重要。
像素電極電位Vp1變得不均一之原因為電流注入型之顯示裝置，尤其根據第二TFT117始終處於接通狀態而指摘出由電壓應力所致之閾值電壓Vth之偏移。作為其對策，對各像素配置由複數個TFT與複數個電容所構成之補償電路之方法，提出有多種電路。然而，由於補償電路之導入導致像素構造之繁雜化，故存在導致光之出射方向之限制或良率降低等不利之方面。進而，與液晶顯示裝置中之穿透補償驅動之情形同樣地為電容耦合(capacitance coupling)型之補償，因此，亦有如下之情形：於各電容之值因對準偏移等製程變動而從設計值偏移之情形時無法獲得所期待之補償效果，反而降低亮度之面內均一性。
進而，與液晶顯示裝置之情形同樣地，過剩充電效果亦會造成像素電極電位Vp1之不均一性。圖21係圖20中之第一TFT115之閘極-汲極間之寄生電容之兩電極因分別從掃描訊號線111與顯示訊號線113之供電電極施加電壓故不影響像素電極電位Vp1而將其省略，並將第二TFT117之通道與LED119分別取代成可變電阻Rtft與Rel所得者。若將圖21與顯示液晶顯示裝置10之像素之等效電路之圖2相比，則可知藉由第一TFT115之接通電流之負載電容之充電之觀點而言，2T1C型有機EL顯示裝置之像素與液晶顯示裝置之像素等效。於站在相同之觀點之情形時，亦有若 於配置有由複數個TFT與複數個電容所構成之補償電路之像素中，將TFT取代成電容而合成電容則成為與2T1C型等效者。
又，於圖21中，雖然為了避免圖之繁雜化而省略，但掃描訊號線111與顯示訊號線113及可變電阻Rtft之供電配線分別具有電阻，由於像素區域呈矩陣狀故各配線相互交叉而形成電容。因此，施加於各配線之供電電極之訊號電位之變化係一邊由各自之時間常數產生變形一邊進行傳遞。因此，於有機EL顯示裝置中亦產生由穿透引起之過剩充電，作為過剩充電效果會產生像素電極電位Vp1之面內不均一性。
若對上述說明進行總結，則與液晶顯示裝置10之情形同樣地、或進一步於有機EL顯示裝置中將連接有第一TFT115之源極電極與第二TFT117之閘極電極之節點(node)之像素電極電位Vp1控制為均一且既定之值較為重要。為了減少像素電極電位Vp1之不均一性之原因即電壓應力所致之閾值電壓Vth之偏移，將補償電路組入於像素之方法受到注目而提出有多種電路。
然而，於補償電路之導入，由於伴隨著像素構造之繁雜化，故存在良率降低或限定光射出方向等不利之方面，進而亦有因製程變動而補償電路之構成不滿足補償條件而導致像素電極電位Vp1之均一性降低之情形。相對於此，不進行對於過剩充電效果之對策，而將TAOS用作像素TFT之情形時擔心像素電極電位Vp1之不均一性進一步增大。
於上述之狀況下，本發明之設計方法可不伴隨像素構造之繁雜化下實現過剩充電效果之抑制，藉由與補償電路併用可進一步提高像素電極電位Vp1之均一性。以下，對有機EL顯示裝置應用本發明之情形進行說明。
於液晶顯示裝置之情形時，著眼於像素電極電位Vp之相對向電極電位Vcom而實現亮度之均一性之提高。於有機EL顯示裝置之情形時提供電源電壓Vcom1，以像素電極電位Vp1控制第二TFT117之接通電流與於LED119之注入電流。即，藉由相對於所設定之電源電壓Vcom1適當地提供像素電極電位Vp1而決定可變電阻Rtft與Rel及第二TFT117之源極電極電位Vq。第二TFT117之接通電流係由閘極、源極、汲極之各電極電位之相對值而決定，因此著眼於電源電壓Vcom1之變動、與著眼於像素電極電位Vp1之變動均等效。
因此，將有機EL顯示裝置中之像素電極電位Vp1取代成液晶顯示裝置10中使用之像素電極電位Vp，規定與對液晶顯示裝置10所說明之相對向電極電位Vcom相關之關係式之像素電極電位Vp。此處，由像素電極電位Vp1之不均一性引起之對畫質之影響被視認為亮斑等，其於半色調中視認性提高。因此，將成為最大顯示亮度之50%之像素電極電位Vp設為Vp,v50，於Vp,v50下實現過剩充電之抑制。
於有機EL顯示裝置之情形時，由於不伴隨負載電容之施加電壓極性之反轉，故不存在如液晶顯示裝置般局部之相對向電極電位Vcom之最佳值。因此，相對於距離掃描訊 號線111之供電電極最近之像素之Vp,v50(near)與最遠之像素之Vp,v50(far)將δVp設為δVp=Vp,v50(far)-Vp,v50(near)，仿效公式(3)將δVp與50%穿透電壓△Vp,v50之關係式設為公式(7)。
δVp=(α‧△Vp,v50+β)γ………(7)
此處，50%穿透電壓△Vp,v50由下述公式所示。
△Vp,v50=(Cgs1,v50/Cload,v50)△Vg
△Vg=Vgh-Vgl
Cgs1,v50與Cload,v50分別為畫面亮度成為最大亮度之50%之第二TFT117之閘極電極電位V50中之第一TFT115之閘極-源極間電容Cgs1與對於第一TFT115之負載電容，Cload,v50由下述公式所示。
Cload,v50=Cgs1,v50+Cst+Cgs2,v50+Cgd2,v50+Cother
儲存電容Cst為固定電容而固定，但閘極-源極間之寄生電容Cgs與閘極-汲極間之寄生電容Cgd係因具有MIS(Metal-Insulator-Semiconductor，金屬-絕緣體-半導體)構造之TFT之寄生電容故根據所施加之電壓而電容值產生變化。因此，將相對於V50之值設為Cgs2,v50、Cgd2,v50，但若TFT為接通狀態則電容值相對於施加電壓之變化較小，而可視為固定值。Cother係形成於在其周圍配置有與像素電極電位Vp同電位之所有電極之配線或電極等之間之耦合電容之總和。
其次，若將相對於設計50%穿透電壓△Vp,v50typ之δVp設為δVp,typ，則δVp相對於△Vp,v50之變動之變動係 仿效公式(4)由公式(8)所示。
δVp=η(△Vp,v50-△Vp,v50typ)+δVp,typ………(8)
η係δVp之變動相對於50%穿透電壓△Vp,v50之變動之比率。當將δVp之容許變動之上限值設為ξ+，將下限值設為ξ-，將50%穿透電壓△Vp,v50從50%穿透電壓之設計值△Vp,v50typ減少之方向之容許變動量δ(△Vp,v50)-與△Vp,v50從△Vp,v50typ增大之方向之容許變動量δ(△Vp,v50)+分別設為δ(△Vp,v50)-=△Vp,v50typ-(△Vp,v50-)>0
δ(△Vp,v50)+=(△Vp,v50+)-△Vp,v50typ>0時，若與液晶顯示裝置之情形同樣地以滿足公式(5)與公式(6)之方式進行設計則由過剩充電引起之像素電極電位Vp1之變動抑制於容許範圍內。之前說明之公式(5)與公式(6)重新顯示於下方。
δ(δVp,v50)+≦{(ξ-)-(α‧△Vp,v50typ+β)γ}/η………(5)
δ(δVp,v50)-≦{(α‧△Vp,v50typ+β)γ-(ξ+)}/η………(6)
此處，ξ+與ξ-係由滿足與亮度之面內均一性相關之商品規格而決定之值，對各商品有所不同。
藉由使用公式(5)、(6)，可進行如下之設計：即便主動矩陣型之顯示裝置具備場效移動率為1 cm2/Vs以上且70 cm2/Vs以下之電晶體，亦可以既存之製造製程中之光阻之位置對準精度進行製造。具體而言，以最初設定之△Vp,v50typ驗證是否滿足公式(5)、(6)，於不滿足之情形時，一邊變更△Vp,v50typ之控制參數即接通狀態之閘極 電極電位Vgh、斷開狀態之閘極電極電位Vgl、寄生電容Cgs、及負載電容Cload之任一個或複數個要素之組合一邊使其收斂。此時，斷開狀態之閘極電極電位Vgl為製程參數因而固定，且接通狀態之閘極電極電位Vgh無法精密地變更，因此，較理想為變更寄生電容Cgs及負載電容Cload。
目前，對有機EL顯示裝置提出有多個補償驅動方法，對像素併用補償電路者或不併用者等種類多樣。其多數為藉由顯示訊號電位累加用以校正顯示畫面亮度之均一性之校正電位而可使相對於像素電極電位Vp之面內差別δVp之容許上限值ξ+與下限值ξ-各自之絕對值增大，該類型之驅動方法均伴隨成本之上升。像素電極電位Vp之不均一性越大，又作為商品規格之畫面亮度均一性越高，則校正電位生成電路越是複雜化，因此成本之上升增大。為了減少該成本上升，必需藉由設計或製造製程之技術提高而至少略微提高像素電極電位Vp之均一性。於此情形時，即便不論有無補償電路併用進行對顯示訊號電位累加校正畫面亮度均一性之電位之補償驅動之有機EL顯示裝置，亦可藉由於不進行補償驅動之狀態下滿足公式(5)、(6)，或者藉由將公式(5)、(6)中之η之絕對值設定為2以下而提高像素電極電位Vp之均一性，因此，勿庸置疑可實現本發明之應用。
進而，如使用圖21所說明藉由第一TFT進行負載電容之充電之方面而言，有機EL顯示裝置之像素與液晶顯示裝置之像素為等效，對顯示訊號電位累加用以校正顯示畫面 亮度之均一性之校正電位之補償驅動理論上亦可應用於液晶顯示裝置。因此，即便進行對顯示訊號電位累加用以校正顯示畫面亮度之均一性之校正電位之補償驅動之液晶顯示裝置，亦可以於不進行補償驅動之狀態下符合公式(5)、(6)之方式，或者藉由將η之絕對值設定為2以下而提高像素電極電位之均一性，而實現抑制由補償驅動引起之成本上升，因此，勿庸置疑可實現本發明之應用。
又，進一步，即便於在同一基板上對各像素分別獨立地控制像素電極與相對向電極之構造之液晶顯示裝置之情形時，若像素電極電位Vp之不均一性變大則導致由生成相對向電極電位之電路之高耐壓化或複雜化等引起之成本上升或良率降低，因此，較理想為像素電極電位Vp之均一性較高。因此，即便於在同一基板上對各像素分別獨立地控制像素電極與相對向電極之構造之液晶顯示裝置之情形時，以對所有相對向電極供電相同之電位訊號之狀態下滿足公式(5)、(6)之方式，或者藉由將η之絕對值設計為2以下而提高像素電極電位Vp之均一性，因此，勿庸置疑可實現本發明之應用。
而且，至目前為止以圖式所示之既定之實施形態對本發明進行了說明，勿庸置疑，本發明並不限定於圖式所示之實施形態，只要能發揮本發明之效果，則至目前為止所知之所有構成均可採用。進而，勿庸置疑，提供公式(3)、公式(4)、公式(7)、公式(8)中之α、β、γ、η之公式並不限定於本說明書中所示之形態，只要能發揮本發明之 效果，則不同之其他形態亦可採用。
10‧‧‧液晶顯示裝置
11a~11c、11n、111‧‧‧掃描訊號線
13a~13c、1Ra1、113‧‧‧顯示訊號線
15a‧‧‧薄膜電晶體(TFT)
17a‧‧‧液晶層
19a‧‧‧像素電極
21a‧‧‧相對向電極
25a‧‧‧輔助電容線
51‧‧‧源極電極
53‧‧‧汲極電極
55‧‧‧閘極電極
57‧‧‧島狀半導體
59‧‧‧虛線
100‧‧‧有機EL顯示裝置
115‧‧‧第一TFT
117‧‧‧第二TFT
119‧‧‧LED
W‧‧‧通道寬度
Ws‧‧‧寬度
δd‧‧‧直接對準偏移量
δi‧‧‧間接對準偏移量
Clc‧‧‧液晶電容
Cs‧‧‧輔助電容
Cgs、Cgd‧‧‧寄生電容
Cst‧‧‧儲存電容
Rtft、Rel‧‧‧可變電阻
Cload‧‧‧負載電容
Cload,max‧‧‧最大負載電容
Vp、Vp1‧‧‧像素電極電位
△Vp‧‧‧穿透電壓(像素電極電位降低量)
△Vp,v50‧‧‧50%穿透電壓
△Vp,v50typ‧‧‧設計50%穿透電壓
Vcom‧‧‧相對向電極電位
Vcom1‧‧‧電源電壓
Vcom,opt‧‧‧最佳相對向電極電位
δVcom‧‧‧相對向電極電位差
δVcom,opt‧‧‧最佳相對向電極電位差
δVcom,typ‧‧‧設計相對向電極電位差
Vcs‧‧‧輔助電容電極電位
Vg‧‧‧掃描訊號線電位
△Vg‧‧‧掃描訊號線電位變化量
Vs、Vq‧‧‧源極電極電位
Vd‧‧‧汲極電極電位
Vds‧‧‧源極-汲極間電壓
Vgs‧‧‧閘極-源極間電壓
Vgh‧‧‧接通狀態之閘極電極電位
Vgl‧‧‧斷開狀態之閘極電極電位
Vsig‧‧‧顯示訊號線電位
圖1係顯示液晶顯示裝置之構成之概略等效電路圖。
圖2係顯示液晶顯示裝置之像素構成之概略等效電路圖。
圖3係顯示過剩充電效果之原理之驅動電位波形與像素電位之時序圖。
圖4係顯示閃爍率與最佳相對向電極電位Vcom,opt之關係之概念圖。
圖5係顯示最佳相對向電極電位差δVcom,opt相對於場效移動率之增大之推移之模擬結果。
圖6係顯示於習知之液晶顯示裝置使用之非晶矽TFT與其閘極-源極間之寄生電容Cgs之區域之圖。
圖7係顯示對於非晶矽之習知例中之可充電之負載電容相對於通道寬度W之關係及為了使穿透電壓△Vp減少至基準值以下所需之負載電容相對於通道寬度W之關係之模擬結果。
圖8係顯示對於非晶矽之習知例中之50%穿透電壓△Vp,v50從設計50%穿透電壓△Vp,v50typ變動之情形時之最佳相對向電極電位差δVcom,opt之變動之模擬結果。
圖9係顯示對於TAOS之習知例中之可充電之負載電容相對於通道寬度W之關係及為了使穿透電壓△Vp減少至基準值以下而所需之負載電容相對於通道寬度W之關係之模擬結果。 圖10係顯示對於TAOS之習知例中之50%穿透電壓△Vp,v50從設計50%穿透電壓△Vp,v50typ變動之情形時之最佳相對向電極電位差δVcom,opt之變動之模擬結果。
圖11係顯示對非晶矽進行藉由Cs on Gate之穿透補償驅動之情形時之習知例中、設計50%穿透電壓△Vp,v50typ與設計最佳相對向電極電位差δVcom,typ之關係及50%穿透電壓△Vp,v50從設計50%穿透電壓△Vp,v50typ變動之情形時之最佳相對向電極電位差δVcom,opt之變動關係之模擬結果。
圖12係顯示用以說明抑制過剩充電效果之本發明之關係式之、設計50%穿透電壓△Vp,v50typ與設計最佳相對向電極電位差δVcom,typ之關係及50%穿透電壓△Vp,v50從設計50%穿透電壓△Vp,v50typ變動之情形時之最佳相對向電極電位差δVcom,opt之變動關係及最佳相對向電極電位差δVcom,opt之容許極限值之概念圖。
圖13係顯示對TAOS應用根據本發明之關係式之限制條件之情形時之一實施例中、設計50%穿透電壓△Vp,v50typ與設計最佳相對向電極電位差δVcom,typ之關係及50%穿透電壓△Vp,v50從設計50%穿透電壓△Vp,v50typ變動之情形時之最佳相對向電極電位差δVcom,opt之變動關係之圖。
圖14係顯示對TAOS應用根據本發明之關係式之限制條件之情形時之一實施例中、50%穿透電壓△Vp,v50向從設計50%穿透電壓△Vp,v50typ減少之方向偏移之情形時之 容許變動量δ(△Vp,v50)-與設計50%穿透電壓△Vp,v50typ之關係之圖。
圖15係顯示對TAOS應用根據本發明之關係式之限制條件之情形時之一實施例中之容許對準偏移量δdi與設計50%穿透電壓△Vp,v50typ之關係之圖。
圖16係顯示於對TAOS進行藉由Cs on Gate之穿透補償驅動之情形時，應用根據本發明之關係式之限制條件之一實施例中、設計50%穿透電壓△Vp,v50typ與設計最佳相對向電極電位差δVcom,typ之關係、及50%穿透電壓△Vp,v50從設計50%穿透電壓△Vp,v50typ變動之情形時之最佳相對向電極電位差δVcom,opt之變動關係之圖。
圖17係顯示於對TAOS進行藉由Cs on Gate之穿透補償驅動之情形時，應用根據本發明之關係式之限制條件之一實施例中、50%穿透電壓△Vp,v50向從設計50%穿透電壓△Vp,v50typ減少之方向與增加之方向偏移之情形時之各個容許變動量δ(△Vp,v50)-及δ(△Vp,v50)+與設計50%穿透電壓△Vp,v50typ之關係之圖。
圖18係顯示於對TAOS進行藉由Cs on Gate之穿透補償驅動之情形時，應用根據本發明之關係式之限制條件之一實施例中、對於50%穿透電壓△Vp,v50向從設計50%穿透電壓△Vp,v50typ減少之方向與增加之方向偏移之情形之各個容許對準偏移量δdi-及δdi+與設計50%穿透電壓△Vp,v50typ之關係之圖。
圖19係對非晶矽與TAOS分別穿透補償驅動與非穿透 補償驅動之情形，顯示本發明中之公式(4)所示之直線之傾斜度η與50%穿透電壓△Vp,50之設計值之關係之圖。
圖20係基本之有機EL顯示裝置之像素之概略等效電路圖。
圖21係用以顯示基本之有機EL顯示裝置之像素與液晶顯示裝置之像素等效之有機EL顯示裝置之概略等效電路圖。
圖22係關於最佳相對向電極電位差與灰階顯示電壓之關係，藉由本發明之關係式與模擬求得之結果進行比較之圖。
圖23係對藉由本發明之關係式與模擬求出最佳相對向電極電位差之變化量相對於各灰階顯示電壓中之穿透電壓之變化量之比率所得之結果進行比較之圖。
圖24係關於最佳相對向電極電位差與場效移動率之關係，藉由本發明之關係式與模擬求得之結果進行比較之圖。
圖25係關於最佳相對向電極電位差與場效移動率之關係，相對於各場效移動率顯示藉由本發明之關係式與模擬求得之最佳相對向電極電位差之差之圖。
11a‧‧‧掃描訊號線
13a‧‧‧顯示訊號線
15a‧‧‧薄膜電晶體(TFT)
17a‧‧‧液晶層
19a‧‧‧像素電極
21a‧‧‧相對向電極
25a‧‧‧輔助電容線
Clc‧‧‧液晶電容
Cs‧‧‧輔助電容
Cgs‧‧‧寄生電容
Vp‧‧‧像素電極電位
Vcom‧‧‧相對向電極電位
Vcs‧‧‧輔助電容電極電位
Vg‧‧‧掃描訊號線電位
Vs‧‧‧源極電極電位
Vd‧‧‧汲極電極電位
Vsig‧‧‧顯示訊號線電位

Claims (24)

  1. 一種液晶顯示裝置，係具有如下構件之主動矩陣型液晶顯示裝置：第一基板，透過絕緣膜而相互配置有複數條掃描訊號線與複數條顯示訊號線，於由上述掃描訊號線與上述顯示訊號線包圍且配置成矩陣狀之各像素區域中，包含具備源極電極、連接於上述掃描訊號線之閘極電極、及連接於上述顯示訊號線之汲極電極且半導體層之場效移動率為1 cm2/Vs以上且70 cm2/Vs以下之電晶體，連接於上述源極電極之像素電極，與上述掃描訊號線大致並行地配置之輔助電容線，及透過絕緣膜形成於上述像素電極、上述像素電極之延伸部、或與上述像素電極電連接之電極之任一個與上述輔助電容線之交叉區域或與鄰接之上段或下段之上述掃描訊號線之交叉區域之輔助電容；第二基板，以與該第1基板挾持液晶層之方式配置；以及相對向電極，以挾著上述液晶層與上述像素電極電性相對向之方式配置於上述第一基板或上述第二基板上；其特徵在於：將上述相對向電極之電位設為Vcom，將上述電晶體成為接通狀態與斷開狀態之閘極電極電位分別設為Vgh與Vgl，將上述電晶體之閘極-源極間電容與負載電容分別設為Cgs與Cload時之穿透電壓△Vp設為公式(1A)，則△Vp=(Cgs/Cload)(Vgh-Vgl)………(1A) 將畫面亮度成為最大亮度之n%之液晶層施加電壓設為Vn時之相對於Vn之穿透電壓設為△Vp,vn，將△Vp,vn之設計值設為△Vp,vntyp，將於顯示畫面上之任意位置上Vn中之閃爍成為最小之Vcom設為Vcom,opt，將從距離上述掃描訊號線之供電電極最遠之像素之Vcom,opt減去最近之像素之Vcom,opt所得之值設為δVcom,opt，將α、β、γ分別設為係數時之δVcom,opt之設計值即δVcom,typ設為公式(1B)，則δVcom,typ=(α‧△Vp,vntyp+β)γ………(1B)將δVcom,opt之容許變動範圍之上限值與下限值分別設為ξ+與ξ-，將相對於ξ+與ξ-之△Vp,vn分別設為△Vp,vn-與△Vp,vn+，將δVcom,opt之變動量相對於△Vp,vn之變動量之比率設為η時滿足公式(1C)與公式(1D)(△Vp,vn+)-△Vp,vntyp≦{(ξ-)-(α‧△Vp,vntyp+β)γ}/η………(1C) △Vp,vntyp-(△Vp,vn-)≦{(α‧△Vp,vntyp+β)γ-(ξ+)}/η………(1D)。
  2. 如申請專利範圍第1項之液晶顯示裝置，其中，上述η之絕對值為2以下。
  3. 如申請專利範圍第1或2項之液晶顯示裝置，其中，上述n為50，上述Vn為V50，上述△Vp,vntyp為△Vp,v50typ。
  4. 如申請專利範圍第1或2項之液晶顯示裝置，其中，上述半導體層之場效移動率為1.5 cm2/Vs以上且50 cm2/Vs以下。
  5. 如申請專利範圍第1或2項之液晶顯示裝置，其中， 上述半導體層為非晶質之金屬氧化物。
  6. 如申請專利範圍第1或2項之液晶顯示裝置，其中，上述半導體層為有機物。
  7. 如申請專利範圍第1或2項之液晶顯示裝置，其中，於上述液晶顯示裝置不進行穿透補償驅動之情形時，將上述電晶體之閾值電壓設為Vth，將Vth、Vgh、Vgl及△Vp,vntyp之單位設為[V]，將場效移動率μeff之單位設為[cm2/Vs]，將上述掃描訊號線之時間常數τg之單位設為[μs]，κ(τg)顯示κ為τg之函數，「ˆ」顯示次方記號，loge顯示自然對數時，上述α、β、γ、η為α=A‧exp(-1/(B‧μeff))+0.2 A={0.58exp(-1/Vgh)-0.591}Vth+{7.924exp(-1/Vgh)-7.23} B=Ba{exp(Bb(Vgh-14))-1}+Bc Ba=15exp(-0.455Vth) Bb=0.00667Vth+0.01 Bc=1.2exp(-0.35Vth)-0.47 β=C‧exp(-1/(D‧μeff))-0.19 C=-0.002Vth+0.337exp(-1/Vgh)-0.148 D={0.06exp(-Vgh+14)+0.00042}exp(Vth)-0.0051Vgh+0.362 γ={E‧exp(-F/τg)+G‧τg}vc E={-0.00032μeff+0.01(exp(-1.17/Vth)+1)}Vgh+0.008μeff+0.722exp(-0.101Vth) F={2.71exp(-0.0272μeff)+0.597exp(-1.37/Vth)}/Vgh+(0.0667Vth+0.3)exp(-0.268μeff) G={-0.0479μeff+1.4exp(-1.35/Vth)+1.75}/Vgh+0.0012μeff+0.0701exp(-0.301Vth)-0.1 vc=0.620exp(0.0353Vgh)(-Vgl)ˆ(-0.0203Vgh+0.275) η=η0‧γ0 η0=P‧exp(-1/△Vp,vntyp)+Q P={0.115exp(-0.164Vgh)‧exp(Vth)-0.0061Vgh+0.460}μeffˆ(-0.559) Q=exp(-1/(μeff+Qa))+Qb Qa=0.128Vgh-0.005exp(0.2Vth+4.7)+0.35 Qb=(0.0008Vth+0.0183)Vgh-0.0554Vth-1.88 γ0=ve‧κ(τg)/κ(τg=2.5) κ(τg)=exp(-R/τg)+S‧τg+T R=Ra1‧exp(Ra2‧μeff)‧exp(-1/(Vgh-10))+0.5exp(-Rc2/μeff)+Rc3 Ra1=0.214exp(-1.37/Vth)+0.351 Ra2=0.153exp(-1.37/Vth)-0.216 Rc2=1.29exp(0.388Vth) Rc3=0.544exp(0.0147Vth)-1 S={0.000376loge(μeff)-0.0000667Vth-0.00123}Vgh+Sb Sb=(0.00237Vth+0.0345)exp(Sb2‧μeff) Sb2=0.00258exp(0.388Vth)-0.05 T=Ta1‧Vgh‧μeffˆTa2+Tb1‧loge(μeff)+Tb2 Ta1=0.007exp(-1.6/Vth)+0.0258 Ta2=0.0223exp(0.265Vth)-0.1 Tb1=-0.0001Vth+0.0597 Tb2=0.847exp(-0.0966Vth)-3.00 ve=(-0.0242Vgh+1.17)(-Vgl)ˆ(0.0006Vghˆ1.96)。
  8. 如申請專利範圍第1或2項之液晶顯示裝置，其中，於上述液晶顯示裝置進行穿透補償驅動之情形時，將上述電晶體之閾值電壓設為Vth，將Vth、Vgh、Vgl及△Vp,vntyp之單位設為[V]，將場效移動率μeff之單位設為[cm2/Vs]，將掃描訊號線之時間常數τg之單位設為[μs]，κ(τg)顯示κ為τg之函數，「ˆ」顯示次方記號，loge顯示自然對數時，上述α、β、η為α=A‧μeff+B A=0.00001[{4exp(-0.462Vth)-15}Vgh+20.2exp(0.0361Vth)] B=0.0001{(4.33Vth+25.2)Vgh-203Vth+852} β=C‧loge(μeff)+D C=0.0001(16.2Vgh-0.6Vth-108) D=-(0.0118Vth+0.105)loge(Vgh)+0.0374Vth+0.0625 η=η0‧γ0 η0=P‧exp(△Vp,vntyp)+Q P=-Pa1‧Vghˆ(Pa2)‧μeffˆ(Pb1‧Vgh+Pb2) Pa1=4exp(1.12Vth)+109 Pa2=-5exp(-1/(0.0916Vth))-2.57 Pb1=0.00007Vth+0.0096 Pb2=-0.0146Vth-0.204 Q=-{(0.0001Vth-0.0123)Vgh+0.0238Vth+1.08}μeffˆQb Qb=(4.46Vth+43.0)Vghˆ(-0.0289Vth-2.16)+0.0118Vth-0.185 γ0=ve‧κ(τg)/κ(τg=2.5) κ(τg)=exp(-R/τg)+S‧τg+T R=Ra1‧exp(Ra2‧μeff)‧exp(-1/(Vgh-10))+0.5exp(-Rc2/μeff)+Rc3 Ra1=0.214exp(-1.37/Vth)+0.351 Ra2=0.153exp(-1.37/Vth)-0.216 Rc2=1.29exp(0.388Vth) Rc3=0.544exp(0.0147Vth)-1 S={0.000376loge(μeff)-0.0000667Vth-0.00123}Vgh+Sb Sb=(0.00237Vth+0.0345)exp(Sb2‧μeff) Sb2=0.00258exp(0.388Vth)-0.05 T=Tal‧Vgh‧μeffˆTa2+Tb1‧loge(μeff)+Tb2 Ta1=0.007exp(-1.6/Vth)+0.0258 Ta2=0.0223exp(0.265Vth)-0.1 Tb1=-0.0001Vth+0.0597 Tb2=0.847exp(-0.0966Vth)-3.00 ve=(-0.0242Vgh+1.17)(-Vgl)ˆ(0.0006Vghˆ1.96)。
  9. 一種有機EL顯示裝置，係如下之主動矩陣型之有機EL顯示裝置：複數條掃描訊號線與複數條顯示訊號線透過絕緣膜而相互配置於絕緣性基板上，於由上述掃描訊號線與上述顯示訊號包圍且配置成矩陣狀之各像素區域中，配置有半導體層之場效移動率為1 cm2/Vs以上且70 cm2/Vs以下之第一電晶體、第二電晶體、儲存電容、電源配線及由有機材料所構成之LED元件，上述第一電晶體之閘極電極與汲極電極分別連接於上述掃描訊號線與上述顯示訊號線，上述第一電晶體之源極電極連接於上述儲存電容之一 方之電極及上述第二電晶體之閘極電極，上述第二電晶體之汲極電極及上述儲存電容之另一方之電極連接於上述電源配線，上述第二電晶體之源極電極連接於上述LED元件；其特徵在於：將上述電源配線之電位設為Vcom，將上述第一電晶體成為接通狀態與斷開狀態之上述掃描訊號線之電位分別設為Vgh與Vgl，將上述第一電晶體之閘極-源極間電容與負載電容分別設為Cgs與Cload時之穿透電壓△Vp設為公式(2A)，則△Vp=(Cgs/Cload)(Vgh-Vgl)………(2A)將畫面亮度成為最大亮度之n%時之上述第二電晶體之閘極電極電位設為Vp,vn，將相對於Vp,vn之穿透電壓設為△Vp,vn，將△Vp,vn之設計值設為△Vp,vntyp，將從距離上述掃描訊號線之供電電極最遠之像素之Vp,vn減去最近之像素之Vp,vn所得之值設為δVp，將α、β、γ分別設為常數時之δVp之設計值δVp,typ設為公式(2B)，則δVp,typ=(α‧△Vp,vntyp+β)γ………(2B)將δVp之容許變動範圍之上限值與下限值分別設為ξ+與ξ-，將相對於ξ+與ξ-之△Vp,vn分別設為△Vp,vn-與△Vp,vn+，將δVp之變動量相對於△Vp,vn之變動量之比率設為η時滿足公式(2C)與公式(2D)(△Vp,vn+)-△Vp,vntyp≦{(ξ-)-(α‧△Vp,vntyp+β)γ}/η………(2C) △Vp,vntyp-(△Vp,vn-)≦{(α‧△Vp,vntyp+β)γ-(ξ+)}/η………(2D)。
  10. 如申請專利範圍第9項之有機EL顯示裝置，其中， 上述η之絕對值為2以下。
  11. 如申請專利範圍第9或10項之有機EL顯示裝置，其中，上述n為50，上述Vn為V50，上述△Vp,vntyp為△Vp,v50typ。
  12. 如申請專利範圍第9或10項之有機EL顯示裝置，其中，上述第一電晶體之半導體層之場效移動率為1.5 cm2/Vs以上且50 cm2/Vs以下。
  13. 如申請專利範圍第9或10項之有機EL顯示裝置，其中，上述第一電晶體之半導體層為非晶質之金屬氧化物。
  14. 如申請專利範圍第9或10項之有機EL顯示裝置，其中，上述第一電晶體之半導體層為有機物。
  15. 如申請專利範圍第9或10項之有機EL顯示裝置，其中，於上述有機EL顯示裝置不進行穿透補償驅動之情形時，將上述第一電晶體之閾值電壓設為Vth，將Vth、Vgh、Vgl及△Vp,vntyp之單位設為[V]，將場效移動率μeff之單位設為[cm2/Vs]，將上述掃描訊號線之時間常數τg之單位設為[μs]，κ(τg)顯示κ為τg之函數，「ˆ」顯示次方記號，loge顯示自然對數時，上述α、β、γ、η為α=A‧exp(-1/(B‧μeff))+0.2 A={0.58exp(-1/Vgh)-0.591}Vth+{7.924exp(-1/Vgh)-7.23} B=Ba{exp(Bb(Vgh-14))-1}+Bc Ba=15exp(-0.455Vth) Bb=0.00667Vth+0.01 Bc=1.2exp(-0.35Vth)-0.47 β=C‧exp(-1/(D‧μeff))-0.19 C=-0.002Vth+0.337exp(-1/Vgh)-0.148 D={0.06exp(-Vgh+14)+0.00042}exp(Vth)-0.0051Vgh+0.362 γ={E‧exp(-F/τg)+G‧τg}vc E={-0.00032μeff+0.01(exp(-1.17/Vth)+1)}Vgh+0.008μeff+0.722exp(-0.101Vth) F={2.71exp(-0.0272μeff)+0.597exp(-1.37/Vth)}/Vgh+(0.0667Vth+0.3)exp(-0.268μeff) G={-0.0479μeff+1.4exp(-1.35/Vth)+1.75}/Vgh+0.0012μeff+0.0701exp(-0.301Vth)-0.1 vc=0.620exp(0.0353Vgh)(-Vg1)ˆ(-0.0203Vgh+0.275) η=η0‧γ0 η0=P‧exp(-1/△Vp,vntyp)+Q P={0.115exp(-0.164Vgh)‧exp(Vth)-0.00610Vgh+0.460}μeffˆ(-0.559) Q=exp(-1/(μeff+Qa))+Qb Qa=0.128Vgh-0.005exp(0.2Vth+4.7)+0.35 Qb=(0.0008Vth+0.0183)Vgh-0.0554Vth-1.88 γ0=ve‧κ(τg)/κ(τg=2.5) κ(τg)=exp(-R/τg)+S‧τg+T R=Ra1‧exp(Ra2‧μeff)‧exp(-1/(Vgh-10))+0.5exp(-Rc2/μeff)+Rc3 Ra1=0.214exp(-1.37/Vth)+0.351 Ra2=0.153exp(-1.37/Vth)-0.216 Rc2=1.29exp(0.388Vth) Rc3=0.544exp(0.0147Vth)-1 S={0.000376loge(μeff)-0.0000667Vth-0.00123}Vgh+Sb Sb=(0.00237Vth+0.0345)exp(Sb2‧μeff) Sb2=0.00258exp(0.388Vth)-0.05 T=Ta1‧Vgh‧μeffˆTa2+Tb1‧loge(μeff)+Tb2 Ta1=0.007exp(-1.6/Vth)+0.0258 Ta2=0.0223exp(0.265Vth)-0.1 Tb1=-0.0001Vth+0.0597 Tb2=0.847exp(-0.0966Vth)-3.00 ve=(-0.0242Vgh+1.17)(-Vgl)ˆ(0.0006Vghˆ1.96)。
  16. 如申請專利範圍第9或10項之有機EL顯示裝置，其中，於上述有機EL顯示裝置進行穿透補償驅動之情形時，將上述第一電晶體之閾值電壓設為Vth，將Vth、Vgh、Vgl及△Vp,vntyp之單位設為[V]，將場效移動率μeff之單位設為[cm2/Vs]，將掃描訊號線之時間常數τg之單位設為[μs]，κ(τg)顯示κ為τg之函數，「ˆ」顯示次方記號，loge顯示自然對數時，上述α、β、η為α=A‧μeff+B A=0.00001[{4exp(-0.462Vth)-15}Vgh+20.2exp(0.0361Vth)] B=0.0001{(4.33Vth+25.2)Vgh-203Vth+852} β=C‧loge(μeff)+D C=0.0001(16.2Vgh-0.6Vth-108) D=-(0.0118Vth+0.105)loge(Vgh)+0.0374Vth+0.0625 η=η0‧γ0 η0=P‧exp(△Vp,vntyp)+Q P=-Pa1‧Vghˆ(Pa2)‧μeffˆ(Pb1‧Vgh+Pb2) Pa1=4exp(1.12Vth)+109 Pa2=-5exp(-1/(0.0916Vth))-2.57 Pb1=0.00007Vth+0.0096 Pb2=-0.0146Vth-0.204 Q=-{(0.0001Vth-0.0123)Vgh+0.0238Vth+1.08}μeffˆQb Qb=(4.46Vth+43.0)Vghˆ(-0.0289Vth-2.16)+0.0118Vth-0.185 γ0=ve‧κ(τg)/κ(τg=2.5) κ(τg)=exp(-R/τg)+S‧τg+T R=Ra1‧exp(Ra2‧μeff)‧exp(-1/(Vgh-10))+0.5exp(-Rc2/μeff)+Rc3 Ra1=0.214exp(-1.37/Vth)+0.351 Ra2=0.153exp(-1.37/Vth)-0.216 Rc2=1.29exp(0.388Vth) Rc3=0.544exp(0.0147Vth)-1 S={0.000376loge(μeff)-0.0000667Vth-0.00123}Vgh+Sb Sb=(0.00237Vth+0.0345)exp(Sb2‧μeff) Sb2=0.00258exp(0.388Vth)-0.05 T=Ta1‧Vgh‧μeffˆTa2+Tb1‧loge(μeff)+Tb2 Ta1=0.007exp(-1.6/Vth)+0.0258 Ta2=0.0223exp(0.265Vth)-0.1 Tb1=-0.0001Vth+0.0597 Tb2=0.847exp(-0.0966Vth)-3.00 ve=(-0.0242Vgh+1.17)(-Vgl)ˆ(0.0006Vghˆ1.96)。
  17. 一種製造方法，係製造主動矩陣型液晶顯示裝置， 該主動矩陣型液晶顯示裝置，具有：第一基板：絕緣膜而相互配置有複數條掃描訊號線與複數條顯示訊號線，於由上述掃描訊號線與上述顯示訊號線包圍且配置成矩陣狀之各像素區域中，包含具備源極電極、連接於上述掃描訊號線之閘極電極、及連接於上述顯示訊號線之汲極電極且半導體層之場效移動率為1 cm2/Vs以上且70 cm2/Vs以下之電晶體，連接於上述源極電極之像素電極，與上述掃描訊號線大致並行地配置之輔助電容線，及透過絕緣膜而形成於上述像素電極、上述像素電極之延伸部、或與上述像素電極電連接之電極之任一個與上述輔助電容線之交叉區域或與鄰接之上段或下段之上述掃描訊號線之交叉區域之輔助電容；第二基板，以與該第1基板挾持液晶層之方式配置；以及相對向電極，以挾著上述液晶層與上述像素電極電性相對向之方式配置於上述第一基板或上述第二基板上；其特徵在於，具有如下步驟：使用公式(1A)決定將上述相對向電極之電位設為Vcom、將上述電晶體成為接通狀態與斷開狀態之閘極電極電位分別設為Vgh與Vgl、將上述電晶體之閘極-源極間電容與負載電容分別設為Cgs與Cload時之穿透電壓△Vp；使用公式(1B)決定將畫面亮度成為最大亮度之n%之液晶層施加電壓設為Vn時之相對於Vn之穿透電壓設為△Vp,vn、將△Vp,vn之設計值設為△Vp,vntyp、將於顯示畫 面上之任意位置上Vn中之閃爍成為最小之Vcom設為Vcom,opt、將從距離上述掃描訊號之供電電極最遠之像素之Vcom,opt減去最近之像素之Vcom,opt所得之值設為δVcom,opt、將α、β、γ分別設為係數時之δVcom,opt之設計值即δVcom,typ；將δVcom,opt之容許變動範圍之上限值與下限值分別設為ξ+與ξ-、將相對於ξ+與ξ-之△Vp,vn分別設為△Vp,vn-與△Vp,vn+、將δVcom,opt之變動量相對於△Vp,vn之變動量之比率設為η時判定是否滿足公式(1C)與公式(1D)；以及於不滿足公式(1C)與公式(1D)之情形時，變更各參數之值而再次判定是否滿足公式(1C)與公式(1D)；公式(1A)、公式(1B)、公式(1C)、公式(1D)為△Vp=(Cgs/Cload)(Vgh-Vgl)………(1A) δVcom,typ=(α‧△Vp,vntyp+β)γ………(1B) (△Vp,vn+)-△Vp,vntyp≦{(ξ-)-(α‧△Vp,vntyp+β)γ}/η………(1C) △Vp,vntyp-(△Vp,vn-)≦{(α‧△Vp,vntyp+β)γ-(ξ+)}/η………(1D)。
  18. 如申請專利範圍第17項之製造方法，其中，上述再次判定是否滿足公式(1C)與公式(1D)之步驟具有變更Cgs與Cload之值之步驟。
  19. 一種製造方法，係製造主動矩陣型之有機EL顯示裝置，該主動矩陣型之有機EL顯示裝置：複數條掃描訊號線與複數條顯示訊號線透過絕緣膜而相互配置於絕緣性基板 上，於由上述掃描訊號線與上述顯示訊號包圍且配置成矩陣狀之各像素區域中，配置有場效移動率為1 cm2/Vs以上且70 cm2/Vs以下之第一電晶體、第二電晶體、儲存電容、電源配線、及由有機材料所構成之LED元件，上述第一電晶體之閘極電極與汲極電極分別連接於上述掃描訊號線與上述顯示訊號線，上述第一電晶體之源極電極連接於上述儲存電容之一方之電極及上述第二電晶體之閘極電極，上述第二電晶體之汲極電極及上述儲存電容之另一方之電極連接於上述電源配線，上述第二電晶體之源極電極連接於上述LED元件；其特徵在於，具有如下步驟：利用公式(2A)決定將上述電源配線之電位設為Vcom、將上述第一電晶體成為接通狀態與斷開狀態之上述掃描訊號線之電位分別設為Vgh與Vgl、將上述第一電晶體之閘極-源極間電容與負載電容分別設為Cgs與Cload時之穿透電壓△Vp；利用公式(2B)決定將畫面亮度成為最大亮度之n%時之上述第二電晶體之閘極電極電位設為Vp,vn、將相對於Vp,vn之穿透電壓設為△Vp,vn、將△Vp,vn之設計值設為△Vp,vntyp、將從距離上述掃描訊號線之供電電極最遠之像素之Vp,vn減去最近之像素之Vp,vn所得之值設為δVp、將α、β、γ分別設為常數時之δVp之設計值δVp,typ；將δVp之容許變動範圍之上限值與下限值分別設為ξ+與ξ-、將相對於ξ+與ξ-之△Vp,vn分別設為△Vp,vn-與△ Vp,vn+、將δVp之變動量相對於△Vp,vn之變動量之比率設為η，判定是否滿足公式(2C)與公式(2D)；以及於不滿足公式(2C)與公式(2D)之情形時，變更各參數之值而再次判定是否滿足公式(2C)與公式(2D)；上述公式(2A)、公式(2B)、公式(2C)、公式(2D)為△Vp=(Cgs/Cload)(Vgh-Vgl)………(2A) δVp,typ=(α‧△Vp,vntyp+β)γ………(2B) (△Vp,vn+)-△Vp,vntyp≦{(ξ-)-(α‧△Vp,vntyp+β)γ}/η………(2C) △Vp,vntyp-(△Vp,vn-)≦{(α‧△Vp,vntyp+β)γ-(ξ+)}/η………(2D)。
  20. 如申請專利範圍第19項之製造方法，其中，上述再次判定是否滿足公式(2C)與公式(2D)之步驟具有變更Cgs與Cload之值之步驟。
  21. 如申請專利範圍第17至20項中任一項之製造方法，其中，上述n為15~70之範圍。
  22. 如申請專利範圍第17至20項中任一項之製造方法，其中，上述半導體層之場效移動率為1.5 cm2/Vs以上且50 cm2/Vs以下。
  23. 如申請專利範圍第17至20項中任一項之製造方法，其中，上述半導體層為非晶質之金屬氧化物。
  24. 如申請專利範圍第17至20項中任一項之製造方法，其中，上述半導體層為有機物。
TW101127577A 2011-09-07 2012-07-31 Active matrix display device TWI537910B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011195384A JP4918172B1 (ja) 2011-09-07 2011-09-07 アクティブ・マトリクス型表示装置

Publications (2)

Publication Number Publication Date
TW201312522A TW201312522A (zh) 2013-03-16
TWI537910B true TWI537910B (zh) 2016-06-11

Family

ID=46243781

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101127577A TWI537910B (zh) 2011-09-07 2012-07-31 Active matrix display device

Country Status (6)

Country Link
US (1) US9244315B2 (zh)
JP (1) JP4918172B1 (zh)
KR (1) KR101967307B1 (zh)
CN (1) CN103765307B (zh)
TW (1) TWI537910B (zh)
WO (1) WO2013035394A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI482147B (zh) * 2013-04-02 2015-04-21 Qisda Corp 影像處理方法及影像顯示裝置
JP6199062B2 (ja) * 2013-04-18 2017-09-20 シャープ株式会社 表示装置および表示方法
CN104409509A (zh) * 2014-10-20 2015-03-11 深圳市华星光电技术有限公司 薄膜晶体管
US10444891B2 (en) * 2014-12-29 2019-10-15 Lg Display Co., Ltd. Touch panel and display device including the same
CN105182643B (zh) * 2015-09-24 2019-04-09 深超光电（深圳）有限公司 主动式阵列基板及显示面板
JP6932647B2 (ja) 2015-12-28 2021-09-08 住友建機株式会社 ショベル、及びショベルの制御装置
KR102531650B1 (ko) * 2016-03-24 2023-05-11 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 표시판 및 이의 제조 방법
CN106502011A (zh) * 2016-12-30 2017-03-15 深圳市华星光电技术有限公司 画素结构及工作方法、阵列基板
CN107895566B (zh) * 2017-12-11 2019-09-27 天津大学 一种基于s曲线和对数曲线的液晶像素补偿两步法
CN111477186B (zh) * 2020-05-07 2021-03-16 Tcl华星光电技术有限公司 一种时序控制器、显示面板及其驱动方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4307574B2 (ja) * 1996-09-03 2009-08-05 株式会社半導体エネルギー研究所 アクティブマトリクス表示装置
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
KR100335944B1 (ko) * 1999-07-31 2002-05-09 이계안 자동차의 가변위식 센터 콘솔 및 센터패시아 장치
JP2003177725A (ja) 2001-12-12 2003-06-27 Toshiba Corp アクティブマトリクス型平面表示装置
WO2005006449A1 (ja) * 2003-07-10 2005-01-20 Matsushita Electric Industrial Co., Ltd. 有機薄膜トランジスタとその製造方法、及びそれを用いたアクティブマトリクス型のディスプレイと無線識別タグ
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7615312B2 (en) * 2005-05-17 2009-11-10 3M Innovative Properties Company Substituted phenothiazine redox shuttles for rechargeable lithium-ion cell
JP5408842B2 (ja) * 2007-04-27 2014-02-05 キヤノン株式会社 発光装置およびその製造方法
JP5571887B2 (ja) * 2008-08-19 2014-08-13 アルティアム サービシズ リミテッド エルエルシー 液晶表示装置及びその製造方法

Also Published As

Publication number Publication date
CN103765307A (zh) 2014-04-30
US9244315B2 (en) 2016-01-26
JP2013057758A (ja) 2013-03-28
KR20140064730A (ko) 2014-05-28
TW201312522A (zh) 2013-03-16
KR101967307B1 (ko) 2019-08-19
JP4918172B1 (ja) 2012-04-18
CN103765307B (zh) 2016-10-19
US20140253858A1 (en) 2014-09-11
WO2013035394A1 (ja) 2013-03-14

Similar Documents

Publication Publication Date Title
TWI537910B (zh) Active matrix display device
US9972248B2 (en) Pixel structure and driving method thereof, and display apparatus
JP4931588B2 (ja) アクティブマトリクス基板およびその駆動回路
US20120293482A1 (en) Pixel unit circuit and oled display apparatus
US9041634B2 (en) Pixel structure of organic light emitting diode and driving method thereof
US8928564B2 (en) Pixel circuit of a flat panel display device and method of driving the same
US20040252089A1 (en) Image display apparatus controlling brightness of current-controlled light emitting element
US7507992B2 (en) Liquid crystal display device including thin film transistors having different paracitic capacitance
US20150161946A1 (en) Display systems
CN104112399A (zh) 柔性显示设备及其控制方法
US7760166B2 (en) Display apparatus and electronic device
US10665171B2 (en) Method and device for compensating for image crosstalk, and display apparatus
CN104966498B (zh) 一种电压补偿电路及基于电压补偿电路的电压补偿方法
Jang et al. 7‐4: Invited paper: Internal compensation type OLED display using high mobility oxide TFT
WO2014077194A1 (ja) 表示装置およびその駆動方法
US10139689B2 (en) Pixel structure and liquid crystal panel
US20080291351A1 (en) Flat Panel Display
CN111833818B (zh) 柔性折叠屏及其阈值电压补偿方法和补偿装置
CN102903328A (zh) 一种像素驱动电路
US9601054B2 (en) Display device, manufacturing method, and electronic apparatus
Kim et al. Flicker modeling scheme of liquid crystal displays based on current leakage without information about TFT parameters
CN117975884A (zh) 显示面板的驱动参数确定方法、装置、设备、介质及产品
KR20080018231A (ko) 액정 표시 장치
KR20080094186A (ko) 박막 트랜지스터 액정 패널의 전기적 특성 분석을 위한이미지 시뮬레이션 방법
KR20010065782A (ko) 플리커를 감소시키기 위한 액정 표시 장치의 구동 방법